JP2003092363A5 - - Google Patents

Claims (16)

1. 半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
   （ａ）前記半導体基板の主表面に前記ＭＩＳＦＥＴを形成する工程と、
   （ｂ）前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて絶縁膜を形成する工程と、
   （ｃ）前記絶縁膜をエッチングすることにより溝を形成する工程と、
   （ｄ）前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記溝内にホトレジストを埋め込み前記絶縁膜上のシリコン膜を除去し前記シリコン膜表面に粗面化したシリコン膜を形成することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
2. 請求項１記載の半導体集積回路装置の製造方法であって、
   前記（ｄ）工程の粗面化したシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒により形成されることを特徴とする半導体集積回路装置の製造方法。
3. 請求項１記載の半導体集積回路装置の製造方法であって、
   前記（ｄ）工程の後、さらに、
   （ｅ）前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
   （ｆ）前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
4. 請求項１記載の半導体集積回路装置の製造方法であって、
   前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
   前記（ｂ）工程の前に、
   （ｅ）前記論理回路が形成される領域に、前記論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴであって、それぞれ、ｎ型不純物を含有するゲート電極およびｐ型不純物を含有するゲート電極を有するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
5. 半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
   （ａ）前記半導体基板の主表面に前記ＭＩＳＦＥＴを形成する工程と、
   （ｂ）前記ＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積する工程と、
   （ｃ）前記第１の絶縁膜上に、前記所定の温度以上の温度で高密度プラズマＣＶＤ法により第２の絶縁膜を形成する工程と、
   （ｄ）前記第１および第２の絶縁膜をエッチングすることにより溝を形成する工程と、
   （ｅ）前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記溝内にホトレジストを埋め込み前記第２の絶縁膜上のシリコン膜を除去し前記シリコン膜表面に粗面化したシリコン膜を形成することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
6. 請求項５記載の半導体集積回路装置の製造方法であって、
   前記所定の温度以上の温度は、４５０℃〜７００℃であることを特徴とする半導体集積回路装置の製造方法。
7. 請求項５記載の半導体集積回路装置の製造方法であって、
   前記（ｅ）工程の粗面化したシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒により形成されることを特徴とする半導体集積回路装置の製造方法。
8. 請求項５記載の半導体集積回路装置の製造方法であって、
   前記（ｅ）工程の後、さらに、
   （ｆ）前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
   （ｇ）前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
9. 請求項５記載の半導体集積回路装置の製造方法であって、
   前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
   前記（ｂ）工程の前に、
   （ｆ）前記論理回路が形成される領域に、前記論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴであって、それぞれ、ｎ型不純物を含有するゲート電極およびｐ型不純物を含有するゲート電極を有するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
10. （ａ）半導体基板の主表面にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴの上部に、第１絶縁膜を形成し、前記第１絶縁膜を貫通し前記ＭＩＳＦＥＴに接続するプラグを形成した後、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて不純物を含有する第２絶縁膜を形成する工程と、
    （ｃ）前記第２絶縁膜に溝を形成し、前記溝の内部を含む前記第２絶縁膜上にシリコン膜を堆積し、前記溝内にホトレジストを埋め込み前記第２絶縁膜上のシリコン膜を除去し、前記シリコン膜表面に粗面化したシリコン膜を形成することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
11. 請求項１０記載の半導体集積回路装置の製造方法であって、
    前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
12. （ａ）半導体基板の主表面にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積する工程と、
    （ｃ）前記第１の絶縁膜の表面を平坦化する工程と、
    （ｄ）前記第１の絶縁膜上に、前記所定の温度以上の温度で、不純物を含有する第２の絶縁膜を高密度プラズマＣＶＤ法で形成する工程と、
    （ｅ）前記第１の絶縁膜および第２の絶縁膜に溝を形成し、前記溝の内部を含む前記第２の絶縁膜上にシリコン膜を堆積し、前記溝内にホトレジストを埋め込み前記第２の絶縁膜上のシリコン膜を除去し、前記シリコン膜表面に粗面化したシリコン膜を形成することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
13. 請求項１２記載の半導体集積回路装置の製造方法であって、
    前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
14. （ａ）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
    （ｂ）前記ＭＩＳＦＥＴと直列に接続された容量素子であって、
    （ｂ₁）前記ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜より不純物の含有量が少ない第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
    （ｂ₂）前記下部電極上に形成された容量絶縁膜と、
    （ｂ₃）前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
    を有することを特徴とする半導体集積回路装置。
15. （ａ）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
    （ｂ）前記ＭＩＳＦＥＴと直列に接続された容量素子であって、
    （ｂ₁）前記ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜より薄い第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
    （ｂ₂）前記下部電極上に形成された容量絶縁膜と、
    （ｂ₃）前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
    を有することを特徴とする半導体集積回路装置。
16. 請求項１５記載の半導体集積回路装置であって、
    前記第２の絶縁膜は、前記第１の絶縁膜より不純物の含有量が少ないことを特徴とする半導体集積回路装置。