WO2012024858A1 - 一种具有扩展型沟槽的dram结构及其制作方法 - Google Patents

一种具有扩展型沟槽的dram结构及其制作方法 Download PDF

Info

Publication number
WO2012024858A1
WO2012024858A1 PCT/CN2010/078360 CN2010078360W WO2012024858A1 WO 2012024858 A1 WO2012024858 A1 WO 2012024858A1 CN 2010078360 W CN2010078360 W CN 2010078360W WO 2012024858 A1 WO2012024858 A1 WO 2012024858A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
type
trench
polysilicon
etching
Prior art date
Application number
PCT/CN2010/078360
Other languages
English (en)
French (fr)
Inventor
黄晓橹
陈静
张苗
王曦
Original Assignee
中国科学院上海微系统与信息技术研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中国科学院上海微系统与信息技术研究所 filed Critical 中国科学院上海微系统与信息技术研究所
Priority to US13/002,320 priority Critical patent/US20120049262A1/en
Publication of WO2012024858A1 publication Critical patent/WO2012024858A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench

Definitions

  • the present invention relates to a cell structure of a dynamic random access memory (DRAM) and a fabrication process thereof, and more particularly to a DRAM cell structure having an extended trench and a fabrication process thereof, belonging to a semiconductor manufacturing technology. field.
  • DRAM dynamic random access memory
  • 1T1C one transistor with one capacitor
  • This combination of 1T1C components makes the memory cells of DRAM the electronic component with the highest density and the lowest unit manufacturing cost, and has an irreplaceable position in computer access devices.
  • DRAM components are rapidly moving toward high density and high capacity. How to design a capacitor with equivalent capacitance while reducing the area of the unit component is one of the most important challenges in DRAM technology.
  • Figure 1 is a basic structure of a DRAM cell with a deep trench capacitor. It uses a three-dimensional design to etch a deep trench under the surface of the silicon wafer to form a capacitor, thereby utilizing the longitudinal direction in a finite unit plane area. The structure increases the capacitor area.
  • This deep trench capacitor design is one of the mainstream of high-density DRAM technology.
  • the deep trench capacitor has a heavily doped substrate as a lower plate, a capacitor dielectric is formed on the sidewall of the deep trench, the deep trench is filled with polysilicon and heavily doped as an upper plate, and then passed through a strap and a transistor. The source is turned on.
  • BS buried strap
  • the heat treatment process diffuses the impurities to the source of the substrate turn-on transistor.
  • ions are implanted in the BS region on the deep trench wall to reduce the resistance (BS implant ).
  • the collar oxide layer pushes the capacitor below the surface of the wafer, which can effectively avoid the interference between the capacitor and the transistor in the horizontal direction.
  • shallow trench isolation STI, Sha l low Trench I sola t ion
  • the deep trench capacitor thus completed can be placed under the passive word line, reducing the distance between the two word lines. The distance effectively increases the density of the DRAM array.
  • a deep trench capacitor is described in detail in the literature "Manufacturing Method of Dynamic Random Access Memory Deep Groove Capacitor” (Yi Guanjun, Special Equipment for the Electronics Industry [J], Total No. 112, 2004, 56-63).
  • the deep trench capacitors in this DRAM still face many difficulties in the process: (1) In order to meet the capacitance requirements, the depth of the groove is required to be deep, that is, there is a high aspect ratio etching requirement, and it will appear The etch effect is lag effect, so the etching process is very demanding; (2) the lower plate of the capacitor is fabricated by a buried substrate (BP, Buried Plate) process, which is complicated and difficult; (3) In order to meet the capacitance requirements, the dielectric layer is required to be thin, which has the risk of increasing leakage and affecting the yield.
  • BP Buried Plate
  • the present invention will propose a trench capacitor structure in another DRAM structure, which simplifies the preparation process and overcomes the above-mentioned process difficulties.
  • the technical problem to be solved by the present invention is to provide a DRAM structure having an extended trench and a method of fabricating the same.
  • the present invention uses the following technical solutions:
  • a DRAM structure having an extended trench comprising a NMOS transistor and a trench capacitor connected to its source, wherein the trench capacitor comprises:
  • N-type S iGe layer and N-type S i layer are located on the semiconductor substrate;
  • the side wall profile is comb-shaped, wherein the N-type SiGe layer and the N-type Si layer are alternately arranged as the lower plate of the trench capacitor;
  • a P-type Si layer is further formed on the alternately arranged N-type SiGe layer and N-type Si layer of the trench capacitor, and the NMOS transistor is formed on the P-type Si layer.
  • the sidewall of the trench is recessed to each of the N-type SiGe layers, and each of the N-type Si layers is convex with respect to the N-type SiGe layer.
  • the thickness of the N-type SiGe layer and the N-type Si layer are both greater than 30 nm; and the thickness of the P-type Si layer is above 100 nm.
  • a second polysilicon layer is further formed in the P-type Si layer on the trench capacitor, and the second polysilicon layer is in communication with the first polysilicon layer; a sidewall of the second polysilicon layer is formed with a collar oxide layer; a buried strap is formed on one side of the second polysilicon layer; the buried strap passes through an ion implantation region and the Li The sources of the OS transistors are connected; a shallow trench isolation structure is formed on the other side of the second polysilicon layer.
  • a method of fabricating a DRAM structure having an extended trench includes the following steps:
  • Step 1 alternately preparing an N-type SiGe layer and an N-type Si layer on the semiconductor substrate by doping and epitaxial techniques, and then preparing a P-type Si layer;
  • Step 2 preparing a oxidized protective layer on the P-type Si layer, and preparing a nitriding protective layer on the oxidized protective layer;
  • Step 3 defining an etching window of the trench by using a photolithography and etching process, and then performing trench etching to etch the semiconductor substrate;
  • Step 4 removing a portion of the N-type SiGe layer on the sidewall of the trench by using a selective etching technique, so that the sidewall profile is comb-toothed;
  • Step 5 preparing a dielectric layer on the inner wall of the trench
  • Step 6 filling a polysilicon material in the trench to form a first polysilicon layer, and removing excess polysilicon material on the surface by chemical mechanical polishing; Step 7. Form a MN OS transistor on the P-type Si layer, and electrically connect the source to the first polysilicon layer.
  • the MOS process for fabricating the NMOS transistor and the strap process for electrically connecting the source of the NMOS transistor to the first polysilicon layer can employ any DRAM cell fabrication process with deep trench capacitors in the industry.
  • a BEST (Bur iEd Strap Trench) process may be employed: first etching the first polysilicon layer to remove a portion thereof in the P-type Si layer; depositing S i0 2 and etching the same Forming a collar oxide layer into the sidewall, and then filling the second polysilicon layer to communicate with the underlying first polysilicon layer; then forming a buried strap on the second polysilicon layer and turning it on The source of the MN OS transistor.
  • an ion implantation region is formed between the buried strap and the source of the NMOS transistor.
  • step 3 a hard mask is prepared first, and then an etching window of the trench is defined on the photoresist by using a photolithography process, and etching is performed to transfer the etching window of the defined trench to a hard On the mask, the photoresist is removed, then trench etch is performed, etching is continued to the semiconductor substrate, and finally the hard mask is removed.
  • step four the depth of selective etching into the N-type SiGe layer is less than the length of the corresponding NMOS transistor channel.
  • the groove depth is shallower than that of the conventional deep groove capacitor, thereby overcoming the conventional deep groove etching high aspect ratio requirement and the lag effect process difficulty;
  • FIG. 1 is a schematic view showing the basic structure of a DRAM cell having a deep trench capacitor in the background art.
  • FIG. 2 is a schematic view showing the structure of a DRAM cell having a deep trench capacitor fabricated by the BEST process in the background art.
  • FIG. 3 is a schematic diagram of a process flow for fabricating a DRAM structure having an extended trench in the first embodiment;
  • FIG. 8 is a schematic diagram of a DRAM structure having an extended trench in the first embodiment.
  • Fig. 9 is a schematic view showing the structure of a DRAM having an extended trench in the second embodiment.
  • this embodiment provides a DRAM structure having an extended trench, including a NMOS transistor 6 and a trench capacitor connected to its source, based on the process of using BEST to make a buried strap.
  • trench capacitor comprises:
  • the semiconductor substrate a P-type substrate or an N-type substrate may be used.
  • the N-type Si substrate 1 is taken as an example so that it is N-type as the SiGe/Si epitaxial laminate;
  • the N-type SiGe layer and the N-type Si layer 2, which are alternately arranged, are located on the N-type Si substrate 1, and may be a plurality of layers. This embodiment is shown in FIG. 8, and is sequentially a layer N on the N-type Si substrate 1.
  • the sidewall of the sidewall has a comb-tooth shape, that is, the sidewall thereof is recessed toward each of the N-type SiGe layers, and each of the N-type Si layers is protruded with respect to the N-type SiGe layer; Alternatingly arranged N-type SiGe layer and N-type Si layer 2 as the lower plate of the trench capacitor;
  • the dielectric layer 3 is located on the inner wall surface of the trench, and may be a commonly used capacitor medium, such as 0N0 medium or NO medium (N refers to nitride, 0 refers to oxide), and may also be other high dielectric constant materials;
  • a first polysilicon layer 4 is filled in the trench as an upper plate of the trench capacitor.
  • a P-type Si layer 5 is further formed on the alternately arranged N-type SiGe layer and N-type Si layer 2, and the NMOS transistor 6 is formed on the P-type Si layer 5.
  • a second polysilicon layer 7 is formed in the P-type Si layer 5 on the trench capacitor, and the second polysilicon layer 7 is in communication with the first polysilicon layer 4;
  • a collar oxide layer 8 is formed on a sidewall of the second polysilicon layer 7, and a collar oxide layer 8 may be a Si0 2 material; and a top side of the second polysilicon layer 7 is formed a buried connection strip 9; the buried connection strip 9 is connected to the source of the NMOS transistor 6 through an ion implantation region 10; and a shallow trench is formed on the other side of the second polysilicon layer 7
  • the trench isolation structure 11 is for isolating the second polysilicon layer 7 to prevent short circuit of the capacitor upper plate (the first polysilicon layer 4 and the second polysilicon layer 7) from being perpendicular to the
  • the method for preparing the DRAM structure comprises the following steps:
  • Step 1 As shown in FIG. 3, a plurality of N-type SiGe layers and N-type Si layers 2 are alternately grown on the N-type Si substrate 1 by doping and epitaxial techniques, and then a P-type layer having a thickness of 100 nm or more is regenerated. Si layer 5.
  • Step 2 As shown in FIG. 4, an oxidation protective layer 13 is formed on the P-type Si layer 5 by thermal oxidation, that is, a silicon oxide layer, and then the chemical vapor deposition or physical vapor phase is applied to the oxidation protection layer 13. Deposition is performed to form a nitride protective layer 14, which may be a silicon nitride layer.
  • Step 3 Defining the etching window of the trench by using a photolithography and etching process: For example, first preparing a hard mask 15 , preferably, coating the hard mask 15 with an anti-reflection layer ARC (Anti- Reflective Coating) 16, using a photolithography process to define a trench etch window on the photoresist 17, as shown in FIG. 5, and then etching to transfer the etched window of the defined trench to the hard mask On 15, the photoresist 17 and the ARC 16 are removed. Then, trench etching is performed, etching is continued to the N-type Si substrate 1, and finally the hard mask 15 is removed, as shown in FIG.
  • ARC Anti- Reflective Coating
  • Step 4 Selecting a portion of the N-type SiGe layer on the sidewall of the trench by a selective etching technique, so that the sidewall profile is comb-toothed.
  • a selective etching technique for example, a mixed gas of H 2 and HC 1 at 600 to 800 ° C is used for selective etching by sub-atmospheric chemical vapor etching, wherein the partial pressure of HC 1 is greater than 300 Torr.
  • Step 5 Prepare a dielectric layer 3 on the inner wall of the trench, such as growing a 0N0 medium.
  • Step 6 Fill the trench with polysilicon material to form the first polysilicon layer 4, and remove the excess polysilicon material on the surface by chemical mechanical polishing (CMP), as shown in FIG. Step 7. Then, the oxide protective layer 13 and the nitride protective layer 14 are removed, and the NMOS transistor 6 is formed on the P-type Si layer 5, and its source is electrically connected to the first polysilicon layer 4.
  • CMP chemical mechanical polishing
  • the MOS process for fabricating the NMOS transistor 6 and the strap strap process for electrically connecting the source of the NMOS transistor 6 to the first polysilicon layer 4 can be prepared by any DRAM cell with deep trench capacitors in the industry. Process.
  • the BEST process is used: first etching the first polysilicon layer 4 to remove the portion thereof located in the P-type Si layer 5; depositing the Si0 2 and etching it into sidewalls to form the collar oxide layer 8, and then filling Into the second polysilicon layer 7 to communicate with the underlying first polysilicon layer 4; then a buried strap 9 is formed on the second polysilicon layer 7, and is connected to the source of the NMOS transistor 6 pole.
  • an ion implantation region 10 is formed between the buried connection strip 9 and the source of the NMOS transistor 6.
  • the gate of the NMOS transistor 6 will be connected as a word line, and the passive word line 12 will be placed alongside one side thereof.
  • the second polysilicon layer 7 and the passive word are also required.
  • a shallow trench isolation structure 11 is formed between the lines 12. The final completed DRAM structure is shown in Figure 8.
  • the key of the invention is that the alternately grown N-type SiGe layer and the N-type Si layer are fabricated as the lower plate of the capacitor by the doping epitaxial technique, which simplifies the fabrication process compared with the conventional buried plate; The comb-toothed sidewall is fabricated.
  • This structural improvement allows the capacitor to have a larger capacitive plate area, so that a thicker dielectric layer can also be used to achieve the capacitance requirement.
  • the N-type SiGe layer and the N-type Si layer are alternately grown, and the thickness of each layer is greater than 30 nm. In the present embodiment, it is preferably 50-100 nm, and the number of alternately grown layers and the thickness of each layer can be specifically selected according to the requirements of the capacitance. .
  • the depth of selective etching into the N-type SiGe layer should be less than the length of the corresponding NMOS transistor channel to avoid affecting other DRAM cells.
  • the difference from the first embodiment is that the uppermost layer of the alternately grown multilayer N-type SiGe layer and the N-type Si layer is an N-type Si layer, and then a P-type Si layer is formed thereon.
  • the stacking order and the number of layers of the alternating N-type SiGe layer and N-type Si layer are not limited.
  • Other technologies involved in the present invention are within the scope familiar to those skilled in the art and will not be described herein.
  • the above embodiments are only illustrative and not limiting of the technical solutions of the present invention. Any technical solution that does not depart from the spirit and scope of the present invention should be covered by the scope of the patent application of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

一种具有扩展型沟槽的 DRAM结构及其制作方法
技术领域 本发明涉及一种动态随机存取存储器 （DRAM, Dynamic Random Access Memory ) 的单元结构及其制作工艺， 尤其涉及一种具有扩展型沟槽的 DRAM单元 结构及其制作工艺， 属于半导体制造技术领域。
背景技术 目前， 业界普遍釆用 1T1C (一个晶体管搭配一个电容器）的结构作为一个 DRAM单元。 这种 1T1C元件组合使 DRAM的存储位元成为了密度最高、 单位制造 成本最低的电子元件， 在计算机存取器件中具有不可替代的地位。 随着半导体技 术的飞速发展， DRAM元件正快速地向高密度、 高容量的方向发展。 如何能在单 位元件面积不断减小的同时， 设计出电容相当的电容器是 DRAM技术中最重要的 挑战之一。
图 1是一种具有深槽式电容器的 DRAM单元基本结构， 它釆用了三维设计， 以刻蚀的方式在硅晶圓表面下方挖掘深槽形成电容器，从而在有限的单元平面面 积内利用纵向结构增加电容器面积， 这种深槽式电容器设计是目前高密度 DRAM 技术的主流之一。这种深槽式电容器以重掺杂的衬底为下极板， 电容介质制作在 深槽侧壁上， 深槽内填充多晶硅并重掺杂作为上极板， 然后通过连接带（strap) 与晶体管的源极接通。 为了进一步增加 DRAM单元的阵列密度， 业界釆用有多种 多晶硅连接带（Poly strap)工艺， 256Mb以上的 DRAM技术一般釆用 BEST( BuriEd Strap Trench)制备连接带，其单元结构如图 2所示。 其方法是将第一层多晶硅
(Poly I )刻蚀至晶体管势阱之下， 再沉积 Si02, 将其刻蚀成侧壁形成项圈氧 化层（Collar Oxide) , 之后填入第二层多晶硅（Poly II ) 。 然后再在第二层多 晶硅上回填掺杂的多晶硅， 再以回蚀方法形成自对准连接， 称为埋藏式连接带
(BS, buried strap) 。 经过热处理过程将杂质扩散至底材接通晶体管的源极。 为了有效降低晶体管阻抗， 在深沟壁上 BS 区域会先注入离子以降低电阻 （BS implant ) 。 其中， 项圈氧化层将电容器推至晶圓表面下方， 可有效避免水平方 向电容器与晶体管之间的干扰。为了更进一步防止电容器上极板与其上方被动字 线垂直方向的短路设置了浅沟槽隔离 （STI , Sha l low Trench I sola t ion ) 。 由 于该工艺釆用了埋藏式连接带， 即连接带被推至硅晶圓表面下方的深沟壁上， 如 此完成的深槽电容器可放置于被动字线的下方， 缩小了两条字线间的距离，有效 的增加了 DRAM阵列的密度。在文献《动态随机存取记忆体深槽电容器制造方法》 (衣冠君， 电子工业专用设备 [J] , 总第 112期， 2004, 56-63 )中对这种深槽电容 器有详细的记载。
然而这种 DRAM中的深槽电容器在工艺上却仍然面对着许多困难： （1 )为了 达到电容量的要求， 刻槽深度要求很深， 即存在高深宽比的刻蚀要求， 且会出现 刻蚀速率递减效应 ( lag effect ) , 因此对刻蚀工艺的要求很高； （2 ) 电容器 的下极板釆用埋藏基板（BP, Bur ied Pla te )工艺， 该工艺复杂且难度较高； （3 ) 为了达到电容量的要求，介质层要求很薄，从而具有漏电增大的风险，影响良率。
鉴于此， 本发明将提出另一种 DRAM结构中的沟槽式电容器结构， 简化其制 备工艺， 克服上述工艺难点。
发明内容 本发明要解决的技术问题在于提供一种具有扩展型沟槽的 DRAM结构及其制 作方法。
为了解决上述技术问题， 本发明釆用如下技术方案：
一种具有扩展型沟槽的 DRAM结构，包括丽 OS晶体管和与其源极相连的沟槽 电容器， 其中所述沟槽电容器包括：
半导体衬底；
交替排列的 N型 S iGe层和 N型 S i层， 位于所述半导体衬底之上；
沟槽， 位于交替排列的 N型 S iGe层和 N型 S i层内， 深入至半导体衬底， 其 侧壁剖面为梳齿形， 其中， 交替排列的 N型 SiGe层和 N型 Si层作为所述沟槽电 容器的下极板；
电介质层， 位于所述沟槽内壁表面；
第一多晶硅层， 填充于所述沟槽内作为所述沟槽电容器的上极板；
在所述沟槽电容器的交替排列的 N型 SiGe层和 N型 Si层之上还制备有 P 型 Si层， 所述丽 OS晶体管制作于该 P型 Si层上。
其中， 沟槽的侧壁向每层 N型 SiGe层凹陷， 而每层 N型 Si层相对于 N型 SiGe层凸出。 所述 N型 SiGe层和 N型 Si层的厚度均大于 30nm; 所述 P型 Si 层厚度在 lOOnm以上。
作为本发明的优选方案， 在所述沟槽电容器上的 P型 Si层内还制作有第二 多晶硅层， 所述第二多晶硅层与第一多晶硅层连通； 在所述第二多晶硅层的侧壁 制作有项圈氧化层； 在所述第二多晶硅层的一侧顶部制作有埋藏式连接带； 所述 埋藏式连接带通过一个离子注入区与所述丽 OS晶体管的源极相连； 在所述第二 多晶硅层的另一侧顶部制作有浅沟槽隔离结构。
一种具有扩展型沟槽的 DRAM结构的制备方法， 包括以下步骤：
步骤一、 在半导体衬底上利用掺杂和外延技术交替制备 N型 SiGe层和 N型 Si层， 然后再制备一层 P型 Si层；
步骤二、 在 P型 Si层上制备一层氧化保护层， 再在该氧化保护层上制备一 层氮化保护层；
步骤三、 利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口， 然后进行沟槽刻蚀， 一直刻蚀至半导体衬底；
步骤四、 利用选择性刻蚀技术去除沟槽侧壁的部分 N型 SiGe层， 从而使侧 壁剖面为梳齿形；
步骤五、 在该沟槽内壁制备电介质层；
步骤六、在沟槽内填充多晶硅材料以形成第一多晶硅层， 并利用化学机械研 磨去除表面多余的多晶硅材料； 步骤七、在 P型 S i层上制作丽 OS晶体管，使其源极与第一多晶硅层电连接。 其中，制作丽 OS晶体管的 M0S工艺以及使丽 OS晶体管源极与第一多晶硅层 电连接的连接带 s trap工艺可釆用任何工业界的带有深槽式电容器的 DRAM单元 制备工艺。 作为本发明的优选方案， 可釆用 BEST ( Bur iEd Strap Trench )工艺： 先刻蚀第一多晶硅层将其位于 P型 S i层内的部分去除； 再沉积 S i02并将其刻蚀 成侧壁形成项圈氧化层， 之后填入第二多晶硅层使之与下方的第一多晶硅层连 通； 然后在第二多晶硅层上制作埋藏式连接带， 并使其接通丽 OS晶体管的源极。 为了有效降低晶体管阻抗， 在埋藏式连接带与丽 OS晶体管的源极之间制作离子 注入区。
具体地， 步骤三中， 先制备一层硬掩膜， 再利用光刻工艺在光刻胶上定义出 沟槽的刻蚀窗口， 进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜上，去除光 刻胶， 然后进行沟槽刻蚀，一直刻蚀至半导体衬底，最后去除硬掩膜。步骤四中， 选择性刻蚀进入 N型 S iGe层的深度小于对应丽 OS晶体管沟道的长度。
本发明的有益效果在于：
( 1 )刻槽深度比传统的深槽式电容器来得浅， 从而克服了传统的深槽蚀刻 高深宽比要求和蚀刻率递减效应 （lag effect ) 的工艺难点；
( 2 )直接用外延形成的 S iGe/S i叠层作为电容器下极板， 工艺简单， 从而 简化了传统的深槽式电容器下极板的工艺制备；
( 3 )较传统的深槽式电容器具有更大的电容极板面积， 从而使用较厚的介 质层也能达到电容量的要求，克服了传统的深槽式电容器低漏电薄介质层的工艺 难点。
附图说明 图 1为背景技术中的具有深槽式电容器的 DRAM单元基本结构示意图。
图 2为背景技术中釆用 BEST工艺制作的具有深槽式电容器的 DRAM单元结构 示意图。 图 3_8为实施例一中制备具有扩展型沟槽的 DRAM结构的工艺流程示意图； 其中， 图 8为实施例一中的具有扩展型沟槽的 DRAM结构示意图。
图 9为实施例二中的具有扩展型沟槽的 DRAM结构示意图。
具体实施方式 下面结合附图进一步说明本发明的器件结构，为了示出的方便附图并未按照 比例绘制。
实施例一
首先请参看图 8, 本实施例以釆用 BEST制作埋藏式连接带的工艺为基础， 提供一种具有扩展型沟槽的 DRAM结构，包括丽 OS晶体管 6和与其源极相连的沟 槽电容器。
其中， 所述沟槽电容器包括：
半导体衬底， 可以釆用 P型衬底也可以釆用 N型衬底， 本实施例以 N型 Si 衬底 1为例， 以使其跟 SiGe/Si外延叠层同为 N型；
交替排列的 N型 SiGe层和 N型 Si层 2, 位于 N型 Si衬底 1之上， 可以是 多层， 本实施例如图 8所示， 在 N型 Si衬底 1上依次为一层 N型 SiGe层、 一层 N型 Si层、 再一层 N型 SiGe层、 再一层 N型 Si层， 如此交替的向上排列； 沟槽， 位于交替排列的 N型 SiGe层和 N型 Si层 2内， 深入至 N型 Si衬底 1, 其侧壁剖面为梳齿形， 即其侧壁向每层 N型 SiGe层凹陷， 而每层 N型 Si层 相对于 N型 SiGe层凸出； 其中， 交替排列的 N型 SiGe层和 N型 Si层 2作为所 述沟槽电容器的下极板；
电介质层 3, 位于所述沟槽内壁表面， 可以是常用的电容介质， 如 0N0介质 或 NO介质 （N指氮化物， 0指氧化物） ， 也可以是其他高介电常数材料；
第一多晶硅层 4, 填充于所述沟槽内作为所述沟槽电容器的上极板。
在交替排列的 N型 SiGe层和 N型 Si层 2之上还制备有 P型 Si层 5, 丽 OS 晶体管 6制作于该 P型 Si层 5上。 由于釆用 BEST工艺，在所述沟槽电容器上的 P型 Si层 5内还制作有第二多 晶硅层 7, 所述第二多晶硅层 7与第一多晶硅层 4连通； 在所述第二多晶硅层 7 的侧壁制作有项圈氧化层（Collar Oxide) 8, 项圈氧化层 8可以是 Si02材料； 在所述第二多晶硅层 7的一侧顶部制作有埋藏式连接带 9; 所述埋藏式连接带 9 通过一个离子注入区 10与所述丽 OS晶体管 6的源极相连；在所述第二多晶硅层 7的另一侧顶部制作有浅沟槽隔离结构 11, 用于隔离第二多晶硅层 7, 防止电容 器上极板（第一多晶硅层 4和第二多晶硅层 7)与其上方被动字线 12垂直方向 的短路。
该 DRAM结构的制备方法， 包括以下步骤：
步骤一、 如图 3所示， 在 N型 Si衬底 1上利用掺杂和外延技术交替生长多 层 N型 SiGe层和 N型 Si层 2,然后再生长一层厚度在 lOOnm以上的 P型 Si层 5。
步骤二、 如图 4所示， 在 P型 Si层 5上釆用热氧化法制备一层氧化保护层 13, 即氧化硅层， 再在该氧化保护层 13上釆用化学气相沉积或物理气相沉积制 备一层氮化保护层 14, 可以是氮化硅层。
步骤三、 利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口： 例如， 先制备一层硬 掩膜 15, 优选的， 在硬掩膜 15 上涂覆一层抗反射层 ARC (Anti-Reflective Coating) 16, 再利用光刻工艺在光刻胶 17 上定义出沟槽的刻蚀窗口， 如图 5 所示， 然后进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜 15上， 去除光刻 胶 17和 ARC16。 然后， 再进行沟槽刻蚀， 一直刻蚀至 N型 Si衬底 1, 最后去除 硬掩膜 15, 如图 6所示。 以上为一种较常规的光刻刻蚀工艺， 本发明也可釆用 其他的光刻刻蚀方法， 而不仅限于此。
步骤四、 利用选择性刻蚀技术去除沟槽侧壁的部分 N型 SiGe层， 从而使侧 壁剖面为梳齿形。 例如釆用 600 ~ 800°C的 H2和 HC1混合气体， 利用次常压化学 气相刻蚀法进行选择性刻蚀， 其中 HC1的分压大于 300Torr。
步骤五、 在该沟槽内壁制备电介质层 3, 如生长 0N0介质。
步骤六、 在沟槽内填充多晶硅材料以形成第一多晶硅层 4, 并利用化学机械 研磨 (CMP)去除表面多余的多晶硅材料， 如图 7所示。 步骤七、 然后去除氧化保护层 13和氮化保护层 14, 在 P型 Si层 5上制作 丽 OS晶体管 6, 使其源极与第一多晶硅层 4电连接。 其中， 制作丽 OS晶体管 6 的 M0S工艺以及使丽 OS晶体管 6源极与第一多晶硅层 4电连接的连接带 strap 工艺可釆用任何工业界的带有深槽式电容器的 DRAM单元制备工艺。 本实施例釆 用 BEST工艺： 先刻蚀第一多晶硅层 4将其位于 P型 Si层 5内的部分去除； 再沉 积 Si02并将其刻蚀成侧壁形成项圈氧化层 8,之后填入第二多晶硅层 7使之与下 方的第一多晶硅层 4连通； 然后在第二多晶硅层 7上制作埋藏式连接带 9, 并使 其接通丽 OS晶体管 6的源极。 为了有效降低晶体管阻抗， 在埋藏式连接带 9与 丽 OS晶体管 6的源极之间制作离子注入区 10。
在 DRAM阵列中， 丽 OS晶体管 6的栅极将连接成为字线， 与其一侧并排的是 被动字线 12,为了与被动字线 12隔离， 还需要在第二多晶硅层 7与被动字线 12 之间制作浅沟槽隔离结构 11。 最终完成的 DRAM结构如图 8所示。
本发明的关键在于用掺杂外延技术制作了交替生长的 N型 SiGe层和 N型 Si 层作为电容器的下极板， 相对于传统埋藏式极板， 简化了制作工艺； 利用选择性 刻蚀技术， 制作出梳齿形的侧壁， 这种结构的改进使电容器具有更大的电容极板 面积， 从而使用较厚的电介质层也能达到电容量的要求。 交替生长的 N型 SiGe 层和 N型 Si层， 每层的厚度大于 30nm, 在本实施例中， 优选为 50-100nm, 可以 根据电容量的要求具体选择交替生长的层数及每层的厚度。 选择性刻蚀进入 N 型 SiGe层的深度应小于对应丽 OS晶体管沟道的长度， 以避免影响其他 DRAM单 元。
实施例二
请参见图 9, 其与实施例一的不同之处在于： 交替生长的多层 N型 SiGe层 和 N型 Si层的最上层为 N型 Si层， 然后再在其上制作 P型 Si层。
在本发明中， 交替的 N型 SiGe层和 N型 Si层的叠放次序和层数并不限制。 本发明中涉及的其他技术属于本领域技术人员熟悉的范畴， 在此不再赘述。 上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范 围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims

权利要求书
1. 一种具有扩展型沟槽的 DRAM结构， 包括丽 OS晶体管和与其源极相连的 沟槽电容器， 其特征在于， 所述沟槽电容器包括：
半导体衬底；
交替排列的 N型 SiGe层和 N型 Si层， 位于所述半导体衬底之上； 沟槽， 位于交替排列的 N型 SiGe层和 N型 Si层内， 深入至半导体 衬底， 其侧壁剖面为梳齿形， 其中， 交替排列的 N型 SiGe层和 N型 Si 层作为所述沟槽电容器的下极板；
电介质层， 位于所述沟槽内壁表面；
第一多晶硅层， 填充于所述沟槽内作为所述沟槽电容器的上极板； 在所述沟槽电容器的交替排列的 N型 SiGe层和 N型 Si层之上还制 备有 P型 Si层， 所述丽 OS晶体管制作于该 P型 Si层上。
2. 根据权利要求 1所述一种具有扩展型沟槽的 DRAM结构， 其特征在于： 所 述沟槽的侧壁向所述 N型 SiGe层凹陷， 而 N型 Si层相对于 N型 SiGe层 凸出。
3. 根据权利要求 1所述一种具有扩展型沟槽的 DRAM结构， 其特征在于： 所 述 N型 SiGe层和 N型 Si层的厚度均大于 30nm。
4. 根据权利要求 1所述一种具有扩展型沟槽的 DRAM结构， 其特征在于： 所 述 P型 Si层厚度在 100讓以上。
5. 根据权利要求 1所述一种具有扩展型沟槽的 DRAM结构， 其特征在于： 在 所述沟槽电容器上的 P型 Si层内还制作有第二多晶硅层， 所述第二多晶 硅层与第一多晶硅层连通； 在所述第二多晶硅层的侧壁制作有项圈氧化 层； 在所述第二多晶硅层的一侧顶部制作有埋藏式连接带； 所述埋藏式连 接带通过一个离子注入区与所述丽 OS晶体管的源极相连； 在所述第二多 晶硅层的另一侧顶部制作有浅沟槽隔离结构。
6. 一种具有扩展型沟槽的 DRAM结构的制备方法， 其特征在于， 包括以下步 骤：
步骤一、 在半导体衬底上利用掺杂和外延技术交替制备 N型 S iGe层 和 N型 S i层， 然后再制备一层 P型 S i层；
步骤二、 在 P型 S i层上制备一层氧化保护层， 再在该氧化保护层上 制备一层氮化保护层；
步骤三、 利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口， 然后进行沟 槽刻蚀， 一直刻蚀至半导体衬底；
步骤四、 利用选择性刻蚀技术去除沟槽侧壁的部分 N型 S iGe层， 从 而使侧壁剖面为梳齿形；
步骤五、 在该沟槽内壁制备电介质层；
步骤六、 在沟槽内填充多晶硅材料以形成第一多晶硅层， 并利用化 学机械研磨去除表面多余的多晶硅材料；
步骤七、 在 P型 S i层上制作丽 OS晶体管， 使其源极与第一多晶硅 层电连接。
7. 根据权利要求 6所述一种具有扩展型沟槽的 DRAM结构的制备方法， 其特 征在于： 步骤三中， 先制备一层硬掩膜， 再利用光刻工艺在光刻胶上定义 出沟槽的刻蚀窗口， 进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜 上， 去除光刻胶， 然后进行沟槽刻蚀， 一直刻蚀至半导体衬底， 最后去除 硬掩膜。
8. 根据权利要求 6所述一种具有扩展型沟槽的 DRAM结构的制备方法， 其特 征在于： 步骤四中， 选择性刻蚀进入 N型 S iGe层的深度小于对应 丽 OS 晶体管沟道的长度。
9. 根据权利要求 6所述一种具有扩展型沟槽的 DRAM结构的制备方法， 其特 征在于： 步骤七中， 先刻蚀第一多晶硅层将其位于 P型 S i层内的部分去 除； 再沉积 S i02并将其刻蚀成侧壁形成项圈氧化层， 之后填入第二多晶 硅层使之与下方的第一多晶硅层连通；然后在第二多晶硅层上制作埋藏式 连接带， 并使其接通丽 OS晶体管的源极。
10.根据权利要求 9所述一种具有扩展型沟槽的 DRAM结构的制备方法， 其特 征在于：在所述埋藏式连接带与丽 OS晶体管的源极之间制作离子注入区。
PCT/CN2010/078360 2010-08-24 2010-11-03 一种具有扩展型沟槽的dram结构及其制作方法 WO2012024858A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/002,320 US20120049262A1 (en) 2010-08-24 2010-11-03 A dram cell structure with extended trench and a manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201010263965.1 2010-08-24
CN2010102639651A CN101996999B (zh) 2010-08-24 2010-08-24 一种具有扩展型沟槽的dram结构及其制作方法

Publications (1)

Publication Number Publication Date
WO2012024858A1 true WO2012024858A1 (zh) 2012-03-01

Family

ID=43786896

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2010/078360 WO2012024858A1 (zh) 2010-08-24 2010-11-03 一种具有扩展型沟槽的dram结构及其制作方法

Country Status (3)

Country Link
US (1) US20120049262A1 (zh)
CN (1) CN101996999B (zh)
WO (1) WO2012024858A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842607B (zh) * 2011-06-23 2015-08-19 上海华虹宏力半导体制造有限公司 一种锗硅三极管基区硬掩蔽膜层结构及其制作方法
US9368502B2 (en) * 2011-10-17 2016-06-14 GlogalFoundries, Inc. Replacement gate multigate transistor for embedded DRAM
US10424585B2 (en) * 2016-01-21 2019-09-24 International Business Machines Corporation Decoupling capacitor on strain relaxation buffer layer
DE102016217929A1 (de) 2016-09-20 2018-03-22 Carl Zeiss Smt Gmbh Projektionsbelichtungsverfahren und Projektionsbelichtungsanlage für die Mikrolithographie
US10032856B1 (en) 2017-01-24 2018-07-24 International Business Machines Corporation Nanosheet capacitor
CN111211092B (zh) * 2018-11-22 2023-02-17 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11139368B2 (en) * 2019-10-01 2021-10-05 HeFeChip Corporation Limited Trench capacitor having improved capacitance and fabrication method thereof
CN113314532B (zh) * 2020-02-27 2022-11-04 长鑫存储技术有限公司 半导体结构及其形成方法
CN112466846B (zh) * 2020-11-24 2022-08-23 复旦大学 一种tsv结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449630A (en) * 1994-05-03 1995-09-12 United Microelectronics Corp. Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit
CN1518113A (zh) * 2003-01-08 2004-08-04 ��ʽ���綫֥ 包括沟槽电容器的半导体器件及其制造方法
US20050224852A1 (en) * 2004-03-30 2005-10-13 International Business Machines Corporation Offset vertical device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
US6093614A (en) * 1998-03-04 2000-07-25 Siemens Aktiengesellschaft Memory cell structure and fabrication
DE19821776C1 (de) * 1998-05-14 1999-09-30 Siemens Ag Herstellverfahren für einen Kondensator in einer integrierten Halbleiterschaltung
DE10041749A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
DE10120053A1 (de) * 2001-04-24 2002-11-14 Infineon Technologies Ag Stressreduziertes Schichtsystem
US20030207531A1 (en) * 2002-05-01 2003-11-06 Ta-Cheng Lin Method for forming polysilicon connected deep trench dram cell
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449630A (en) * 1994-05-03 1995-09-12 United Microelectronics Corp. Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit
CN1518113A (zh) * 2003-01-08 2004-08-04 ��ʽ���綫֥ 包括沟槽电容器的半导体器件及其制造方法
US20050224852A1 (en) * 2004-03-30 2005-10-13 International Business Machines Corporation Offset vertical device

Also Published As

Publication number Publication date
CN101996999A (zh) 2011-03-30
CN101996999B (zh) 2012-06-20
US20120049262A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
WO2012024858A1 (zh) 一种具有扩展型沟槽的dram结构及其制作方法
US9991277B1 (en) Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US20240147686A1 (en) Semiconductor memory cell structure, semiconductor memory, preparation method and application thereof
US8519481B2 (en) Voids in STI regions for forming bulk FinFETs
US5436186A (en) Process for fabricating a stacked capacitor
CN103378153B (zh) 用于集成有电容器的FinFET的结构和方法
WO2022183653A1 (zh) 半导体结构及其制作方法
JPH08116037A (ja) Ｓｏｉトレンチ構造およびその製造方法
JPS6298766A (ja) ダイナミツク・メモリ装置及びその製造方法
TWI285943B (en) Trench capacitor DRAM cell using buried oxide as array top oxide
WO2022205674A1 (zh) 半导体结构及其制备方法
WO2013117077A1 (zh) 一种沟槽场效应器件及其制备方法
JPH1197629A (ja) 半導体装置およびその製造方法
KR100323832B1 (ko) 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법
CN104576501B (zh) 一种半导体器件及其制造方法
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
WO2023102951A1 (zh) 一种垂直mosfet器件及其制造方法、应用
CN105990115A (zh) 一种半导体器件及其制造方法、电子装置
US6211002B1 (en) CMOS process for forming planarized twin wells
TW200423303A (en) Method of forming bottle-shaped trench and the method for fabricating bottle-shaped trench capacitors
CN108155241B (zh) 一种抗辐照多栅器件及其制备方法
JP2819498B2 (ja) 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法
JP2921564B2 (ja) 単側に皺を有するケース型コンデンサの製造方法
WO2022068301A1 (zh) 一种半导体结构及其制造方法
CN101997000B (zh) 一种具有扩展型沟槽的dram结构及其制作方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13002320

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10856310

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10856310

Country of ref document: EP

Kind code of ref document: A1