CN104170058B - 通过插入界面原子单层改进与iv族半导体的金属接触 - Google Patents

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Abstract

本公开案提供通过在金属与半导体之间的界面插入V族或III族原子单层，或插入各自由单层形成的双层，或插入多个所述双层，减少金属‑半导体(IV族)结的比接触电阻的技术。所得的低比电阻金属‑IV族半导体结应用为半导体设备中的低电阻电极，所述半导体设备包括电子设备(例如晶体管、二极管等)和光电设备(例如激光器、太阳能电池、光电探测器等)，及/或应用为场效应晶体管(field effect transistor；FET)中的金属源区及/或金属漏区(或者所述金属源区及/或金属漏区的一部分)。III族原子单层和V族原子单层主要为有序的原子层，所述原子层形成于IV族半导体的表面并与IV族半导体的表面原子化学结合。

Description

通过插入界面原子单层改进与IV族半导体的金属接触
相关申请案
本申请案请求2011年11月23日提出申请的美国临时申请案第61/563,478号的优先权，并以引用的方式将所述申请案并入本申请案中。
技术领域
本发明涉及通过在金属与半导体之间的界面处插入V族原子单层或III族原子单层，或插入由V族原子和III族原子中每一者的一个单层形成的双层，或插入多个所述双层，来减少金属-半导体(例如，IV族半导体)结的比接触电阻的技术。
背景技术
随着晶体管的大小减小到如超薄主体(ultra-thin body,UTB)绝缘体上硅材料(silicon-on-insulator,SOI)场效应晶体管(FET)、鳍式场效晶体管(FinFET)和纳米线FET形式的纳米级尺寸，与晶体管源极和漏极相关联的不利电阻成为所述设备和使用所述晶体管制造的集成电路产品的性能的不断增加的负担。此外，当晶体管源区和漏区大小减小到约10nm以下时，理论上预测并实验上证实了掺杂物活性的降低。所谓掺杂物活性，我们指故意引入的杂质物种在半导体基体中的所需自由载流子(电子或空穴)贡献。所述纳米级掺杂物活性的降低进一步促成经掺杂的源/漏(S/D)区中纳米级金属接触处以及纳米掺杂区整体部分中的不利的高电阻。若半导体中的有效掺杂减少，则金属与半导体的接触电阻增加，所述增加主要是由于金属-半导体接触处的肖特基势垒的存在。
已知在接近金属-半导体界面的半导体的浅层区域中的高掺杂浓度可通过减小肖特基势垒的宽度而使金属-半导体接触的电阻减小。尽管减小的是势垒宽度，但从电响应角度(例如电流-电压测量)看来，肖特基势垒高度减小。描述所述因表面掺杂导致的"有效势垒高度"减小的一篇早期文章为J.M.Shannon所著的"Control of Schottky barrierheight using highly doped surface layers"(固体电子学，19卷，537-543页(1976))。同样已知高浓度的掺杂物原子可通过从金属硅化物的所谓掺杂物分离引入到接近金属接触的半导体浅层区域。A.Kikuchi和S.Sugaki在J.Appl.Phys.,53卷,No.5(1982年5月)中报告：在PtSi形成期间，植入的磷原子在靠近PtSi-Si界面处堆积，并使得对n型硅的肖特基势垒测量高度减小。肖特基二极管的测量(有效)势垒高度的减小归因于导致势垒变得更陡的硅中堆积的磷原子。换句话说，所述结果归因于Shannon在1976年所描述的效应。
在过去数十年中，硅微电子工业依赖于将在接近金属-硅接触的硅中的高掺杂浓度作为获得对晶体管源极和漏极的可接受低接触电阻的手段。接触金属大部分为金属硅化物，最近为镍硅化物或镍铂硅化物。预期，随着晶体管尺寸继续缩小且接触电阻成为源极与漏极之间总电阻的更大部分(因而成为严重限制性能的因素)，将来，将接触电阻最小化的所述方法是不足的。2011年出版的最新的国际半导体技术发展路线图(InternationalTechnology Roadmap for Semiconductors,ITRS)报告：预期在2014年晶体管栅极长度缩小到18nm，并且规定比接触电阻不超过1.0x10-8Ohm.cm2时，针对整体MOS晶体管中的接触电阻问题还没有解决方案。日益明显的是，必须减小金属-半导体接触处的肖特基势垒，以便在MOS晶体管掺杂源极/漏极接触的情况下将接触电阻减小至可接受水平，即显著低于l.0xl0-8Ohm.cm2。能够减小肖特基势垒并因而减小与掺杂半导体区的接触电阻的技术也可应用于所谓的"金属源极/漏极晶体管"，所述金属源极/漏极晶体管不具有掺杂源极和掺杂漏极，而是利用金属与晶体管沟道之间的直接接触(由栅极上的电势调节并在源极与漏极之间传输电流的自由载流子区域)。
1991年至1992年间发表的大量作品报道了对Baroni、Resta、Baldereschi及其他人所做的理论预测的实验验证，所述理论预测为由两个不同元素形成的双重夹层可产生界面偶极子，所述界面偶极子不仅能够改变异质结能带不连续性，而且能够在同质结中产生能带不连续性。McKinley等人于1991年的文章"Control of Ge homojunction bandoffsets via ultrathin Ga-As dipole layers"(J.Vac.Sci.Technol.A 9(3)，1991年5/6月)，以及1992年的类似文章"Control of Ge homojunction band offsets viaultrathin Ga-As dipole layers"(应用表面科学，56-58卷，762-765页(1992))中首次报告使用Ga-As偶极子夹层在{111}取向Ge同质结处获得0.35-0.45eV能带偏移。
室温下在p型Ge(111)衬底上完成砷沉积、镓沉积和锗沉积。通过原位芯能级X射线光致发光测量价电能带偏移。通过将Ge 3d芯能级分裂为两个组分(一者是因为Ge衬底且另一者是因为Ge覆盖层)证实，沉积的Ge区域(覆盖层)相对Ge衬底具有价电能带偏移。通过以"Ga优先"或者"As优先"的生长顺序引入Ga-As偶极子夹层，在Ge同质结中获得正价电能带偏移和负价电能带偏移。发现，能带偏移为0.35-0.45eV，且所述结的As侧上的Ge价电能带边缘处于较低能量(即更受缚)。在由W.A.Harrison等人于"Polar HeterojunctionInterfaces"(Phys.Rev.B 18，4402(1978))中所描述的Harrison"理论炼金术(theoretical alchemy)"模型的基础上，解释了偶极子夹层。对于能带不连续性的夹层控制因此应用于同质结，从而将能带偏移工程的潜在领域扩大到半导体异质结之外。
在1992年，Marsi等人进一步研究McKinley等人的报告，著有文章："Microscopicmanipulation of homojunction band lineups"(J.Appl.Phys.,71卷，No.4，1992年2月15日)、"Homojunction band discontinuities induced by dipolar intralayers:Al-Asin Ge"(J.Vac.Sci.Technol.A 10(4)，1992年7月/8月)以及"Local nature ofartificial homojunction band discontinuities"(J.Appl.Phys.72(4)，1992年8月15日)。在第一篇文章中，Marsi等人报告了当具有原子厚度的III族-V族双重夹层插入界面处时Si-Si及Ge-Ge同质结处的价电能带不连续性。通过原位芯能级X射线光致发光再次测量价电能带不连续性。在Ge样本中，沉积的Ge区域(覆盖层)相对Ge衬底具有价电能带偏移，如通过将Ge 3d芯能级分裂为两个组分所证实；并且沉积的Si区域相对于Si衬底具有价电能带偏移，如通过Si 2p芯能级的分裂所证实。量级在0.4-0.5eV的范围内(例如Si-P-Ga-Si为0.5eV而Si-P-Al-Si为0.4eV)的所观测到的不连续性定性符合理论预测，但由于偶极子效应，大多数理论估计较大的价电能带不连续性。当阴离子首先沉积时，IV族同质结的III族-V族夹层系统性地诱发人为的价电能带不连续性。还报告了，正如预期，在具有Al-P或Ga-P夹层的Si-Si同质结的情况下，界面沉积顺序的逆转导致价电能带不连续性的逆转。
在第二篇文章中，再次使用X射线光电发射展示了：可用Al-As作为{111}取向锗的两个区域之间的"偶极子夹层"诱发类似的能带偏移效应。具体来说，"阴离子优先"的Ge(衬底)-As-Al-Ge(覆盖层)顺序获得0.4eV的偏移，所述偏移与McKinley报告的"阴离子优先"As-Ga顺序相一致；覆盖层组分相对于衬底组分展示出较低的结合能。在第三篇文章中，研究了多个III-V双层(夹层)堆叠。对于各个双重层，双重堆叠的双层以及三重堆叠的双层，价电能带偏移的测量值保持相同，为0.5eV。对于2(Ga-P)和2(P-Ga)进行的实验与对于2(A1-P)和2(P-Al)进行的实验完全一致；从各个双层到两个双层或甚至到三个双层，都没有观测到大幅度增加。因此推断，与基于连续偶极子的初步预测相反，堆叠的界面III-V双层不增加各个双层的效应。
在美国专利7,084,423、7,176,483、7,462,860和7,884,003中，以及在正在申请中的美国专利申请案2011/0169124中，Grupp和Connelly描述了金属-半导体接触，所述接触在金属与IV族半导体之间的界面处具有界面层，目的是减小接触处的肖特基势垒，并因此减小接触的比电阻。砷(或氮)单层包括在界面层的可能实施方式/规格之中。
发明内容
本发明的区别特征为故意引入的V族或III族原子(或II族或VI族原子)安排在单个有序的(例如，外延取向的)界面单层中。此外，本发明提供一种工艺和结构，其中金属接触经沉积且无需通过硅化形成；此特征允许更广泛的金属用于金属-半导体接触的形成，特别是对于特定应用比金属硅化物具有更好的性质(例如较高电导率或透光性或铁磁性)的金属。金属源极/漏极场效应晶体管中需要可能达到的最高金属电导率，因为所述设备大小缩小为具有20纳米或更小的临界尺寸(例如源极宽度和高度)。例如所谓自旋电子学("spintronics")应用中的自旋效应晶体管的设备要求从铁磁金属(例如钆)向半导体中的有效自旋注入。具有铁磁性金属源极和漏极以及IV族半导体沟道的自旋金属氧化物半导体场效应晶体管(自旋MOSFET)是自旋效应晶体管的一个实例。在发射显示器中，通常需要具有金属接触，所述金属接触允许发射光的良好传输(高透射率)又同时形成对活性材料的低电阻接触。相反，在例如半导体激光器或调制器的光子设备中，可能需要具有不透明的金属接触，以便使光吸收导致的损耗最小化。金属硅化物具有微微透明的不利性质，结果是光能可进入位于光子元件的光场中的硅化物区域并且随后被吸收至硅化物中。
本发明不需要接近金属接触的半导体的掺杂，但本发明可结合半导体掺杂实践。本发明也不需要金属硅化步骤。依照本发明的实施方式配置的设备在半导体与金属接触之间的界面处包括至少一个V族元素的有序单层，及/或一或多个III族元素的有序单层。在界面原子的至少一个有序单层形成后沉积金属。
本发明的实施方式提供具有安置在IV族半导体与金属之间的一或多个单层的电接触以及形成所述电接触的方法，所述半导体的特征在于晶格结构以及由一或多种V族材料的原子的单个原子层构成或者由一或多种III族材料的原子的单个原子层构成的单层，每个单独原子层彼此外延对齐并与半导体晶格外延对齐。
本发明的其他实施方式提供电接触，所述电接触包括由金属与半导体之间的界面处的V族原子单层及可选的III族原子单层分隔的金属和IV族半导体。金属可由具有与III族金属原子单层相同的金属元素的原子形成，或者由具有与III族金属原子单层不同的金属元素的原子形成。在一些实例中，III族原子可为以下的任一者或多者：铝、镓、铟或硼，或者铝、镓、硼及/或铟的混合物。IV族半导体可为锗、硅、锗和硅的合金或锗和锡的合金、或者硅及/或锗与碳的合金或化合物。V族原子可为以下的任一者或多者：氮、磷、砷或锑。在一些实例中，一个III族原子单层将与IV族半导体的表面紧邻。在其他情况下，一个V族原子单层将与IV族半导体的表面紧邻。IV族半导体的表面可为{111}取向表面或{100}取向表面。
本发明还包括形成例如以上所述电接触的方法。在一些实例中，所述方法包含：使用结晶选择性蚀刻来蚀刻IV族半导体的{100}取向表面以显露并暴露一或多个{111}取向半导体晶面；将V族原子单层形成在{111}晶面上；且随后将III族原子单层沉积在V族原子单层上。V族原子单层及/或III族原子单层可通过单独的气相沉积工艺或通过单独的化学反应产生。例如，在超高真空(UHV)条件下进行的工艺中，在沉积V族原子或III族原子之前，视情况，可原位清洁半导体的{111}取向晶面并且加热半导体至足够高的温度以在{111}硅表面情况下获得7X 7重构，或在{111}硅锗表面情况下获得5X 5重构，或获得{111}锗表面的2X 8重构，随后在V族原子及/或III族原子的沉积期间可加热半导体至高温。形成第一V族原子单层和第一III族金属原子单层后，金属原子可直接沉积在第一双层(两个单层)上，或其他V族原子单层及/或III族原子单层可经添加以便在沉积金属原子而形成接触之前产生多于单个双层的单层堆叠。
以下更详细地描述本发明的所述和其他实施方式。
附图说明
在附图的图式中以实例而并非限制的方式图式本发明，其中：
图1(a)和图1(b)图示金属-半导体结处的势垒；具体而言，图1(a)图示具有对电子流的固定厚势垒的半导体(左边)-金属(右边)界面；并且图1(b)图示插入在金属与半导体之间的偶极子层如何消除除一对原子平面之间的势垒之外的势垒。
图2图示根据本发明的实施方式的用于形成与半导体表面的极低电阻金属接触的工艺的实例。
图3(a)、3(b)和3(c)提供7x7重构的{111}取向硅表面的视图；
图4图示V族原子的实例，所述V族原子直接与暴露的硅表面原子结合以形成完全配位的晶格封端而无悬空键；
图5图示根据本发明的实施方式的插入于n型半导体(111)表面上的双层(两个单层)，所述双层通过图2所图示的工艺产生接触；
图6(a)和图6(b)图示n型半导体的(111)界面上的双重双层，所述双层分别具有横跨长晶面间距或短晶面间距的场；
图7图示根据本发明其他实施方式的如图6中的双重双层，但所述双重双层用于p型半导体，通过接触对空穴的电传导提供极低电阻；
图8图示根据本发明的实施方式的用于形成如图7所示接触的工艺；
图9图示如图5中的一个双层(两个单层)，但所述双层用于{100}半导体表面，而非{111}表面；
图10和图11图示从铝{111}取向p型硅接触获得的实验性肖特基偶极子电流-电压特性，并且对比来自在界面处具有砷原子单层的接触的测量数据与来自不具有砷界面层的接触的数据。
具体实施方式
鉴于以上所述的挑战，本发明人认识到对于可减小金属接触对掺杂S/D区域的电阻的金属接触技术的需求，或者对于尽可能多地消除金属与半导体之间的肖特基势垒的金属-半导体技术的需求。低电阻金属-半导体接触技术将应用在要求低电阻之处，例如在太阳能电池应用中和在金属S/D场效应晶体管(FET)中。本发明涉及通过在金属与半导体之间的界面处插入V族原子单层或III族原子单层，或插入由一个V族原子单层和一个III族原子单层形成的双层，或插入多个所述双层，减小金属-半导体(IV族)结的比接触电阻的技术。本发明包括通过在金属与半导体之间的界面处提供原子的至少单个有序原子层来形成具有极低势垒高度(接近零)和极低比接触电阻的所述金属-半导体接触的方法。所得的低比电阻金属-IV族半导体结应用为半导体设备中的低电阻电极，所述半导体设备包括电子设备(例如，晶体管、二极管等)和光电设备(例如，激光器、太阳能电池、光电探测器等)，及/或应用为FET中的金属源区及/或金属漏区(或者所述金属源区及/或金属漏区的一部分)。与半导体表面相邻的V族原子单层或III族原子单层主要为有序的原子层，所述原子层形成于IV族半导体的表面并与IV族半导体的表面原子化学结合。
本发明对于有序单层，以及包括V族元素(例如磷或锑)和III族元素(例如铝、硼、镓或铟)的强调使本发明有别于Grupp和Connelly早先的成果(上文引用的)。此外，上文引用的Marsi等人和McKinley等人的成果指明在半导体的两个区域之间形成能带偏移的意向，而没有提到修改金属与半导体之间肖特基势垒或甚至没有提到所述操作的可能性。
如下文所述，当III族原子和V族原子均存在时，所得的双层在半导体和整体金属之间提供电偶极子。当仅存在V族原子的单个层时，存在类似的偶极子，因为整体金属中形成像电荷。此外，在一些实例中，多个双层可用于半导体与整体金属之间(例如，2个或3个所述双层)。事实上，可添加偶极子层直至因增强场所致的额外能量致使原子自身重新排列。
此外，尽管本文中描述了纯V族物质单层或纯III族物质单层，但本发明的一些实施方式可使用包含不止一种V族原子的原子(例如，单层内的砷原子和磷原子的混合物)或不止一种III族原子物种的单层。因此，下文和权利要求书中对于单层(不论是作为双层的部分还是其他)的引用应解读为包含单个种类的V族原子或III族原子的单层，以及解读为不止一种元素的V族原子单层或III族原子单层。
在本文所述的实例中，半导体为IV族半导体，例如锗、硅、硅和锗的合金或包含元素硅、锗、碳及锡中的两者或多者的合金。FET或由化合物半导体制成的其他电子设备也可得益于使用根据本发明所提供的低电阻结。同样，在以下实例中，与半导体(和有序V族原子的界面层)形成结的金属经描述为III族金属。但并非一定如此。金属不一定为III族金属。其他金属也可以用于获得金属与半导体之间的低电子势(能)垒或高空穴势垒，所述金属例如低逸出功金属，例如镁、镧、镱或钆。或者，例如镍、铂、铱或钌的高逸出功金属可较佳地用于获得金属与半导体之间的低空穴势垒或高电子势垒。但这也不排除使用例如铂或钌的更高逸出功金属以形成具有低电子势垒的接触。尽管金属由于半导体界面处有序V族单层的存在形成的大量级的偶极子而具有高逸出功，但金属费米能级和半导体能带之间的能垒可为低的。
在许多应用中，使用相同金属形成与p型掺杂半导体区域和n型掺杂半导体区域的接触可能是有利的，例如在p沟道FET和n沟道FET中形成源极接触和漏极接触时。而且，金属为例如氮化钽(TaN)或氮化钛(TiN)或钌(Ru)的势垒金属，以及使用所述相同势垒金属形成与p型半导体区域和n型半导体区域的接触可为非常有利的。在相同金属用于形成与n型半导体和p型半导体的低势垒接触的情况下，与半导体表面化学结合的界面单层将为n型接触处的有序V族原子界面层，并且将为p型接触处的有序III族原子界面层。类似地，在相同金属用于形成n沟道和p沟道金属源极/漏极MOSFET的金属源极及/或漏极的情况下，与半导体表面化学结合的界面单层将为n沟道MOSFET的源极/漏极结处的有序V族原子界面层，并且将为p沟道MOSFET的源极/漏极结处的有序III族原子界面层。
例如钆、铁、镍或钴或者所述元素的合金或锰的铁磁合金的铁磁金属可用于获得具有高自旋注入效率的金属-半导体接触。在需要高电子自旋注入效率的特定应用中，与半导体表面化学结合的界面单层较佳地为有序V族原子界面层。铁磁金属可直接沉积在V族单层上，或者III族金属原子的单原子层可与V族原子及沉积在III族单层上的铁磁金属化学结合。
也可使用其他金属材料，其中金属材料直接与V族单层或III单层相邻，所述其他金属材料包括纯金属、例如镍硅化物(组成为Ni2Si、NiSi或NiSi2)或铂硅化物或钴硅化物的金属硅化物或者甚至半金属的合金。在制造中，将相同金属材料应用于n型半导体接触和p型半导体接触或用作n沟道MOSFET和p沟道MOSFET的金属源极及/或漏极是可能的并且可能是最方便的。
为获得所需金属-半导体接触，单个的有序原子层为单个的有序V族原子层，所述所需金属-半导体接触对于电子具有极低的势垒高度且对于穿过接触的电子的电传导具有极低的电阻。V族原子可为氮原子、磷原子、砷原子或锑原子，或所述V族原子的混合物。在本发明的一个实施方式中，V族原子单层为以与锗或硅或IV族半导体合金晶格外延(或大体上外延)对齐的方式排列的砷原子层。对于电子的传导具有极低电阻的所述接触用于形成与n型掺杂半导体(例如n沟道FET的n型掺杂源区和漏区)的电接触，或用于形成直接接触n沟道FET中的电子沟道的金属源区/漏区。
在多数情况下，IV族半导体的表面(金属接触形成于所述表面上)将为{111}取向表面，且在最大可能程度上，单个的有序原子层中V族原子中的每一者以三向配位的方式与半导体的{111}取向表面中的原子化学结合。但在其他情况下，IV族半导体的接触表面将为{100}表面或{110}表面。在一些情况下，{100}表面可为较佳的。
在详细论述本发明的实施方式之前，回顾一些基本理论是有帮助的。据观测，在金属与半导体之间的接触界面处，金属中的费米能被"固定"为每个半导体的半导体能带隙中的特定能量，导致介于金属费米能级与半导体中传导能带或价电能带之间的势垒。尽管可使得半导体可导电(例如，利用掺杂)、在整体晶体中将费米能EF固定为接近半导体能带边Ec(不施加电压的情况下，EF在系统中为统一的)，如图1(a)所示，界面处的Ec仍远高于EF。结果，半导体接近界面的区域并未形成良好导体。仅微弱电流被传送到金属和半导体的强导电区域之间。电子流的传导将通过热电子发射进入传导能带(激发越过势垒)或是通过隧穿势垒形成，由于势垒可为数十埃宽，所以所述电子流传导通常将甚至更小。更一般而言，电流可通过所谓"场致热电子发射"在金属与半导体之间传导，所述"场致热电子发射"是热电子发射和电子隧穿能垒的组合。
本发明旨在通过在金属与半导体之间插入电偶极子层、使界面处的能带边缘和费米能的相对位置偏移而消除或至少大幅减小所述势垒。所得能量图示于图1(b)中。净结果是去除剩余在偶极子层中的势垒区之外的几乎所有势垒区。
可依据W.A.Harrison所著的Elementary Electronic Structure(世界科学出版社(Singapore,1999)，修订版(2004))中和W.A.Harrison等人所著的文章PolarHeterojunction Interfaces(Phys.Rev.B 18，4402(1978))中所述的"理论炼金术"对如何在硅-金属界面上实现上述意图进行最简单的理解。想象从金属前方的最近平面中的每个硅原子的原子核中去除质子，将所述原子核转换为铝原子核(元素周期表中左边的一个元素)，并将所述质子插入硅晶格的第二接近的平面中的原子核中，将所述原子核转换为磷原子核。所述操作有效地在金属前方的最近原子平面中产生一片负电荷，并在第二接近的平面中产生一片正电荷，并产生在两个原子面之间具有大电场的偶极子。所述场实际上使所述层中的键极化，从而将所述场降低介电常数的倒数倍(对于硅，1/12＝0.083)，但仍产生如图5的曲线图(a)所图示的大电势场和大电势偏移。实际上，不仅偶极子层中的键被极化，相邻层中的键也被极化，从而改变了区域中所有原子的有效电荷，改变了如图5的曲线图(b)所述的场。但产生十分类似的电势净偏移(对于硅中(100)平面来说估计为1.39eV，其中键长的情况下)，完全足以去除整体势垒。
我们可重复理论炼金术过程，从Al原子核中去除另一质子，使所述原子核成为镁原子核，且将所述质子插入磷原子核中以使磷原子核成为硫原子核。相同的设想适用于每个平面，且所述设想使每个平面上的电荷加倍并使偶极子偏移加倍。所述设想对应于插入源自II列的原子平面和源自VI列的原子平面，而非III列和V列的原子平面。甚至可以第三次应用所述设想，插入NaCl层，但或许所述沉积将不会如本发明中所大体出现的使硅结构继续外延，而是很可能将形成中性NaCl岩盐平面而不具有偶极子层。另一方面，一些贵金属卤化物确实形成于硅的四面体结构中，且预期所述贵金属卤化物将外延生长，对应于VII列元素的单层和IB列(贵金属)元素的单层，并且估计的偶极子偏移将为Al-P双层的偏移的三倍。因此本发明也包括由来自VI列、VII列、II列和IB列，以及V列和III列的外延层形成的偶极子偏移。
如果并非在理论上将最近的两个硅原子平面转换为磷和铝，而是在硅和金属之间插入实际的磷或任何其他V列元素和铝或另一III列元素的单个原子层，结果不会改变。任何合适的V族-III族材料的对应双层可用于消除(或至少大幅减小)肖特基势垒，且可为了便利或其他考虑因素而选择所述双层，并且对于IB列、II列、VI列和VII列的任一元素以及前述段落中提到的元素同样适合。更具体而言，VI族元素硫及/或硒及/或碲的有序单层可与II族元素锌及/或镉的有序单层组合沉积以形成有序的II-VI双层。
现转到图2，图示形成与半导体表面的极低电阻金属接触的工艺10的一个实例。在所述工艺中，使用结晶选择性蚀刻来蚀刻IV族半导体(或IV族半导体及/或碳的合金或化合物)的{100}取向表面12，以显露并暴露一个或多个{111}取向半导体晶面14。然后，V族原子单层形成16在{111}面上，随后沉积18合适的III族金属以形成接触。注意，V族原子单层不一定为完美排序的单层。换句话说，V族原子单层在覆盖范围中具有一些间隙或具有一些过量原子。换句话说，在有序单层的沉积之后，可能存留有一定数量IV族半导体的未配满的悬空键，或多于IV族半导体的先前悬空键的数量的一些V族原子，或者表面处无序的并且未与半导体晶格对齐的部分半导体或V族原子。然而，在两种情况下，出于本发明的目的，所述单层将仍被认为是有序的V族原子单层。
在对图2所描述工艺的替代性工艺中，步骤18中的金属原子可为除III族金属原子之外的金属原子。例如，金属可为纯金属、金属硅化物或金属化合物的合金。
可通过气相沉积工艺或通过化学反应产生V族原子单层。在气相沉积工艺的情况下，所述制造可包括在高温下将半导体暴露至V族原子的气相流或V族元素的分子流。V族原子/分子流可通过热蒸发V族元素的源而产生。在本发明的一个实施方式中，所述流为组成物AS4的砷分子流，且如在分子束外延的实践中已知的，AS4分子流通过在克努森池(k-cell)中热蒸发元素砷源产生。
可用于V族及/或III族单层的沉积的各种制造工具包括分子束外延(MBE)、气源分子束外延(GSMBE)、金属有机物分子束外延(MOMBE)、金属有机物化学气相沉积(MOCVD)、金属有机物气相外延(MOVPE)、原子层沉积(ALD)、原子层外延(ALE)以及化学气相沉积(CVD)工具，包括等离子增强CVD(PECVD)或者光子或激光诱导CVD。
根据本发明的实施方式可使用的另一气相沉积工艺包含通过V族元素的气相化合物(例如V族元素的氢化物)的分解将V族元素原子沉积在半导体表面上。合适的V族氢化物气体包括用于氮原子沉积的氨气，NH3；用于磷的磷化氢，PH3；用于砷的砷化氢，AsH3；以及用于锑原子层的沉积的锑化氢，SbH3。或者，所需V族元素的气相化合物可为金属有机化合物，所述金属有机化合物的实例为：烷基砷化氢，例如用于砷单层的沉积的叔丁基砷化氢；或烷基锑化氢，例如用于锑单层沉积的三乙基锑(三乙基锑化氢)。
在超高真空条件下进行的工艺的情况下，在暴露至V族原子或化合物气相流之前，可原位清洁具有{111}取向表面的硅并加热到足够高的温度以获得{111}硅表面的7X 7重构。图3(a)(透视图)、图3(b)(原始晶胞的平面视图)和图3(c)(原始晶胞的侧视图)提供了所述7x7表面20的视图。原子22代表下层的(l x l)整体硅材料中的原子。原子24代表所谓的剩余原子(吸附原子下方一层的原子)。原子26代表二聚物(成对的表面硅原子)。原子28代表吸附原子(铺于晶体表面的硅原子)。结构中的角落空穴图示为30。
然后，在暴露至V族原子蒸气或V族化合物分子蒸气期间，将硅维持在约20℃至750℃(包含上下界)范围内的温度下。硅表面可暴露至V族原子或化合物分子气相流中达小于一秒或数秒或甚至数分钟。在将硅保持在适当温度下的情况下，形成有序的V族原子单层，且在所述形成之后，单层抵抗额外V族原子的沉积或例如氢原子或氧原子或碳原子的其他原子的沉积。或者，在暴露至V族原子蒸气或V族分子化合物蒸气期间，半导体温度为可变的，起始为600℃至800℃范围内的高温并降低到500℃至20℃范围内的较低温度。
如图4所示，V族原子32(例如，As、Sb或P)与暴露的硅表面原子34直接结合以形成完全配位的晶格封端，其中在最大可能程度上不具有悬空键，所述图4为所得结构的侧视图。每个V族原子中的五个价电子中的三个与IV族半导体的表面处的硅原子形成键，并且剩余的两个价电子形成如图解所示的"孤对"轨道。
可应用类似工艺来获得例如{100}取向硅表面的除{111}取向以外的硅表面上的V族原子单层。还可应用类似工艺来获得除硅以外的IV族半导体表面上的V族原子单层，所述半导体包括锗、硅锗、硅碳、锗锡或硅锗碳。此外，还可应用类似工艺来获得IV族半导体表面上的VI族原子单层。
加热半导体的表面在V族原子流或化合物分子流中的暴露可在超高真空(UHV)腔中、在真空腔中或在减压腔中完成。如果进行工艺的腔室不是UHV腔，背景气体或载气可存在于暴露期间。在一个实施方式中，砷化氢(AsH3)以稀释的形式在气体混合物中输送，所述气体混合物主要由氢气(H2)或氮气(N2)构成。在半导体制造中，砷化氢通常在超纯氢气或超纯氮气中稀释到百分之几的浓度或甚至低至万分之一左右的浓度。砷化氢(无论是纯砷化氢还是砷化氢在氢气或氮气中的百分之一或百分之几的稀释混合物)在加热半导体表面分解，从而释放自由砷原子，所述砷原子与暴露的硅表面直接结合以形成完全配位的晶格封端而不具有或至少具有极少的悬空键。
从氢化物前驱气体(AsH3)在硅上沉积砷单层的较佳工艺开始于将硅表面在氢气环境中加热至足以还原任何表面氧化物的温度，接着继续将硅表面加热到650℃至750℃范围内(最佳为介于675℃与725℃之间)的温度，同时将表面暴露在AsH3蒸气中达介于10秒与30分钟之间(最佳为介于20秒与2分钟之间)的时间段。所述工艺可在CVD系统或ALD系统中进行，并且形成有序的砷原子单层。如此形成之后，所述单层抵抗额外V族原子的沉积或例如氢原子或氧原子或碳原子的其他原子的沉积。或者，在暴露至AsH3蒸气的期间，半导体温度为可变的，起始为650℃至750℃范围内的高温并降低到500℃至20℃范围内的较低温度。
如上文所指示，V族原子形成完美单层并非必须。金属可沉积在所述V族单层的顶部上，或再沉积硅然后沉积金属。因此电荷的单层可存在于界面层(如上所述)处，或者如果一个、两个或三个硅原子层分别沉积在V族单层之后及金属之前，那么所述电荷单层可存在于从半导体-金属界面起的第二、第三或第四平面。带电V族原子(离子)单层与金属原子之间具有一个或多个硅原子的原子层且因此使所述带电V族原子(离子)单层和金属原子分隔的优势在于：在层之间如此产生的电荷偶极子的量级增加，以及因而在金属-半导体结处对于电子的肖特基势垒减少更多。另一方面，具有使带电V族原子(离子)单层和金属原子分隔的一个或多个硅原子的原子层的缺点为偶极子区域的较大空间幅度，所述空间幅度对于穿过势垒的电荷传导不利。对于需要对p型半导体的较大肖特基势垒的应用，预期在V族原子与金属原子之间包括硅原子层仅产生一个优势。
在图5所示实施方式中，在将配位V族原子单层38形成在{111}取向IV族半导体36的表面上后，沉积一个III族金属原子单层40，随后沉积金属接触(整体金属原子42)，以提供低势垒、低电阻金属接触。在本发明的所述实施方式中，一个金属原子层40是III族金属原子层，所述III族金属原子可包括铝、镓、或铟或所述III族金属原子的混合物。在本发明的其他实施方式中，可使用金属或金属合金，而非III族金属，或与III族金属组合。所述III族金属原子单层为可选的并且不必存在于根据本发明形成的所有结中(平衡负电荷(下文进一步描述)将为形成于整块金属中的像电荷)。
在V族原子单层存在的情况下，一个金属原子层中的金属原子较佳地与已经存在于半导体表面上的V族原子单层配位，从而形成有序的金属原子层。但第一金属原子层未通过化学键与下面的有序V族原子层紧密配位的实施方式是可能的。所述工艺随后继续沉积其他金属原子42，所述其他金属原子具有与第一金属原子层相同的金属元素或为具有与第一金属原子层不同的金属元素的原子。图5将图示在使原子40和原子42为相同元素的情况下所得的结构。
在图5中，图示包括沉积在半导体原子36与整体金属42之间的V族原子单层38和III族原子单层40的单个双层。图式中两个曲线图(a)和(b)代表结中各种位置的电势，曲线图(a)图示理论炼金术中的第一步骤，其中无相邻键的极化，而曲线图(b)考虑到所述弛豫。曲线图(b)经过一定程度地夸大以突出结中经历的电势的性质。
III族金属原子单层可通过气相沉积工艺或通过化学反应产生。例如，在气相沉积工艺的情况下，可通过将半导体表面暴露在III族金属元素的原子气相流中或金属元素化合物的气相流中，将一个金属原子单层形成于所述表面上。暴露可持续少于一秒的时间或者持续数秒或甚至数分钟的时间。
气相沉积工艺可包含将具有V族原子单层的半导体暴露至金属原子的气相流或金属元素分子流。金属原子/分子流可通过热蒸发金属源而产生。在本发明的一个实施方式中，所述流为铝原子流，所述铝原子流通过如在分子束外延的实践中已知的在克努森池(k-cell)中热蒸发元素铝源而产生，或者通过使用电子束加热蒸发元素铝源而产生。在金属原子的沉积期间，可加热半导体。在替代性的气相沉积工艺中，金属原子可通过金属的气相化学化合物(例如金属有机化合物)的分解沉积在半导体表面上。所述工艺最通常被归类为化学气相沉积工艺。铝的适当的金属有机化合物包括三甲基铝。如果金属原子处于与半导体晶格的外延对齐，那么由化学气相源的分解所致的金属原子单层的沉积更具体而言被称为原子层外延；或者如果金属原子不处于外延对齐，那么所述沉积被称为原子层沉积。在另一替代性气相沉积工艺中，可能会在被称为物理气相沉积(PVD)的工艺中通过将金属原子从固态源溅射而沉积金属原子。
沉积一个金属原子层之后，处理可通过沉积额外的金属原子(所述金属可为与III族原子单层相同的金属或为不同的金属)层而继续。其他额外的金属原子层可具有符合所得金属-半导体接触的特定应用的要求的元素组成和厚度。例如对于纳米级FET的接触，额外的金属原子层可为势垒金属层，所述势垒金属例如氮化钽、氮化钛或钌。在本文和在微电子工业的常用术语中，势垒金属是通常通过保形沉积技术(conformal depositiontechnique)沉积的薄金属层，所述保形沉积技术(例如原子层沉积(ALD)、等离子增强ALD或化学气相沉积(CVD))向半导体提供对于铜金属化层的扩散的阻挡。或者，势垒金属可在电化学沉积工艺中沉积或通过反应性物理气相沉积(PVD)沉积，在所述反应性物理气相沉积(PVD)中金属从固态源或靶溅射。在替代性实施方式中，额外的金属原子层可构成金属硅化物，所述金属硅化物例如镍硅化物(组成物Ni2Si、NiSi或NiSi2)或铂硅化物或镍-铂硅化物或钴硅化物，其中所述金属硅化物与V族单层或与V族-III族双层紧邻。
除将例如砷、磷等的V族材料单层沉积在硅表面上以外，如先前所论述，在足够高的温度下沉积一些V族材料以使一些原子进入硅本身可为有利的。或者，可用其他已知方法制备硅表面，以使V族原子靠近硅表面。此后，V族材料以适当方式沉积为单层以形成于硅表面上。此操作的目的为，硅中额外的V族原子有利地形成在沉积在V族材料单层上的金属中具有像电荷的额外偶极子，从而有利地增加总体偶极子效应。
图6(a)和图6(b)为根据本发明的实施方式配置的金属-半导体接触的其他实例。在图6(a)中，接触44与图5中所示的接触类似，但包括额外的V族元素和III族金属的双层。电偶极子跨过长夹层间隔(即，双层的组成单层38与40之间的相对较长的距离)形成。在图6(b)中，接触44'具有跨过短夹层间距(即，双层的组成单层38与40之间的相对较短的距离)的电偶极子。
如图7所示，为获得对于空穴具有极低势垒高度和对于穿过接触的空穴的电传导具有极低电阻的金属-半导体接触，单个的有序原子层为单个的有序金属原子40层并且包括与金属原子单层化学结合且由金属原子单层40而与半导体36表面原子分离的V族原子的单个原子层38。在一些实施方式中，金属原子的单个原子层为III族金属原子单层，所述III族金属原子可为铝原子、镓原子或铟原子，或所述III族金属原子的混合物。在一些情况下，III族金属原子单层是以与锗或硅或IV族半导体合金晶格外延(或大体上外延)对齐的方式排列的铟原子层，且相邻的V族原子单层与金属原子单层化学结合。V族原子可为氮原子、磷原子、砷原子或锑原子，或所述V族原子的混合物。在一些情况下，V族原子单层是与III族金属原子对齐排列并化学结合的砷原子层，所述III族金属原子形成与锗或硅或IV族半导体合金晶格的表面原子结晶对齐并化学结合的单个原子层。在图式中，图示介于半导体和整块金属之间的两个双层，但包括单个双层的实施方式预期也在本发明的范围内。
在要求形成对于p型半导体的极低电阻接触或要求在p沟道场效应晶体管中提供极高电导率源极及/或漏极的一些实施方式中，被接触表面为{111}取向半导体表面。在其他实施方式中，半导体的接触表面为{100}取向表面。
图8图示用于形成图7图示的接触的工艺45。从{100}取向半导体表面46开始，使用结晶选择性蚀刻来蚀刻(100)表面以显露并暴露一个或多个{111}取向半导体晶面48。III族金属原子单层形成于{111}晶面50上，随后沉积V族原子单层52。显然，可直接从因替代性的设备几何结构或其他考虑而已经存在的{111}表面开始所述工艺。
沉积V族原子单层之后，所述工艺继续沉积其他多个金属层54。其他额外金属原子层可具有符合所得金属-半导体接触的特定应用的要求的元素组成和厚度，如先前所述，以用于形成对电子传导具有极低电阻的与n-、型半导体的接触。
III族金属原子单层可通过气相沉积工艺或通过化学反应产生。在气相沉积工艺的情况下，将半导体暴露至III族金属原子的气相流或III族金属元素化合物分子流。III族原子/分子流可通过热蒸发III族元素的源而产生。在本发明的一个实施方式中，所述流为铟原子流，如在分子束外延的实践中已知的，所述铟原子流通过在克努森池(k-cell)中热蒸发元素铟源而产生。在替代性气相沉积工艺中，III族元素原子通过III族元素的气相化合物(例如III族元素的金属有机化合物)的分解沉积在半导体表面上。III族金属的气相前驱化合物的分解可通过加热半导体表面而实现。在不将半导体表面加热至十分高的温度而较佳的情况下，分解可通过等离子增强CVD(PECVD)或等离子增强ALD(PEALD)类工具和工艺中的等离子实现。或者，金属前驱物的分解可通过光子诱发工艺实现。
在将具有{111}取向表面的半导体暴露至III族原子或III族分子化合物气相流之前可例如通过在超高真空条件下将所述半导体加热到足够高的温度以获得(对于硅){111}硅表面的7X 7重构来原位清洁所述半导体。然后，在暴露至III族原子蒸气或III族分子化合物蒸气期间，将半导体维持在约20℃至750℃(包含上下界)范围内的温度下。或者，在暴露至III族原子蒸气或III族分子化合物蒸气期间，半导体温度为可变的，起始为600℃至800℃范围内的高温并降低到500℃至20℃范围内的较低温度。
半导体表面可暴露在III族原子或化合物气相流中达少于一秒或数秒或甚至数分钟。III族原子与暴露的IV族半导体表面直接结合以形成III族原子单层，所述III族原子单层与半导体晶格在最大可能程度上呈结晶对齐。
半导体的表面在III族原子流或分子化合物气相流中的暴露可在UHV腔中、在真空腔中或在减压腔中完成。如果进行工艺的腔室不是UHV腔，背景气体或载气可存在于暴露期间。在一个实施方式中，例如三甲基铟的金属有机化合物前驱物以稀释的形式在气体混合物中输送，所述气体混合物主要由例如氢气或氮气的载气构成并在加热半导体表面分解，从而释放出与暴露的硅直接结合的铟原子。在另一实施方式中，金属有机化合物为三甲基铝或三甲基镓，所述三甲基铝或三甲基镓在加热半导体表面处反应以分别形成铝原子单层或镓原子单层。
在{111}取向IV族半导体的表面上形成配位III族金属原子单层后，通过沉积一个V族原子层继续形成低势垒、低电阻金属接触。一个V族原子层中的V族原子较佳地与已经存在于半导体表面上的III族金属原子单层配位，从而形成有序的V族原子层。所述工艺随后继续沉积其他金属原子，所述其他金属原子具有与第一金属原子层相同的金属元素或为具有与第一金属原子层不同的金属元素的原子。
在本发明的另一实施方式中，在{100}取向或{111}取向IV族半导体的表面上形成配位III族金属原子单层后，通过沉积金属于单层上继续形成低势垒、低电阻金属接触。金属不一定是V族金属。所述金属可为具有例如结构稳定性或化学稳定性的所需性质的金属，以确保电接触或由此形成的设备的可靠性。用于接触的稳定金属的实例包括铂(Pt)、钨(W)和先前所述的"势垒金属"TaN、TiN和Ru。金属可直接沉积在III族单层的顶部上，使得III族单层恰好处于金属与半导体之间的界面处，或者III族单层可由一个或两个IV族半导体单层与金属分隔。因此，与III族单层相关联的电荷单层可存在于界面层处，或者如果一个或两个IV族半导体的原子层分别处于III族单层和金属之间，那么所述电荷单层可存在于从半导体-金属界面起的第二或第三平面。带电III族原子(离子)单层与金属原子之间具有一个或多个硅原子的原子层并且因此使所述带电III族原子(离子)单层和金属原子分隔的优势在于：在层间如此制造的电荷偶极子的量级增大，以及因而在MOSFET的金属与p型半导体结处或金属与p沟道源极/漏极结处的肖特基势垒减少更多。
本发明的另一实施方式形成在金属-半导体界面处具有V族原子单层或III族原子单层的金属半导体接触，所述金属半导体接触中，通过将出自与半导体表面接触的材料层的V族原子或III族原子分离而形成V族(例如砷)单层或III族(例如硼)单层。材料层可通过例如CVD或PVD沉积在半导体表面上。通过包括V族原子以作为CVD或PVD沉积工艺中的掺杂物或通过离子植入，可将V族原子引入材料层中。或者，材料层可通过另一或多种元素与半导体表面的反应形成，在所述情况下，V族原子或III族原子可在材料通过化学反应形成之前或之后植入。例如，层可为通过硅表面的热氧化而形成的氧化硅或氮化硅，并且V族原子或III族原子可通过离子植入引入氧化硅层或氮化硅层中。另一实施方式中，层可为含有高浓度的V族元素(例如磷)或III族元素(例如硼)的掺杂氧化硅沉积薄膜。前者大体被称为"磷硅酸盐玻璃"("PSG")且后者称为"硼硅酸盐玻璃"("BSG")，并且用于所述掺杂硅酸盐玻璃的沉积的方法(例如CVD)是微电子工业中所熟知并广泛实践的。或者，材料层可为通过金属与硅表面的反应所形成的金属硅化物，且V族原子或III族原子可通过离子植入引入金属硅化物层中。
在与半导体表面接触的材料层中引入一定浓度的V族原子或III族原子后，将整个层结构在足够高的温度下退火，以使V族原子或III族原子与界面分离，在界面处形成有序的V族原子单层或III族原子单层，其中V族原子或III族原子以外延配位的方式与半导体原子的顶层结合。在材料层为掺杂氧化硅(例如PSG或BSG)或掺杂氮化硅并且半导体为硅的情况下，在退火循环已引起一些V族元素或III族元素与硅-氧化硅(或氮化硅)界面分离后，随后通过选择性湿式化学蚀刻去除氧化硅(或氮化硅)，从而在半导体表面留下配位V族原子单层或III族原子单层，且沉积金属以形成与半导体的金属接触。在材料层为金属硅化物且半导体为硅的情况下，在热循环已引起V族元素或III族元素的界面分离以形成界面有序单层后，金属硅化物可去除或可保留在适当位置以便金属硅化物本身充当金属接触。
本发明的其他实施方式包含{100}取向半导体表面的使用。图9图示包括所述表面的接触的实例，所述接触包括已使用上述技术中的任一者沉积在IV族半导体{100}表面上的V族原子单层。III族金属原子单层随后沉积在V族原子上，随后沉积其他金属层。所述其他金属原子可具有与第一金属原子层相同的金属元素，或者为具有与第一金属原子层不同的金属元素的原子。图9中所示的金属-半导体接触提供对于电子的极低的势垒高度和对于穿过接触的电子的电传导的极低电阻。如果接触旨在提供对于空穴的极低电势高度和对于穿过接触的空穴的电传导的极低电阻，可将V族原子和III族原子在双层中的位置彼此反转。
已制造实验用肖特基二极管以阐明示范性铝-硅肖特基势垒上的砷界面单层的效应。示范性实验不代表典型工艺条件，也不一定代表最佳工艺条件。已进行了关于掺杂p型{111}取向硅晶片的说明性实验，所述{111}取向硅晶片的硼浓度约为1x1017原子/立方厘米。第一组实验性肖特基二极管在超高真空条件下制造，且第二组在低压化学气相沉积条件下在氢气气氛中制造。
第一组二极管经过以下处理：在超高真空中将硅加热到800℃以上的高温以清洁{111}Si表面并将{111}Si表面重构为7X 7后，将温度从800℃降低至700℃，并且随后将硅表面暴露至As2类型的砷分子流达十分钟，然后结束As2流。卢瑟福背散射分析(Rutherfordback scattering analysis)确认所述暴露所导致的砷的面密度等于7.30x1014原子/平方厘米，所述值接近经过1X 1重构的{111}硅表面的表面原子的已知面密度7.83xl014原子/平方厘米。如此，可合理推断近似已沉积了单个砷原子单层。冷却至室温后，纯铝层在相同的超高真空系统中沉积并且随后图案化以提供可电测量的简单二极管结构。出于比较的目的，类似晶片以类似的步骤顺序经过处理，不同的是不在砷中对硅表面进行任何故意暴露。图10图示所述实验性二极管的代表性测量电流对电压特性，从而从每个晶片(具有或不具有砷)获取相等大小的二极管。如图10中测量曲线72所指示，在界面处不具有砷的晶片上的二极管对于p型硅始终展现相对小的肖特基势垒高度。根据曲线72，可通过拟合标准二极管方程(热电子发射模型)与测量数据提取出势垒高度。未经砷暴露的二极管的提取出的势垒高度为0.40eV(实验误差约为0.03eV)，所述势垒高度与对p型硅上的紧密铝接触的势垒高度的公布值一致。如图10中数据曲线70所指示，已将硅界面暴露至砷以形成单层的晶片上的二极管始终展现出对于p型硅的较大肖特基势垒高度。根据n型势垒高度和p型势垒高度的量级总和非常接近硅能带隙的一般规则，对于p型硅的较大势垒高度指示对于n型硅的较小势垒高度。因此实验证实，在铝与{111}取向硅表面之间的界面处引入的砷单层确实提供了对于p型硅的较大肖特基势垒，所述较大肖特基势垒与铝费米能级和硅的传导能带之间减小的电子势垒相一致(即，与对于n型硅的减小的肖特基势垒高度相一致)。
第二组二极管经过以下处理：在氢气流中将硅加热到900℃以清洁{111}Si表面后，将温度从900℃降低至700℃，并且随后在将硅表面暴露至砷化氢(AsH3)分子流中达十分钟并且温度保持在700℃，然后结束AsH3流。砷化氢在氢气(H2)中大量稀释至约百万分之二的浓度，其中总气流为每分钟20.4升。卢瑟福背散射分析确认，所述暴露所导致的砷的面密度等于7.8xl014原子/平方厘米，所述值接近经过1X 1重构的{111}硅表面的表面原子的已知面密度7.83xl014原子/平方厘米。如此可合理推断近似沉积了单个砷原子单层。冷却至室温后，纯铝层通过电子束蒸发在单独的超高真空系统中沉积并且随后图案化以提供可电测量的简单二极管结构。出于比较的目的，类似晶片以类似的步骤顺序经过处理，不同的是不在砷中对硅表面进行任何故意暴露。图11图示所述实验性二极管(具有或不具有砷)的代表性测量电流对电压特性。如图11中测量曲线82所指示，在界面处不具有砷的晶片上的二极管始终展现出对于p型硅的相对小的肖特基势垒高度。根据曲线82，可通过拟合标准二极管方程(热电子发射模型)与测量数据提取出势垒高度。未经砷暴露的二极管的提取出的势垒高度为0.42eV(实验误差约为0.03eV)，所述势垒高度与对p型硅上的紧密铝接触的势垒高度的公布值一致。如图11中数据曲线80所指示，已将硅界面暴露至砷以形成单层的晶片上的二极管始终展现出对于p型硅的较大肖特基势垒高度。根据n型势垒高度和p型势垒高度的量级总和非常接近硅能带隙的一般规则，对于p型硅的较大势垒高度指示对于n型硅的较小势垒高度。因此实验证实，在铝与{111}取向硅表面之间的界面处引入的砷单层确实提供了对于p型硅的较大肖特基势垒，所述较大肖特基势垒与铝费米能级和硅的导电能带之间减小的电子势垒相一致(即，与对于n型硅的减小的肖特基势垒高度相一致)。
因此，描述了通过在金属与半导体之间的界面处插入V族原子单层或III族原子单层，或者多个V族原子及III族原子单层，减小金属-半导体结的比接触电阻的技术。

Claims (28)

1.一种电接触，所述电接触包含金属和IV族半导体，所述金属和所述IV族半导体由下列其中一者分隔：
(i)V族原子单层；或
(ii)一或多个双层，每个双层由一个V族原子单层和一个III族原子单层构成，
在所述金属与所述IV族半导体之间的界面处，所述V族原子单层的原子或每个V族与III族原子双层的原子分别与所述IV族半导体的晶格结构成外延对齐。
2.如权利要求1所述的接触，其中所述金属包含III族金属原子的金属元素的原子。
3.如权利要求2所述的接触，其中所述金属包含钌、氮化钽或氮化钛。
4.如权利要求1所述的接触，其中所述IV族半导体包含以下中的任一者：锗、硅、硅与锗的合金、锗与锡的合金、硅与碳的合金、硅与碳的化合物、锗与碳的合金、锗与碳的化合物。
5.如权利要求1所述的接触，其中所述V族原子包含以下中任一者：氮、磷、砷和锑；或以下中任意两者或更多者的混合物：氮原子、磷原子、砷原子和锑原子。
6.如权利要求1所述的接触，其中所述III族原子包含以下的任一者或多者：铝、镓或铟。
7.如权利要求1所述的接触，其中所述金属和所述IV族半导体由所述一或多个双层分隔，且一个III族原子单层与所述IV族半导体的表面紧邻。
8.如权利要求1所述的接触，其中一个V族原子单层与所述IV族半导体的表面紧邻。
9.如权利要求1所述的接触，其中所述界面处的所述IV族半导体的表面是{111}取向表面或{100}取向表面。
10.一种形成电接触的方法，所述方法包括在金属与IV族半导体之间的界面处引入下列其中一者：V族原子单层或V族原子与III族原子的双层，由此产生包含金属和IV族半导体的接触，所述金属和所述IV族半导体由下列其中一者分隔：(i)V族原子单层；或(ii)一或多个双层，在所述金属与所述IV族半导体之间的界面处，每个双层分别由一个V族原子单层和一个III族原子单层构成，其中执行所述引入以使所述V族原子单层的原子或每个V族与III族原子双层的原子分别与所述IV族半导体的晶格结构成外延对齐。
11.如权利要求10所述的方法，其中所述接触包括所述V族原子与III族原子双层，所述方法包括使用结晶选择性蚀刻来蚀刻所述IV族半导体的{100}取向表面，以显露并暴露多个{111}取向半导体晶面；所述V族原子单层形成于所述{111}晶面上；并且所述III族原子单层随后沉积在所述V族原子单层上。
12.如权利要求10所述的方法，其中所述接触包括所述V族原子单层，所述V族原子单层通过气相沉积工艺产生，所述气相沉积工艺包括将所述IV族半导体暴露至通过热蒸发所述V族元素的源或通过化学反应产生的所述V族原子的气相流或所述V族元素的同核分子流。
13.如权利要求12所述的方法，其中V族原子/分子的所述流为组成物As4或组成物As2的砷分子流，且所述分子流通过在克努森池中对元素砷源的热蒸发而产生。
14.如权利要求10所述的方法，其中所述V族元素原子通过所述V族元素的气相化合物的分解而沉积在所述IV族半导体的表面上。
15.如权利要求14所述的方法，其中所述V族元素的所述化合物为所述V族元素的氢化物，且所述氢化物包含以下中的一者：氨气、磷化氢、砷化氢或锑化氢。
16.如权利要求15所述的方法，其中所述氢化物包含砷化氢(AsH3)且所述半导体的所述表面经加热到675℃至725℃范围内的温度。
17.如权利要求16所述的方法，其中所述IV族半导体为硅，且在沉积所述砷原子之前，所述IV族半导体的所述表面在氢气中经加热到足够高的温度以去除任何硅氧化物或其他污染物。
18.如权利要求14所述的方法，其中所述V族元素的所述化合物为所述V族元素的金属有机化合物。
19.如权利要求18所述的方法，其中所述金属有机化合物包含叔丁基砷化氢(TBA)且所述IV族半导体的所述表面经加热到500℃至610℃范围内的温度。
20.如权利要求11所述的方法，其中所述IV族半导体为硅，且在沉积所述V族原子之前，原位清洗所述{111}取向表面并且加热所述硅到足够高的温度以获得所述{111}硅表面的7X7重构，在所述重构之后，在暴露至所述V族原子的气相流或所述V族元素的化合物分子蒸气期间，将所述硅保持在20℃至750℃范围内的温度下。
21.如权利要求10所述的方法，其中所述接触包括所述V族原子与III族原子双层，且在形成所述V族原子单层和所述III族原子单层后，其他金属原子沉积在所述III族原子上。
22.如权利要求1至9中任一项所述的电接触，其中所述金属为金属硅化物；或者所述金属为由氮化坦或氮化钛或钌构成的势垒金属；或者所述金属为包含镍、钴、铁及/或钆中的一或多者的铁磁金属。
23.如权利要求22所述的电接触，其中所述金属硅化物为镍硅化物或铂硅化物。
24.如权利要求23所述的电接触，其中所述镍硅化物为组成物NiSi。
25.一种电接触，所述电接触包含铁磁金属和IV族半导体，所述金属和所述半导体由所述铁磁金属和所述半导体之间的界面处的外延对齐的V族原子单层或者外延对齐的V族原子单层和III族原子单层构成的双层分隔。
26.一种形成电接触的方法，所述方法包含：在IV族半导体的表面上沉积第二V族材料单层，所述IV族半导体制备为靠近所述表面包括第一V族材料的原子，所述第二V族材料的所述原子与所述IV族半导体的晶格结构外延对齐；以及在所述第二V族材料的所述单层上沉积金属，所述金属中的像电荷形成于所述第一V族材料偶极子的原子之间。
27.如权利要求26所述的方法，其中所述第一V族材料和所述第二V族材料为相同的V族材料。
28.如权利要求26所述的方法，其中通过在足够高的温度下将所述第一V族材料沉积在所述半导体上以使所述第一V族材料的原子进入所述半导体而制备所述IV族半导体。
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