JPS59181672A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にｎ型の半導
体層表面のｐ型の半導体領域を低抵抗化させた半導体装
置の製造方法に関する。
体層表面のｐ型の半導体領域を低抵抗化させた半導体装
置の製造方法に関する。
従来、半導体装置例えはＳｉ基板からなるＭＯ８型トラ
ンジスタに２いて、ソース、ドレイン領域の抵抗を下げ
る手段としては、ソース、ドレイン領域上にＭｏ 、Ｗ
、 Ｔｉ 、 Ｐｔ 、 Ｔａ等からなる筒融点金属層
を堆積し、熱処理することによってシリサイド化する方
法が挙げられる。
ンジスタに２いて、ソース、ドレイン領域の抵抗を下げ
る手段としては、ソース、ドレイン領域上にＭｏ 、Ｗ
、 Ｔｉ 、 Ｐｔ 、 Ｔａ等からなる筒融点金属層
を堆積し、熱処理することによってシリサイド化する方
法が挙げられる。
しかしながら、前述した方法によれば、ＭＯ等からなる
高融点金属層を８１基板上に堆積する前に基板表面にｎ
１Ｌｔｉｖｅな５ｉ０２膜が形成されやすく、このＳ
ｉ Ｏ２膜が障壁となって、十分なシリサイド化が困難
である。
高融点金属層を８１基板上に堆積する前に基板表面にｎ
１Ｌｔｉｖｅな５ｉ０２膜が形成されやすく、このＳ
ｉ Ｏ２膜が障壁となって、十分なシリサイド化が困難
である。
また、従来、別の方法として、Ｓｉ基板のソース、ドレ
イン領域形成予定部上に前述し／ヒ高融点金属層を堆積
し、その後Ｂ＋１１の単原子イオンをＳｉ４板と尚融点
金属層とのＥＪｆ−面にイオン注入し、界面をミキシン
グしてＳｉ２！Ｉ￥板表面をシリサイド化する、いわゆ
るイオンビームミキシング法が知られている。しかしな
がら、この方法によれは、ボロンの質量が１１と軽いた
め、Ｓ１基板と高融点金属層との界面のミキシングか十
分にできなかった。
イン領域形成予定部上に前述し／ヒ高融点金属層を堆積
し、その後Ｂ＋１１の単原子イオンをＳｉ４板と尚融点
金属層とのＥＪｆ−面にイオン注入し、界面をミキシン
グしてＳｉ２！Ｉ￥板表面をシリサイド化する、いわゆ
るイオンビームミキシング法が知られている。しかしな
がら、この方法によれは、ボロンの質量が１１と軽いた
め、Ｓ１基板と高融点金属層との界面のミキシングか十
分にできなかった。
このようなことから、最近、イオンビームミキシング法
匹おいてね、高融点金属層を堆槓俊、質量が大きくてソ
ース、ドレイン領域に対して不４月性なイオン例えばＳ
ｔ＋、Ａｒ＋等を注入し上記界面のミキシングを十分性
なった後、ホ゛ロンをイオン注入することが行なわれて
いる。しかしなから、この方法によればＳｉ＋、Ａｒ＋
等のイオン注入とボロンのイオン注入との２回のイオン
注入を行なうため、工程が多いという問題かあった。
匹おいてね、高融点金属層を堆槓俊、質量が大きくてソ
ース、ドレイン領域に対して不４月性なイオン例えばＳ
ｔ＋、Ａｒ＋等を注入し上記界面のミキシングを十分性
なった後、ホ゛ロンをイオン注入することが行なわれて
いる。しかしなから、この方法によればＳｉ＋、Ａｒ＋
等のイオン注入とボロンのイオン注入との２回のイオン
注入を行なうため、工程が多いという問題かあった。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、１Ｎのイオ
ン注入と熱処理で低抵抗化したｐ型の半沓俸領域を形敗
し、前略化した工４ヱによｐ生害１４・仮わ、を製造し
倚る方法を提供すること奮目的とするものである。
ン注入と熱処理で低抵抗化したｐ型の半沓俸領域を形敗
し、前略化した工４ヱによｐ生害１４・仮わ、を製造し
倚る方法を提供すること奮目的とするものである。
不発明は、ｎ型の半４体層の島状領域上Ｖこり゛−ト絶
縁膜、導電性膜パターンを迅択的に形成した彼、これら
ケ゛−ト絶縁膜、導電性膜・ぐターンの周囲の少なくと
も側壁に絶縁材を形成し、更に全面に金属層を形成し、
ボロン原子を含有する物質をイオン化づ−ることにより
得らノ′１．る多原子イオンを前記半畳体層と金属層と
の界面にイオン注入し、しかる後熱処理を施して半導体
層上の金属Ｊ会を金属間半導体化合物化するとともに、
半導体Ｎ表面にｐ型の半府体領域を形成することによっ
て、１回のイオン注入と熱処理で低抵抗化した半尋体饋
域を形成し、工程の１９］略化を図ることを骨子とする
。
縁膜、導電性膜パターンを迅択的に形成した彼、これら
ケ゛−ト絶縁膜、導電性膜・ぐターンの周囲の少なくと
も側壁に絶縁材を形成し、更に全面に金属層を形成し、
ボロン原子を含有する物質をイオン化づ−ることにより
得らノ′１．る多原子イオンを前記半畳体層と金属層と
の界面にイオン注入し、しかる後熱処理を施して半導体
層上の金属Ｊ会を金属間半導体化合物化するとともに、
半導体Ｎ表面にｐ型の半府体領域を形成することによっ
て、１回のイオン注入と熱処理で低抵抗化した半尋体饋
域を形成し、工程の１９］略化を図ることを骨子とする
。
以下、本発明をＡｌ０Ｓム２トランゾスタの製造に過用
したｆｙｌｊについて第１図ｊ〜第４図を参照して説明
する。
したｆｙｌｊについて第１図ｊ〜第４図を参照して説明
する。
（１〕１ず、常法によりｎ型のＳｔ基板（半導体層）１
表１ｍにフィールド領域２′ｆ：形成した後、素子領域
の基板Ｉ上にケ゛−ト絶縁膜３を介して多結晶シリコン
・ぞターン（導電性膜・やターン）４を形成した。つづ
いて、全面にＣＶＤ法によシＳ ＋ ０２膜５を形成し
た（第１図図示）。次いで、反応性イオンエツチング法
によりこのＳ ｒ ０２膜５をエツチングしてダート絶
縁膜３、多結晶シリコン・々ターン４の側壁に絶縁材と
してのＳｉＯ□からなる絶縁壁６を形成した。更に、全
面に例えばモリブｆ ７ （Ｍｏ）をス・ぞツタ法によ
り堆積し、厚さ４００ＸのＭｏ層７を形成した（第２図
図示）。
表１ｍにフィールド領域２′ｆ：形成した後、素子領域
の基板Ｉ上にケ゛−ト絶縁膜３を介して多結晶シリコン
・ぞターン（導電性膜・やターン）４を形成した。つづ
いて、全面にＣＶＤ法によシＳ ＋ ０２膜５を形成し
た（第１図図示）。次いで、反応性イオンエツチング法
によりこのＳ ｒ ０２膜５をエツチングしてダート絶
縁膜３、多結晶シリコン・々ターン４の側壁に絶縁材と
してのＳｉＯ□からなる絶縁壁６を形成した。更に、全
面に例えばモリブｆ ７ （Ｍｏ）をス・ぞツタ法によ
り堆積し、厚さ４００ＸのＭｏ層７を形成した（第２図
図示）。
〔１１〕つづいて、ＢＦ２を加速電圧約１２０ ｋｅＶ
、ドーズ１５Ｘ１０ ｃｍ の条件下でイオン注入ピ
ークが基板ＩとＭｏ層７との界面にくるようにイオン注
入した。この結果、基板１とＭｏ層７との界面が十分ミ
キシングされるとともに、多結晶シリコンパターン４と
Ｍｏ層７との界面も十分ミキシングされた。次いで、約
４００〜６０ｏ℃で熱処理を行なった。その結果、Ｓｌ
基板１とＭ。
、ドーズ１５Ｘ１０ ｃｍ の条件下でイオン注入ピ
ークが基板ＩとＭｏ層７との界面にくるようにイオン注
入した。この結果、基板１とＭｏ層７との界面が十分ミ
キシングされるとともに、多結晶シリコンパターン４と
Ｍｏ層７との界面も十分ミキシングされた。次いで、約
４００〜６０ｏ℃で熱処理を行なった。その結果、Ｓｌ
基板１とＭ。
層７間、及び多結晶シリコンパターン４とＭ。
層７間でシリサイド化が起こジ、基板ＩとＭ。
層７間に金属間半導体化合物層としてのＭｏ Ｓ ＋
２層８１＋８２が形成され、かつ多結晶シリコンｉ＋タ
ーン４とＭＯ層７間にＭＯＳｉ２層９が形成されて多結
晶シリコン・ンターン４とＭｏＳ ｓ ２ Ｊｌ ９か
らなるダート電極１０が形成された。同時に基板１とＭ
ｏ層７との界面にイオン注入ピークがくるようにイオン
注入したボロンが基板表面で活性化してｐ型のソース、
ドレイン領域１１，１２が形成された（第３図図示）。
２層８１＋８２が形成され、かつ多結晶シリコンｉ＋タ
ーン４とＭＯ層７間にＭＯＳｉ２層９が形成されて多結
晶シリコン・ンターン４とＭｏＳ ｓ ２ Ｊｌ ９か
らなるダート電極１０が形成された。同時に基板１とＭ
ｏ層７との界面にイオン注入ピークがくるようにイオン
注入したボロンが基板表面で活性化してｐ型のソース、
ドレイン領域１１，１２が形成された（第３図図示）。
なお、フィールド領域２及び絶縁壁６上に堆積されたＭ
ｏ／倦７ｉｊシリサイド化せず、その′−！ま残存した
。更に、ＨＣ４，Ｉ（２Ｓｏ４等によｐ未反応のＭｏ層
７を除去し、全面に層間絶縁膜１３を形成した。しかる
後、ソース、ドレイン領域１１．１２上のＭｏ Ｓ ｉ
２ ）ｖｉ８１ｐ８２の一部に対応する眉間絶縁膜Ｉ３
を選択的に除去してコンタクトホール”Ｊｒ１４２を形
成した後、これらコンタクトホール１４１゜１４２を介
して的６じソース、ドレイン領域ＩＩ。
ｏ／倦７ｉｊシリサイド化せず、その′−！ま残存した
。更に、ＨＣ４，Ｉ（２Ｓｏ４等によｐ未反応のＭｏ層
７を除去し、全面に層間絶縁膜１３を形成した。しかる
後、ソース、ドレイン領域１１．１２上のＭｏ Ｓ ｉ
２ ）ｖｉ８１ｐ８２の一部に対応する眉間絶縁膜Ｉ３
を選択的に除去してコンタクトホール”Ｊｒ１４２を形
成した後、これらコンタクトホール１４１゜１４２を介
して的６じソース、ドレイン領域ＩＩ。
１２に接続するＡｔ配線１５１，１５２を形成してＭＯ
８型トランジスタを製造した（第４図図示）０しかして
、本発明によれＣよ、Ｍｏ層７を全面に形成後質量４９
の重いＢＦ２をＳｔ基板１とＭｏ層７との界面にイオン
注入するため、Ｓｉ基板ｌとＭｏ層７との界面でのミキ
シングを十分でさ、その後の熱処理によ９Ｍ０層７のシ
リサイド化と８１基板１でのソース、ドレイン領域１１
，１２の形成を同時に行なうことができる。し／ζかっ
て、従来のイオンビームミキシング法の如（Ｓｉ。
８型トランジスタを製造した（第４図図示）０しかして
、本発明によれＣよ、Ｍｏ層７を全面に形成後質量４９
の重いＢＦ２をＳｔ基板１とＭｏ層７との界面にイオン
注入するため、Ｓｉ基板ｌとＭｏ層７との界面でのミキ
シングを十分でさ、その後の熱処理によ９Ｍ０層７のシ
リサイド化と８１基板１でのソース、ドレイン領域１１
，１２の形成を同時に行なうことができる。し／ζかっ
て、従来のイオンビームミキシング法の如（Ｓｉ。
Ａｒ＋ ｈＪの重いイオンの注入とボロンのイオン注入
との２回のイオン注入を行なうことなく、ＢＦ２を１回
イオン注入するたけで済み、低抵抗化したソース、ドレ
イン領域１１．１２を簡略化した工程により形成できる
。
との２回のイオン注入を行なうことなく、ＢＦ２を１回
イオン注入するたけで済み、低抵抗化したソース、ドレ
イン領域１１．１２を簡略化した工程により形成できる
。
また、多結晶シリコンパターン４がル出した状態で該・
ぐターフ４上にＭｏ層７を形成し、ＢＦ２をイオン注入
するため、多結晶シリコンパターン４表面にＪｖｌｏＳ
ｉ２Ｊ曽９か形成され、十分に低抵抗したケ゛−ト電極
１０を形成できる。
ぐターフ４上にＭｏ層７を形成し、ＢＦ２をイオン注入
するため、多結晶シリコンパターン４表面にＪｖｌｏＳ
ｉ２Ｊ曽９か形成され、十分に低抵抗したケ゛−ト電極
１０を形成できる。
なお、上記実施例ではＭｏ層をスパッタ法により形成し
たが、こｎに限らず、例えは蒸急により形成してもよい
。
たが、こｎに限らず、例えは蒸急により形成してもよい
。
上記実施例では金属層としてＭｏ層を用いたが、こしに
限らず、例えばタングステン層、チタン層、白金層、タ
ンタル層等の筒融点釜属層でもよい。
限らず、例えばタングステン層、チタン層、白金層、タ
ンタル層等の筒融点釜属層でもよい。
上記、実施例では、ポロン原子を含有する物置をイオン
化することにより得られる多原子イオンとしてＢＦ２を
用いたが、これに１恨らす、例えはＢ２Ｈ６、ＢＦ３等
を用いても同様な効果が期待できる。
化することにより得られる多原子イオンとしてＢＦ２を
用いたが、これに１恨らす、例えはＢ２Ｈ６、ＢＦ３等
を用いても同様な効果が期待できる。
上記実施例では、絶縁材としてのＳｉ０２からなる絶縁
壁をケ゛−ト絶縁膜、多結晶シリコン・ぐターンの側壁
に形成する場合について述べたが、これに限らず、例え
ばケ゛−ト絶縁膜、多結晶シリコン・やターンの周囲に
絶縁相を形）戊してもよい。
壁をケ゛−ト絶縁膜、多結晶シリコン・ぐターンの側壁
に形成する場合について述べたが、これに限らず、例え
ばケ゛−ト絶縁膜、多結晶シリコン・やターンの周囲に
絶縁相を形）戊してもよい。
上記実施例では、ｎ型のＳｉ基板表面に畝型のソース、
ドレイン領域を形成する場合について述べたが、これに
限らず、例えはｐ型のＳｉ基板表面のｎウェル領域表面
にｐ型の半導体領域を形成する場合についても同様に適
用できる。
ドレイン領域を形成する場合について述べたが、これに
限らず、例えはｐ型のＳｉ基板表面のｎウェル領域表面
にｐ型の半導体領域を形成する場合についても同様に適
用できる。
〔発明の効果〕
以上詳述した如く本発明によれは、１回のイオン注入と
熱処理で低抵抗化したｐ型の半導体領域を形成し、簡略
化した工程によυ半導体装置を製造し得る方法を提供で
きるものである。
熱処理で低抵抗化したｐ型の半導体領域を形成し、簡略
化した工程によυ半導体装置を製造し得る方法を提供で
きるものである。
第１図〜第４図は本発明の一夾施例であるＭＯＳ ！
）ランジスタの製造方法を工程順に示す断面図である。 Ｉ・・・ｎ型のＳｔ基板（半導体層）、２・・・フィー
ルド領域、３・・・ダート絶縁膜、４・・・多結晶シリ
コンパターン（４１Ｊｔ、性ＦＡ バター ｙ ） 、
ｓ・・・５１０２膜、６・・・絶縁壁（絶縁材）、７・
・・Ｍｏ層（金趙層へＢ＋ ＋ ８ｚ ｐ ９−
ＭｏＳｉ２層（金属間半導体化合１４ｍ層）、ＩＯ・・
・ケゝ−ト電極、１１・・・ｐ型のソース領域、１２・
・・ｐ型のドレイン領域、Ｉ３・・・層間絶縁膜、Ｉ４
１．Ｉ４２・・・コンタクトホール、１．５１．１５２
・・・Ａｔ配線。
）ランジスタの製造方法を工程順に示す断面図である。 Ｉ・・・ｎ型のＳｔ基板（半導体層）、２・・・フィー
ルド領域、３・・・ダート絶縁膜、４・・・多結晶シリ
コンパターン（４１Ｊｔ、性ＦＡ バター ｙ ） 、
ｓ・・・５１０２膜、６・・・絶縁壁（絶縁材）、７・
・・Ｍｏ層（金趙層へＢ＋ ＋ ８ｚ ｐ ９−
ＭｏＳｉ２層（金属間半導体化合１４ｍ層）、ＩＯ・・
・ケゝ−ト電極、１１・・・ｐ型のソース領域、１２・
・・ｐ型のドレイン領域、Ｉ３・・・層間絶縁膜、Ｉ４
１．Ｉ４２・・・コンタクトホール、１．５１．１５２
・・・Ａｔ配線。
Claims (2)
- （１）ｎ型の半導体層の島状領域上にダート絶Ｒ膜、導
電性膜パターンを選択的に形成する工程と、これらダー
ト絶縁膜、導電性膜・ぞターンの周囲の少なくとも側壁
に絶縁材を形成する工程と、全面に金属層を形成する工
程と、ボロン原子を含有する物質をイオン化することに
より得られる多原子イオンを前記半導体層と金机層との
界面にイオン注入する工程と、熱処理を施して半導体層
上の金属層を金属間半導体化合物化するとともに、半導
体層表面にｐ型の半導体領域を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - （２） ボロン原子を含有する物質をイオン化するこ
とにより得らｎる多原子イオンとしてＢＦ２を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5607083A JPS59181672A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5607083A JPS59181672A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181672A true JPS59181672A (ja) | 1984-10-16 |
Family
ID=13016818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5607083A Pending JPS59181672A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181672A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
| US5620926A (en) * | 1994-07-21 | 1997-04-15 | Nec Corporation | Method for forming a contact with activation and silicide forming heat treatment |
| US5654241A (en) * | 1988-12-23 | 1997-08-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having reduced resistance of diffusion layers and gate electrodes |
| US5801086A (en) * | 1994-10-24 | 1998-09-01 | Lg Semicon Co., Ltd. | Process for formation of contact conductive layer in a semiconductor device |
-
1983
- 1983-03-31 JP JP5607083A patent/JPS59181672A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
| US5654241A (en) * | 1988-12-23 | 1997-08-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having reduced resistance of diffusion layers and gate electrodes |
| US5620926A (en) * | 1994-07-21 | 1997-04-15 | Nec Corporation | Method for forming a contact with activation and silicide forming heat treatment |
| US5801086A (en) * | 1994-10-24 | 1998-09-01 | Lg Semicon Co., Ltd. | Process for formation of contact conductive layer in a semiconductor device |
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