JP3164208B2 - 単一電子素子の製造方法 - Google Patents
単一電子素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、単一電子素子の製
造方法に関し、更に詳しくは、高集積に形成された単一
電子素子を簡易な方法で製造する、単一電子素子の製造
方法に関するものである。
造方法に関し、更に詳しくは、高集積に形成された単一
電子素子を簡易な方法で製造する、単一電子素子の製造
方法に関するものである。
【０００２】
【従来の技術】単一電子素子（単一電子トンネル素子）
を製造する際、その構成要素である微小なトンネル接合
を形成するには、リソグラフィ技術が不可欠である。金
属系の微小トンネル接合を形成するために行うリソグラ
フィとして最も一般的に使われている方法は、懸架マス
クを使った２重蒸着法である。以下、図面を参照し、単
一電子素子の従来の製造方法を説明する。図１３は、上
記の２重蒸着法で単一電子素子を製造する様子を示す斜
視図である。まず、図１３に示すように、スペーサー２
により基盤１から持ち上げられ、部分的に中空に浮いた
状態の懸架マスク３を形成する。その後、図１３に示し
たように、基盤に対して所定の角度をなす方向Ｕから第
１の金属膜を蒸着し、次いで、第１の金属膜の酸化を行
って酸化膜バリヤを形成し、更に、Ｕと交差するＶ方向
から第２の金属膜を蒸着して、両金属膜の重複部に微小
なトンネル接合４を形成している。
を製造する際、その構成要素である微小なトンネル接合
を形成するには、リソグラフィ技術が不可欠である。金
属系の微小トンネル接合を形成するために行うリソグラ
フィとして最も一般的に使われている方法は、懸架マス
クを使った２重蒸着法である。以下、図面を参照し、単
一電子素子の従来の製造方法を説明する。図１３は、上
記の２重蒸着法で単一電子素子を製造する様子を示す斜
視図である。まず、図１３に示すように、スペーサー２
により基盤１から持ち上げられ、部分的に中空に浮いた
状態の懸架マスク３を形成する。その後、図１３に示し
たように、基盤に対して所定の角度をなす方向Ｕから第
１の金属膜を蒸着し、次いで、第１の金属膜の酸化を行
って酸化膜バリヤを形成し、更に、Ｕと交差するＶ方向
から第２の金属膜を蒸着して、両金属膜の重複部に微小
なトンネル接合４を形成している。
【０００３】以下、最も単純な構造を有する単一電子素
子であり、２箇所のトンネル接合を有する単一電子トラ
ンジスタ例に挙げて、単一電子素子を製造する方法を説
明する。図１４ は、金属膜を蒸着する際に用いるマス
クの平面図であり、白抜きの部分が開口を示す。このマ
スクにより、図１５に示すようなパターンを有する第１
の金属膜を成膜する。その後、Ｕ方向と交差するＶ方向
から第２の金属膜を成膜すると、図１６に示すように、
２本のリード電極７と、島８と、島−リード電極間に形
成された２箇所のトンネル接合４とを有する単一電子ト
ランジスタが形成される。図１６では、簡単のためゲー
ト電極についての記載を省略している。本明細書で島と
は、トンネル接合により外部電極(リード電極 7)に接続
する孤立した電極を言う。
子であり、２箇所のトンネル接合を有する単一電子トラ
ンジスタ例に挙げて、単一電子素子を製造する方法を説
明する。図１４ は、金属膜を蒸着する際に用いるマス
クの平面図であり、白抜きの部分が開口を示す。このマ
スクにより、図１５に示すようなパターンを有する第１
の金属膜を成膜する。その後、Ｕ方向と交差するＶ方向
から第２の金属膜を成膜すると、図１６に示すように、
２本のリード電極７と、島８と、島−リード電極間に形
成された２箇所のトンネル接合４とを有する単一電子ト
ランジスタが形成される。図１６では、簡単のためゲー
ト電極についての記載を省略している。本明細書で島と
は、トンネル接合により外部電極(リード電極 7)に接続
する孤立した電極を言う。
【０００４】
【発明が解決しようとする課題】ところで、従来の２重
蒸着法で単一電子素子を製造する際、基盤上にいわゆる
２重のパターンが形成され（図１６）、成膜された膜の
うち半分は不要である。しかも、開口を有するマスクパ
ターンの寸法は、単一電子素子の寸法に比べ、余計な面
積をとる事を余儀なくされている、すなわち大幅に大き
い（図１４）。このため、集積度を上げる事が制限され
ているという第１の問題が生じていた。また、素子の作
られる向きは、被成膜体に対する成膜方向によって一義
的に決まってしまうため、回路設計等の自由度が制限さ
れるという第２の問題が生じていた。更に、懸架マスク
の作成手順が煩雑であるという第３の問題が生じてい
た。以上のような事情に照らして、本発明の目的は、高
集積に形成された単一電子素子を簡易な方法で製造す
る、単一電子素子の製造方法を提供することである。
蒸着法で単一電子素子を製造する際、基盤上にいわゆる
２重のパターンが形成され（図１６）、成膜された膜の
うち半分は不要である。しかも、開口を有するマスクパ
ターンの寸法は、単一電子素子の寸法に比べ、余計な面
積をとる事を余儀なくされている、すなわち大幅に大き
い（図１４）。このため、集積度を上げる事が制限され
ているという第１の問題が生じていた。また、素子の作
られる向きは、被成膜体に対する成膜方向によって一義
的に決まってしまうため、回路設計等の自由度が制限さ
れるという第２の問題が生じていた。更に、懸架マスク
の作成手順が煩雑であるという第３の問題が生じてい
た。以上のような事情に照らして、本発明の目的は、高
集積に形成された単一電子素子を簡易な方法で製造す
る、単一電子素子の製造方法を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る単一電子素子の製造方法は、絶縁性の
基盤上に、酸化性の第１の導電性膜を成膜する第１導電
性膜成膜工程と、第１の導電性膜上に第１のレジスト膜
を成膜し、パターンニングして帯状のマスクを形成する
第１マスク形成工程と、第１のレジスト膜をマスクとし
て使用して、第１の導電性膜をドライエッチングする第
１エッチング工程と、続いて、周囲のガス雰囲気の状態
量を制御しつつ第１の導電性膜を酸化することにより、
第１の導電性膜の側壁面に所定厚さの第１の酸化膜を形
成する第１酸化膜形成工程と、第１酸化膜形成工程後、
酸化性の第２の導電性膜を成膜する第２導電性膜成膜工
程と、第２の導電性膜を酸化することにより、第２の導
電性膜の露出面に第２の酸化膜を形成する第２酸化膜形
成工程と、第２酸化膜形成工程後、第２のレジスト膜を
成膜し、パターンニングして、第１のレジスト膜に交差
する帯状のマスクを形成する第２マスク形成工程と、第
２のレジスト膜をマスクとして使用して、第１、第２の
導電性膜、及び、第１、第２の酸化膜をエッチングし、
第１の導電性膜からなる島と、第１の酸化膜を介して島
から互いに対向する向きに延びる２本のリードとを形成
して、単一電子素子の広がりを限定する第２エッチング
工程とを備えていることを特徴としている。
に、本発明に係る単一電子素子の製造方法は、絶縁性の
基盤上に、酸化性の第１の導電性膜を成膜する第１導電
性膜成膜工程と、第１の導電性膜上に第１のレジスト膜
を成膜し、パターンニングして帯状のマスクを形成する
第１マスク形成工程と、第１のレジスト膜をマスクとし
て使用して、第１の導電性膜をドライエッチングする第
１エッチング工程と、続いて、周囲のガス雰囲気の状態
量を制御しつつ第１の導電性膜を酸化することにより、
第１の導電性膜の側壁面に所定厚さの第１の酸化膜を形
成する第１酸化膜形成工程と、第１酸化膜形成工程後、
酸化性の第２の導電性膜を成膜する第２導電性膜成膜工
程と、第２の導電性膜を酸化することにより、第２の導
電性膜の露出面に第２の酸化膜を形成する第２酸化膜形
成工程と、第２酸化膜形成工程後、第２のレジスト膜を
成膜し、パターンニングして、第１のレジスト膜に交差
する帯状のマスクを形成する第２マスク形成工程と、第
２のレジスト膜をマスクとして使用して、第１、第２の
導電性膜、及び、第１、第２の酸化膜をエッチングし、
第１の導電性膜からなる島と、第１の酸化膜を介して島
から互いに対向する向きに延びる２本のリードとを形成
して、単一電子素子の広がりを限定する第２エッチング
工程とを備えていることを特徴としている。
【０００６】ガス雰囲気の状態量とは、酸素ガス濃度、
ガス温度などの状態量を意味する。第１の酸化膜の所定
厚さとは、形成するトンネル接合や第１の酸化膜の材質
等、種々のパラメータを考慮して決定する。第２酸化膜
形成工程と第２マスク形成工程との間に、第１のレジス
ト膜によりリフトオフを行うリフトオフ工程を備えてい
てもよい。
ガス温度などの状態量を意味する。第１の酸化膜の所定
厚さとは、形成するトンネル接合や第１の酸化膜の材質
等、種々のパラメータを考慮して決定する。第２酸化膜
形成工程と第２マスク形成工程との間に、第１のレジス
ト膜によりリフトオフを行うリフトオフ工程を備えてい
てもよい。
【０００７】また、第１マスク形成工程及び第１エッチ
ング工程に代えて、第１の導電性膜を成膜し、第１の導
電性膜上に第１の絶縁膜を成膜し、第１の絶縁膜上に第
１のレジスト膜を成膜し、更に、第１のレジスト膜をパ
ターンニングして帯状にした後、第１のレジスト膜をマ
スクにして第１の絶縁膜をドライエッチングし、この第
１の絶縁膜をマスクにして第１の導電性膜をドライエッ
チングする工程を備え、かつ、第２エッチング工程に続
いて、第２の絶縁膜を成膜し、更に、その上にゲート電
極を形成する工程を備えていてもよい。第２酸化膜形成
工程では、基盤を大気に晒すことにより酸化させること
により第２の酸化膜を形成しても良いし、第２の導電性
膜を陽極酸化又はプラズマ酸化することにより第２の酸
化膜を形成してもよい。これにより、単一電子メモリ素
子を製造する際、浮遊ゲート電極を自己整合的に形成す
ることができる。
ング工程に代えて、第１の導電性膜を成膜し、第１の導
電性膜上に第１の絶縁膜を成膜し、第１の絶縁膜上に第
１のレジスト膜を成膜し、更に、第１のレジスト膜をパ
ターンニングして帯状にした後、第１のレジスト膜をマ
スクにして第１の絶縁膜をドライエッチングし、この第
１の絶縁膜をマスクにして第１の導電性膜をドライエッ
チングする工程を備え、かつ、第２エッチング工程に続
いて、第２の絶縁膜を成膜し、更に、その上にゲート電
極を形成する工程を備えていてもよい。第２酸化膜形成
工程では、基盤を大気に晒すことにより酸化させること
により第２の酸化膜を形成しても良いし、第２の導電性
膜を陽極酸化又はプラズマ酸化することにより第２の酸
化膜を形成してもよい。これにより、単一電子メモリ素
子を製造する際、浮遊ゲート電極を自己整合的に形成す
ることができる。
【０００８】好適には、第１の導電性膜をドライエッチ
ングする工程と第１酸化膜形成工程との間に、基盤温度
を上昇させることにより第１の導電性膜をドライエッチ
ングする工程による基盤表面の汚染物を除去するエッチ
ング汚染除去工程を備えている。
ングする工程と第１酸化膜形成工程との間に、基盤温度
を上昇させることにより第１の導電性膜をドライエッチ
ングする工程による基盤表面の汚染物を除去するエッチ
ング汚染除去工程を備えている。
【０００９】第１マスク形成工程に代えて、カーボンナ
ノチューブを形成する工程を備え、第１エッチング工程
では、第１のレジスト膜の代わりにカーボンナノチュー
ブをマスクとして使用してもよい。また、第２マスク形
成工程に代えて、第１のレジスト膜、又は、請求項６に
記載したカーボンナノチューブに交差する第２のカーボ
ンナノチューブを形成する工程を備え、第２エッチング
工程では、第２のレジスト膜の代わりに第２のカーボン
ナノチューブをマスクとして使用してもよい。カーボン
ナノチューブは、例えば、カーボンがいわゆる自己組織
化するスピン法により形成する。これにより、寸法のよ
り小さい島が形成される。
ノチューブを形成する工程を備え、第１エッチング工程
では、第１のレジスト膜の代わりにカーボンナノチュー
ブをマスクとして使用してもよい。また、第２マスク形
成工程に代えて、第１のレジスト膜、又は、請求項６に
記載したカーボンナノチューブに交差する第２のカーボ
ンナノチューブを形成する工程を備え、第２エッチング
工程では、第２のレジスト膜の代わりに第２のカーボン
ナノチューブをマスクとして使用してもよい。カーボン
ナノチューブは、例えば、カーボンがいわゆる自己組織
化するスピン法により形成する。これにより、寸法のよ
り小さい島が形成される。
【００１０】以下、図面を参照して、本発明方法の基本
的な動作を説明する。図１は、本発明方法を説明する図
であり、工程毎の基盤側面断面図である。基盤1の上に
第１の導電性膜９を成膜し、その上に第１のレジスト膜
１３をリソグラフィで形成する。第１のレジスト膜の領
域の広がりは、数々のリソグラフィ技術により単一電子
素子に必要な微細な寸法に加工できる広がりにする（図
１(ａ)）。次いで、第１のレジスト膜１３をマスクとし
て第１の導電性膜９を基盤に垂直方向にドライエッチン
グする（図１（ｂ））。続いて、例えばドライエッチン
グに用いた装置と同じ装置で、周囲のガス雰囲気（主と
して酸素）の状態量を制御して、所望の厚さの第１の酸
化膜１０を形成する（図１（ｃ））。更に、第２の導電
性膜１１を基盤に垂直な方向から成膜する（図１
（ｄ））。次いで、第２の導電性膜１１の表面を酸化し
て第２の酸化膜１２を形成する（図１（ｅ））。この酸
化により、第２の導電性膜１１のうち第１のレジスト膜
１３の側壁に付着した部分は、全て酸化されて絶縁体と
化す。側壁に付着した膜の厚み t と第２の導電性膜１
１の膜厚 T との比 t/T は、例えば成膜時の蒸着源の大
きさ（例えば蒸着源の露出面が円形の場合では直径）D
と蒸着源−基盤間の距離 L との比 D/L に等しい。従っ
て、酸化膜の厚さを s とすると、DT/L= t <s という条
件で第２の導電性膜１１を成膜すれば、これは達成出来
る。この酸化は大気中に取り出す事によっても達成出来
るし、更に、陽極酸化、プラズマ酸化等の人工的手段を
用いてもよい。
的な動作を説明する。図１は、本発明方法を説明する図
であり、工程毎の基盤側面断面図である。基盤1の上に
第１の導電性膜９を成膜し、その上に第１のレジスト膜
１３をリソグラフィで形成する。第１のレジスト膜の領
域の広がりは、数々のリソグラフィ技術により単一電子
素子に必要な微細な寸法に加工できる広がりにする（図
１(ａ)）。次いで、第１のレジスト膜１３をマスクとし
て第１の導電性膜９を基盤に垂直方向にドライエッチン
グする（図１（ｂ））。続いて、例えばドライエッチン
グに用いた装置と同じ装置で、周囲のガス雰囲気（主と
して酸素）の状態量を制御して、所望の厚さの第１の酸
化膜１０を形成する（図１（ｃ））。更に、第２の導電
性膜１１を基盤に垂直な方向から成膜する（図１
（ｄ））。次いで、第２の導電性膜１１の表面を酸化し
て第２の酸化膜１２を形成する（図１（ｅ））。この酸
化により、第２の導電性膜１１のうち第１のレジスト膜
１３の側壁に付着した部分は、全て酸化されて絶縁体と
化す。側壁に付着した膜の厚み t と第２の導電性膜１
１の膜厚 T との比 t/T は、例えば成膜時の蒸着源の大
きさ（例えば蒸着源の露出面が円形の場合では直径）D
と蒸着源−基盤間の距離 L との比 D/L に等しい。従っ
て、酸化膜の厚さを s とすると、DT/L= t <s という条
件で第２の導電性膜１１を成膜すれば、これは達成出来
る。この酸化は大気中に取り出す事によっても達成出来
るし、更に、陽極酸化、プラズマ酸化等の人工的手段を
用いてもよい。
【００１１】この後、例えば、接合(４)によりリード電
極７につながる微細な島８を形成する。これは既に単一
電子電荷計である。尚、図１（ｅ）からも判るように、
島８の上部にもう一つ浮遊した島が形成されるが、これ
は電荷計の動作に影響しない。また、上記の様な第２の
酸化膜１２を特に形成しなくても、第１のレジスト膜１
３をリフトオフすることにより、第１のレジスト膜１３
の側壁に形成された第２の導電性膜１１を経由してリー
ド電極同士のショートが防止され、上記のような単一電
子電荷計が形成される。
極７につながる微細な島８を形成する。これは既に単一
電子電荷計である。尚、図１（ｅ）からも判るように、
島８の上部にもう一つ浮遊した島が形成されるが、これ
は電荷計の動作に影響しない。また、上記の様な第２の
酸化膜１２を特に形成しなくても、第１のレジスト膜１
３をリフトオフすることにより、第１のレジスト膜１３
の側壁に形成された第２の導電性膜１１を経由してリー
ド電極同士のショートが防止され、上記のような単一電
子電荷計が形成される。
【００１２】このようにして製作された素子は、従来に
比べ、集積回路を製作するのに適した実効面積の小さい
素子である。
比べ、集積回路を製作するのに適した実効面積の小さい
素子である。
【００１３】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、本発明の一実施形態例である。図２
（ａ）から（ｇ）は、それぞれ、本実施形態例の工程毎
の基盤側面断面図である。また、図３及び図４は、それ
ぞれ、図２（ａ）及び図２（ｇ）に示した基盤の構成を
示す斜視図である。本実施形態例では、本発明の基本的
な動作で説明したものと同じものには同じ符号を付して
その説明を省略する。
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、本発明の一実施形態例である。図２
（ａ）から（ｇ）は、それぞれ、本実施形態例の工程毎
の基盤側面断面図である。また、図３及び図４は、それ
ぞれ、図２（ａ）及び図２（ｇ）に示した基盤の構成を
示す斜視図である。本実施形態例では、本発明の基本的
な動作で説明したものと同じものには同じ符号を付して
その説明を省略する。
【００１４】本実施形態例では、まず、絶縁性の基盤１
の上に、酸化性の第１の導電性膜９を成膜する第１導電
性膜成膜工程を行う。膜は、良質な酸化膜が成長しやす
い、例えばアルミニウムの様な金属性膜が望ましい。次
いで、第１の導電性膜９の上に第１のレジスト膜１３を
成膜し、リソグラフィによりパターンニングして帯状の
マスクを形成する第１マスク形成工程を行う（図２
(ａ)、図３）。マスクとして形成された帯状のレジスト
は、数々のリソグラフィ技術により、単一電子素子に必
要な例えば数十ナノメーターの微細な幅を有するように
形成する。次いで、第１のレジスト膜をマスクとして使
用して、第１の導電性膜９を基盤面に垂直方向にドライ
エッチングする第１エッチング工程を行う（図２
(ｂ)）。続いて、ドライエッチングを行った同じ真空処
理装置内で、基盤周囲のガス雰囲気の状態量（主として
酸素の状態量）を制御しつつ第１の導電性膜を酸化する
ことにより、第１の導電性膜の側壁面に所望の厚さの第
１の酸化膜１０を形成する第１酸化膜形成工程を行う
（図２(ｃ)）。第１酸化膜形成工程後、酸化性の第２の
導電性膜を、同じ真空装置内で基盤に垂直な方向から成
膜する第２導電性膜成膜工程を行う（図２(ｄ)）。更
に、真空処理装置から基盤取り出す事により、第２の導
電性膜の表面を自然に酸化させる第２酸化膜形成工程を
行う（図２(ｅ)）。
の上に、酸化性の第１の導電性膜９を成膜する第１導電
性膜成膜工程を行う。膜は、良質な酸化膜が成長しやす
い、例えばアルミニウムの様な金属性膜が望ましい。次
いで、第１の導電性膜９の上に第１のレジスト膜１３を
成膜し、リソグラフィによりパターンニングして帯状の
マスクを形成する第１マスク形成工程を行う（図２
(ａ)、図３）。マスクとして形成された帯状のレジスト
は、数々のリソグラフィ技術により、単一電子素子に必
要な例えば数十ナノメーターの微細な幅を有するように
形成する。次いで、第１のレジスト膜をマスクとして使
用して、第１の導電性膜９を基盤面に垂直方向にドライ
エッチングする第１エッチング工程を行う（図２
(ｂ)）。続いて、ドライエッチングを行った同じ真空処
理装置内で、基盤周囲のガス雰囲気の状態量（主として
酸素の状態量）を制御しつつ第１の導電性膜を酸化する
ことにより、第１の導電性膜の側壁面に所望の厚さの第
１の酸化膜１０を形成する第１酸化膜形成工程を行う
（図２(ｃ)）。第１酸化膜形成工程後、酸化性の第２の
導電性膜を、同じ真空装置内で基盤に垂直な方向から成
膜する第２導電性膜成膜工程を行う（図２(ｄ)）。更
に、真空処理装置から基盤取り出す事により、第２の導
電性膜の表面を自然に酸化させる第２酸化膜形成工程を
行う（図２(ｅ)）。
【００１５】更に、第１のレジスト膜１３を有機溶剤等
でリフトオフするリフトオフ工程を行う（図２(ｆ)）。
この工程により膜2の「側壁部」によるショートが取り
除かれる。次いで、第２のレジスト膜を成膜し、パター
ンニングして、第１のレジスト膜に交差する帯状のマス
クを形成する第２マスク形成工程を行う（図２(ｇ)、図
４）。更に、第２のレジスト膜をマスクとして使用し
て、第１、第２の導電性膜、及び、第１、第２の酸化膜
をエッチングし、第１の導電性膜からなる島８と、第１
の酸化膜を介して島から互いに対向する向きに延びる２
本のリード電極７とを形成して、単一電子素子の広がり
を限定する第２エッチング工程を行う。その後、エッチ
ング過程により不要な部分を取り除き、第２のレジスト
膜を除去する。図５は、第２のレジスト膜を除去して得
られた基盤の構成を示す斜視図である。このようにして
形成された回路は単一電子電荷計であり、微細な島８
と、二つのトンネル接合４を介してそれぞれ接続する二
つのリード電極７とにより構成される。接合４は、制御
して形成した第１の酸化膜１０によって形成されてお
り、良質なトンネル接合である。
でリフトオフするリフトオフ工程を行う（図２(ｆ)）。
この工程により膜2の「側壁部」によるショートが取り
除かれる。次いで、第２のレジスト膜を成膜し、パター
ンニングして、第１のレジスト膜に交差する帯状のマス
クを形成する第２マスク形成工程を行う（図２(ｇ)、図
４）。更に、第２のレジスト膜をマスクとして使用し
て、第１、第２の導電性膜、及び、第１、第２の酸化膜
をエッチングし、第１の導電性膜からなる島８と、第１
の酸化膜を介して島から互いに対向する向きに延びる２
本のリード電極７とを形成して、単一電子素子の広がり
を限定する第２エッチング工程を行う。その後、エッチ
ング過程により不要な部分を取り除き、第２のレジスト
膜を除去する。図５は、第２のレジスト膜を除去して得
られた基盤の構成を示す斜視図である。このようにして
形成された回路は単一電子電荷計であり、微細な島８
と、二つのトンネル接合４を介してそれぞれ接続する二
つのリード電極７とにより構成される。接合４は、制御
して形成した第１の酸化膜１０によって形成されてお
り、良質なトンネル接合である。
【００１６】実施形態例２ 図６は、本実施形態例によって形成された単一電子素子
の斜視図である。図６に示した単一電子素子を製造する
工程は、実施形態例１で説明した工程に比べ、リフトオ
フ工程（図２(ｆ)）が省略されていることを除いて同じ
である。図６では図２と同じものには同じ符号を付して
その説明を省略する。本実施形態例では、第１のレジス
ト膜１３の側壁に成膜された第２の導電性膜１１を全て
酸化して第２の酸化膜12とする、すなわち絶縁体に変化
させる。これにより、第１のレジスト膜の側壁に付着し
た第２の導電性膜１１がリード電極７をショートするこ
とが充分に防止される。側壁に付着した第２の導電性膜
の厚みt と、基盤上に成膜された第２の導電性膜の膜厚
T との比 t/T は、例えば成膜時の蒸着源の大きさDと
蒸着源−基盤間の距離 L との比 D/L に等しい。第２の
酸化膜の厚さを s とすると、 DT/L= t < s という条件
を満たすようにして第２の導電性膜を成膜することによ
り、側壁に付着した第２の導電性膜を完全に酸化するこ
とが達成出来る。厚さ s を有する第２の酸化膜を形成
する酸化工程は、基盤を大気中に取り出す事によって自
然に達成出来る。更に、図６に示すように、トンネル接
合４を介して外部のリード電極7に接続する微細な島8が
形成される。これは既に単一電子電荷計である。島８の
上部にもう一つ浮遊した島が形成されるが、これは電荷
計の動作に影響しない。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第１の導電性膜や第２の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
の斜視図である。図６に示した単一電子素子を製造する
工程は、実施形態例１で説明した工程に比べ、リフトオ
フ工程（図２(ｆ)）が省略されていることを除いて同じ
である。図６では図２と同じものには同じ符号を付して
その説明を省略する。本実施形態例では、第１のレジス
ト膜１３の側壁に成膜された第２の導電性膜１１を全て
酸化して第２の酸化膜12とする、すなわち絶縁体に変化
させる。これにより、第１のレジスト膜の側壁に付着し
た第２の導電性膜１１がリード電極７をショートするこ
とが充分に防止される。側壁に付着した第２の導電性膜
の厚みt と、基盤上に成膜された第２の導電性膜の膜厚
T との比 t/T は、例えば成膜時の蒸着源の大きさDと
蒸着源−基盤間の距離 L との比 D/L に等しい。第２の
酸化膜の厚さを s とすると、 DT/L= t < s という条件
を満たすようにして第２の導電性膜を成膜することによ
り、側壁に付着した第２の導電性膜を完全に酸化するこ
とが達成出来る。厚さ s を有する第２の酸化膜を形成
する酸化工程は、基盤を大気中に取り出す事によって自
然に達成出来る。更に、図６に示すように、トンネル接
合４を介して外部のリード電極7に接続する微細な島8が
形成される。これは既に単一電子電荷計である。島８の
上部にもう一つ浮遊した島が形成されるが、これは電荷
計の動作に影響しない。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第１の導電性膜や第２の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
【００１７】実施形態例３ 図７（ａ）から（ｇ）は、それぞれ、本実施形態例の工
程毎の基盤側面断面図であり、また、図８は、図７
（ｇ）に示した基盤の構成を示す斜視図である。本実施
形態例では、実施形態例１又は２と同じものには同じ符
号を付してその説明を省略する。本実施形態例では、第
１の導電性膜を成膜し、第１の導電性膜上に第１の絶縁
膜を成膜し、第１の絶縁膜上に第１のレジスト膜１３を
成膜し、次いで、第１のレジスト膜をパターンニングし
て帯状にする（図７（ａ））。更に、第１のレジスト膜
をマスクとして使用して、第１の絶縁膜１６を基盤の垂
直方向からドライエッチングすることによりパターンニ
ングして帯状にし、第１のレジスト膜を有機溶剤等によ
り除去する（図７（ｂ））。更に、第１の絶縁膜１６を
マスクとして第１の導電性膜９を基盤に垂直にドライエ
ッチングする（図７(ｃ)）。続いて、周囲のガス雰囲気
の状態量を制御しつつ所望の厚さの第１の酸化膜１０を
形成し（図７(ｄ)）、更に、第２の導電性膜１１を基盤
に垂直な方向から成膜する（図７(ｅ)）。その後、基盤
を真空装置から取り出し、大気に晒す事により、第２の
導電性膜１１の表面が自然に酸化される（図７(ｆ)）。
本実施形態例では、実施形態例２と同じように、第２の
導電性膜１１のうち第１の絶縁膜１６の側壁に付着した
部分を全て酸化して、絶縁性の第２の酸化膜１２を形成
する。次いで、実施形態例１で図２(ｇ)に示した基盤を
形成するのと同様にして、第２のレジスト膜の成膜、及
び、エッチング処理する第２マスク形成工程を行い、単
一電子電荷計を得る。その後、第２の絶縁膜１７を全面
に成膜し、その上にゲート電極１５を形成する（図７
(ｇ)、図８）。
程毎の基盤側面断面図であり、また、図８は、図７
（ｇ）に示した基盤の構成を示す斜視図である。本実施
形態例では、実施形態例１又は２と同じものには同じ符
号を付してその説明を省略する。本実施形態例では、第
１の導電性膜を成膜し、第１の導電性膜上に第１の絶縁
膜を成膜し、第１の絶縁膜上に第１のレジスト膜１３を
成膜し、次いで、第１のレジスト膜をパターンニングし
て帯状にする（図７（ａ））。更に、第１のレジスト膜
をマスクとして使用して、第１の絶縁膜１６を基盤の垂
直方向からドライエッチングすることによりパターンニ
ングして帯状にし、第１のレジスト膜を有機溶剤等によ
り除去する（図７（ｂ））。更に、第１の絶縁膜１６を
マスクとして第１の導電性膜９を基盤に垂直にドライエ
ッチングする（図７(ｃ)）。続いて、周囲のガス雰囲気
の状態量を制御しつつ所望の厚さの第１の酸化膜１０を
形成し（図７(ｄ)）、更に、第２の導電性膜１１を基盤
に垂直な方向から成膜する（図７(ｅ)）。その後、基盤
を真空装置から取り出し、大気に晒す事により、第２の
導電性膜１１の表面が自然に酸化される（図７(ｆ)）。
本実施形態例では、実施形態例２と同じように、第２の
導電性膜１１のうち第１の絶縁膜１６の側壁に付着した
部分を全て酸化して、絶縁性の第２の酸化膜１２を形成
する。次いで、実施形態例１で図２(ｇ)に示した基盤を
形成するのと同様にして、第２のレジスト膜の成膜、及
び、エッチング処理する第２マスク形成工程を行い、単
一電子電荷計を得る。その後、第２の絶縁膜１７を全面
に成膜し、その上にゲート電極１５を形成する（図７
(ｇ)、図８）。
【００１８】これにより、浮遊ゲート１８を備え、単一
電子電荷計により読み出しを行う単一電子メモリセルが
製作される。浮遊ゲート１８は、自己整合的に単一電子
電荷計の上に自動的に形成されるので、リソグラフィに
よる目合わせを必要としない。また、第１の絶縁膜１６
の厚さが数ナノメートル以上であると、不揮発性記憶動
作を行うことができる。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第１の導電性膜や第２の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
電子電荷計により読み出しを行う単一電子メモリセルが
製作される。浮遊ゲート１８は、自己整合的に単一電子
電荷計の上に自動的に形成されるので、リソグラフィに
よる目合わせを必要としない。また、第１の絶縁膜１６
の厚さが数ナノメートル以上であると、不揮発性記憶動
作を行うことができる。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第１の導電性膜や第２の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
【００１９】実施形態例４ 本実施形態例では、実施形態例２又は３の製造プロセス
で、第２の酸化膜１２を形成する際、陽極酸化やプラズ
マ酸化等の人工的手段を用いて人工酸化膜を形成する例
である。図９及び図１０は、それぞれ、実施形態例２及
び実施形態例３で、第２の酸化膜として上記の人工酸化
膜１２ａを成長させて得られた基盤の側面断面図であ
る。本実施形態例により、自然酸化膜に比べて厚い酸化
膜を成長させる事が出来る。従って、第１のレジスト膜
１３又は第１の絶縁膜１６の側壁に付着した膜の厚み t
が自然酸化膜の厚さ s よりも厚い条件で第２の導電性
膜１２が成膜されても、正常な素子を形成することが出
来る。よって、第２の導電性膜１２の成膜条件は、前述
したDT/L= t < s の条件に比べて緩やかになる。
で、第２の酸化膜１２を形成する際、陽極酸化やプラズ
マ酸化等の人工的手段を用いて人工酸化膜を形成する例
である。図９及び図１０は、それぞれ、実施形態例２及
び実施形態例３で、第２の酸化膜として上記の人工酸化
膜１２ａを成長させて得られた基盤の側面断面図であ
る。本実施形態例により、自然酸化膜に比べて厚い酸化
膜を成長させる事が出来る。従って、第１のレジスト膜
１３又は第１の絶縁膜１６の側壁に付着した膜の厚み t
が自然酸化膜の厚さ s よりも厚い条件で第２の導電性
膜１２が成膜されても、正常な素子を形成することが出
来る。よって、第２の導電性膜１２の成膜条件は、前述
したDT/L= t < s の条件に比べて緩やかになる。
【００２０】実施形態例５ 本実施形態例では、実施形態例４に比べ、第１の酸化膜
１０を形成する直前に基盤を真空加熱処理する工程を行
う。これにより、第１の導電性膜９の側壁に付着したエ
ッチングガスの残渣を取り除く事が出来る。従って、ト
ンネル接合のトンネル特性の低下するおそれが生じるこ
とを防止できる。
１０を形成する直前に基盤を真空加熱処理する工程を行
う。これにより、第１の導電性膜９の側壁に付着したエ
ッチングガスの残渣を取り除く事が出来る。従って、ト
ンネル接合のトンネル特性の低下するおそれが生じるこ
とを防止できる。
【００２１】実施形態例６ 本実施形態例は、実施形態例１に比べ、第１のレジスト
膜１３及び第２のレジスト膜１４に代えて、それぞれカ
ーボンナノチューブを形成した例である。図１１は、本
実施形態例で単一電子素子を製造する際、パターンニン
グされた第１のレジスト膜１３を形成することに代えて
カーボンナノチューブ１３ａを形成した様子を示す斜視
図である。また、図１２は、本実施形態例で単一電子素
子を製造する際、パターンニングされた第２のレジスト
膜１４を形成することに代えてカーボンナノチューブ１
４ａを形成した様子を示す斜視図である。図１１及び図
１２は、それぞれ、図３及び図４に対応する。本実施形
態例では、微小な自己組織構造を有するカーボンナノチ
ューブをマスクとしてエッチングしており、電子ビーム
露光リソグラフィによりパターンニングされたレジスト
を形成することに比べ、遥かに小さい島が得られる。従
って、更に動作温度の高い素子の実現が可能になる。
尚、カーボンナノチューブは、スピン法などにより膜状
に配置する事が出来る。
膜１３及び第２のレジスト膜１４に代えて、それぞれカ
ーボンナノチューブを形成した例である。図１１は、本
実施形態例で単一電子素子を製造する際、パターンニン
グされた第１のレジスト膜１３を形成することに代えて
カーボンナノチューブ１３ａを形成した様子を示す斜視
図である。また、図１２は、本実施形態例で単一電子素
子を製造する際、パターンニングされた第２のレジスト
膜１４を形成することに代えてカーボンナノチューブ１
４ａを形成した様子を示す斜視図である。図１１及び図
１２は、それぞれ、図３及び図４に対応する。本実施形
態例では、微小な自己組織構造を有するカーボンナノチ
ューブをマスクとしてエッチングしており、電子ビーム
露光リソグラフィによりパターンニングされたレジスト
を形成することに比べ、遥かに小さい島が得られる。従
って、更に動作温度の高い素子の実現が可能になる。
尚、カーボンナノチューブは、スピン法などにより膜状
に配置する事が出来る。
【００２２】
【発明の効果】本発明によれば、第１の導電性膜を成膜
する第１導電性膜成膜工程と、第１の導電性膜上にパタ
ーンニングされたレジスト膜を形成する第１マスク形成
工程と、第１の導電性膜をドライエッチングする第１エ
ッチング工程と、第１の導電性膜を酸化して第１の導電
性膜の側壁面に所定厚さの第１の酸化膜を形成する第１
酸化膜形成工程と、第２の導電性膜を成膜する第２導電
性膜成膜工程と、第２の導電性膜の露出面に第２の酸化
膜を形成する第２酸化膜形成工程と、第１のレジスト膜
に交差する帯状のマスクを形成する第２マスク形成工程
と、第１、第２の導電性膜、及び、第１、第２の酸化膜
をエッチングし、第１の導電性膜からなる島、及び、第
１の酸化膜を介して島から互いに対向する向きに延びる
２本のリードを形成して、単一電子素子の広がりを限定
する第２エッチング工程とを備えている。これにより、
実効面積が小さく、従って、集積回路を製作するのに適
した単一電子素子を製造することができる。また、製造
する際、懸架マスクなどの煩雑な手順を必要としない。
する第１導電性膜成膜工程と、第１の導電性膜上にパタ
ーンニングされたレジスト膜を形成する第１マスク形成
工程と、第１の導電性膜をドライエッチングする第１エ
ッチング工程と、第１の導電性膜を酸化して第１の導電
性膜の側壁面に所定厚さの第１の酸化膜を形成する第１
酸化膜形成工程と、第２の導電性膜を成膜する第２導電
性膜成膜工程と、第２の導電性膜の露出面に第２の酸化
膜を形成する第２酸化膜形成工程と、第１のレジスト膜
に交差する帯状のマスクを形成する第２マスク形成工程
と、第１、第２の導電性膜、及び、第１、第２の酸化膜
をエッチングし、第１の導電性膜からなる島、及び、第
１の酸化膜を介して島から互いに対向する向きに延びる
２本のリードを形成して、単一電子素子の広がりを限定
する第２エッチング工程とを備えている。これにより、
実効面積が小さく、従って、集積回路を製作するのに適
した単一電子素子を製造することができる。また、製造
する際、懸架マスクなどの煩雑な手順を必要としない。
【００２３】好適には、第１マスク形成工程及び第１エ
ッチング工程に代えて、第１の導電性膜を成膜し、第１
の導電性膜上に第１の絶縁膜を成膜し、第１の絶縁膜上
に第１のレジスト膜を成膜し、更に、第１のレジスト膜
をパターンニングして帯状にした後、第１のレジスト膜
をマスクにして第１の絶縁膜をドライエッチングし、こ
の第１の絶縁膜をマスクにして第１の導電性膜をドライ
エッチングする工程と、第２エッチング工程に続いて、
第２の絶縁膜を成膜し、更に、その上にゲート電極を形
成する工程を備えている。これにより、高速で制御性が
良く、且つリソグラフィの目合わせの不要な単一電子不
揮発性メモリセルを実現する事が出来る。
ッチング工程に代えて、第１の導電性膜を成膜し、第１
の導電性膜上に第１の絶縁膜を成膜し、第１の絶縁膜上
に第１のレジスト膜を成膜し、更に、第１のレジスト膜
をパターンニングして帯状にした後、第１のレジスト膜
をマスクにして第１の絶縁膜をドライエッチングし、こ
の第１の絶縁膜をマスクにして第１の導電性膜をドライ
エッチングする工程と、第２エッチング工程に続いて、
第２の絶縁膜を成膜し、更に、その上にゲート電極を形
成する工程を備えている。これにより、高速で制御性が
良く、且つリソグラフィの目合わせの不要な単一電子不
揮発性メモリセルを実現する事が出来る。
【図１】本発明方法を説明する図であり、工程毎の基盤
側面断面図である。
側面断面図である。
【図２】図２（ａ）から（ｇ）は、それぞれ、実施形態
例１の工程毎の基盤側面断面図である。
例１の工程毎の基盤側面断面図である。
【図３】図２（ａ）に示した基盤の構成を示す斜視図で
ある。
ある。
【図４】図２（ｇ）に示した基盤の構成を示す斜視図で
ある。
ある。
【図５】図２（ｇ）に示した基盤を更に処理して得られ
た基盤の構成を示す斜視図である。
た基盤の構成を示す斜視図である。
【図６】実施形態例２で形成された単一電子素子の斜視
図である。
図である。
【図７】図７（ａ）から（ｇ）は、それぞれ、本実施形
態例の工程毎の基盤側面断面図である。
態例の工程毎の基盤側面断面図である。
【図８】図７（ｇ）に示した基盤の構成を示す斜視図で
ある。
ある。
【図９】実施形態例４で、第２の酸化膜として上記の人
工酸化膜を成長させて得られた基盤の側面断面図であ
る。
工酸化膜を成長させて得られた基盤の側面断面図であ
る。
【図１０】実施形態例４で、第２の酸化膜として上記の
人工酸化膜を成長させて得られた基盤の側面断面図であ
る。
人工酸化膜を成長させて得られた基盤の側面断面図であ
る。
【図１１】実施形態例６で、カーボンナノチューブを形
成した様子を示す斜視図である。
成した様子を示す斜視図である。
【図１２】実施形態例６で、カーボンナノチューブを形
成した様子を示す斜視図である。
成した様子を示す斜視図である。
【図１３】従来の方法で単一電子素子を製造する様子を
示す斜視図である。
示す斜視図である。
【図１４】従来の方法で金属膜を蒸着する際に用いるマ
スクの平面図である。
スクの平面図である。
【図１５】従来の方法で金属膜を成膜した様子を示す平
面図である。
面図である。
【図１６】従来の方法で金属膜を成膜した様子を示す平
面図である。
面図である。
1. 基盤 2. スペーサー 3. 懸架マスク 4. 接合（トンネル接合） 7. リード電極 8. 島 9. 第１の導電性膜 10. 第１の酸化膜 11. 第２の導電性膜 12. 第２の酸化膜 12a.人工酸化膜 13. 第１のレジスト膜 13a.カーボンナノチューブ 14. 第２のレジスト膜 14a.カーボンナノチューブ 15. ゲート電極 16. 第１の絶縁膜 17. 第２の絶縁膜 18. 浮遊ゲート
Claims (7)
- 【請求項１】 絶縁性の基盤上に、酸化性の第１の導電
性膜を成膜する第１導電性膜成膜工程と、 第１の導電性膜上に第１のレジスト膜を成膜し、パター
ンニングして帯状のマスクを形成する第１マスク形成工
程と、 第１のレジスト膜をマスクとして使用して、第１の導電
性膜をドライエッチングする第１エッチング工程と、 続いて、周囲のガス雰囲気の状態量を制御しつつ第１の
導電性膜を酸化することにより、第１の導電性膜の側壁
面に所定厚さの第１の酸化膜を形成する第１酸化膜形成
工程と、 第１酸化膜形成工程後、酸化性の第２の導電性膜を成膜
する第２導電性膜成膜工程と、 第２の導電性膜を酸化することにより、第２の導電性膜
の露出面に第２の酸化膜を形成する第２酸化膜形成工程
と、 第２酸化膜形成工程後、第２のレジスト膜を成膜し、パ
ターンニングして、第１のレジスト膜に交差する帯状の
マスクを形成する第２マスク形成工程と、 第２のレジスト膜をマスクとして使用して、第１、第２
の導電性膜、及び、第１、第２の酸化膜をエッチング
し、第１の導電性膜からなる島と、第１の酸化膜を介し
て島から互いに対向する向きに延びる２本のリードとを
形成して、単一電子素子の広がりを限定する第２エッチ
ング工程とを備えていることを特徴とする単一電子素子
の製造方法。 - 【請求項２】 請求項１に記載の単一電子素子の製造方
法において、 第２酸化膜形成工程と第２マスク形成工程との間に、第
１のレジスト膜によりリフトオフを行うリフトオフ工程
を備えていることを特徴とする単一電子素子の製造方
法。 - 【請求項３】 請求項１に記載の単一電子素子の製造方
法において、 第１マスク形成工程及び第１エッチング工程に代えて、
第１の導電性膜を成膜し、第１の導電性膜上に第１の絶
縁膜を成膜し、第１の絶縁膜上に第１のレジスト膜を成
膜し、更に、第１のレジスト膜をパターンニングして帯
状にした後、第 １のレジスト膜をマスクにして第１の絶
縁膜をドライエッチングし、この第１の絶縁膜をマスク
にして第１の導電性膜をドライエッチングする工程を備
え、 かつ、第２エッチング工程に続いて、第２の絶縁膜を成
膜し、更に、その上にゲート電極を形成する工程を備え
ていることを特徴とする単一電子素子の製造方法。 - 【請求項４】 請求項１又は請求項３に記載の単一電子
素子の製造方法において、 第２酸化膜形成工程で、第２の導電性膜を陽極酸化又は
プラズマ酸化することにより第２の酸化膜を形成するこ
とを特徴とする単一電子素子の製造方法。 - 【請求項５】 請求項１から４のうち何れか１項に記載
の単一電子素子の製造方法において、 第１の導電性膜をドライエッチングする工程と第１酸化
膜形成工程との間に、基盤温度を上昇させることにより
第１の導電性膜をドライエッチングする工程による基盤
表面の汚染物を除去するエッチング汚染除去工程を備え
ていることを特徴とする単一電子素子の製造方法。 - 【請求項６】 請求項２に記載の単一電子素子の製造方
法において、 第１マスク形成工程に代えて、カーボンナノチューブを
形成する工程を備え、 第１エッチング工程では、第１のレジスト膜の代わりに
カーボンナノチューブをマスクとして使用することを特
徴とする単一電子素子の製造方法。 - 【請求項７】 請求項２又は請求項６に記載の単一電子
素子の製造方法において、 第２マスク形成工程に代えて、第１のレジスト膜、又
は、請求項６に記載したカーボンナノチューブに交差す
る第２のカーボンナノチューブを形成する工程を備え、 第２エッチング工程では、第２のレジスト膜の代わりに
第２のカーボンナノチューブをマスクとして使用するこ
とを特徴とする単一電子素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7985698A JP3164208B2 (ja) | 1998-03-26 | 1998-03-26 | 単一電子素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7985698A JP3164208B2 (ja) | 1998-03-26 | 1998-03-26 | 単一電子素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274470A JPH11274470A (ja) | 1999-10-08 |
| JP3164208B2 true JP3164208B2 (ja) | 2001-05-08 |
Family
ID=13701849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7985698A Expired - Fee Related JP3164208B2 (ja) | 1998-03-26 | 1998-03-26 | 単一電子素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164208B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084507B2 (en) | 2001-05-02 | 2006-08-01 | Fujitsu Limited | Integrated circuit device and method of producing the same |
| KR100811266B1 (ko) | 2006-09-01 | 2008-03-07 | 주식회사 하이닉스반도체 | 하드 마스크를 이용한 선택적 식각 방법 및 이를 이용한메모리 소자의 소자분리 형성 방법 |
| KR101407209B1 (ko) * | 2010-10-07 | 2014-06-16 | 포항공과대학교 산학협력단 | 미세 패턴 형성 방법 및 이를 이용한 미세 채널 트랜지스터 및 미세 채널 발광트랜지스터의 형성방법 |
| KR101606338B1 (ko) * | 2014-04-22 | 2016-03-24 | 인트리 주식회사 | 나노구조의 패턴을 구비한 광투과성 도전체를 제조하기 위한 포토마스크 및 그 제조방법 |
| KR20160100172A (ko) * | 2015-02-13 | 2016-08-23 | 부산대학교 산학협력단 | 용액 공정 가능한 탄소 동소체를 포함하는 하드 마스크 조성물, 이 조성물을 이용하여 하드마스크를 제조하는 방법 및 하드마스크 |
| WO2016129927A1 (ko) * | 2015-02-13 | 2016-08-18 | 부산대학교 산학협력단 | 용액 공정 가능한 탄소 동소체를 포함하는 하드 마스크 조성물, 이 조성물을 이용하여 하드마스크를 제조하는 방법 및 하드마스크 |
| KR102210785B1 (ko) * | 2019-02-07 | 2021-02-02 | 경북대학교 산학합력단 | 더블 패터닝을 이용한 나노 메쉬 기반의 일체형 금속 전도체 제조방법 및 이에 의해 제조된 일체형 금속 전도체 |
-
1998
- 1998-03-26 JP JP7985698A patent/JP3164208B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274470A (ja) | 1999-10-08 |
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