KR100346778B1 - 박막증착에 의한 다중접합 단전자 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 단전자 트랜지스터의 제조방법에 관한 것으로, SIMOX(Separation by IMplanted OXygen) 기판에 활성영역 패턴을 형성하는 제 1공정과, 게이트 콘텍을 형성하고 소오스, 드레인 채널영역을 위한 이온주입을 하는 제 2공정과, 상기 활성영역 패턴을 서로 꼭지점이 마주보는 두개의 채널 패턴으로 분리 형성하고, 상기 매립된 실리콘 산화막층의 상면에 사이드 게이트를 형성하는 제 3공정과; 소오스, 드레인 콘텍을 형성하고, 상기 두개의 채널 패턴의 꼭지점과 상기 사이드 게이트의 사이에 알루미늄 양자점을 형성하는 제 4공정을 수행하는 단전자 트랜지스터 제조방법을 제공한다. 상기 제 4공정은 전자 리소그라피로 금속증착영역을 가능한 작게(100nm x 100nm) 패턴한 후 수 나노미터 두께의 알루미늄을 증착한다. 수 나노미터 두께의 알루미늄 박막은 스스로 수 나노미터 크기의 금속 클러스터를 형성하므로 이러한 클러스터를 소오스와 드레인 사이의 양자점으로 이용하여 다중 양자점을 통한 다중접합 채널과 사이드 게이트(side gate)로 전자흐름의 제어로 단전자 트랜지스터를 제작 할 수 있다.

Description

박막증착에 의한 다중접합 단전자 트랜지스터의 제조방법{Fabrication method for multi-junction single electron transistor by metal evaporation}

본 발명은 실리콘 양자점 대신에 알루미늄의 단원자층이하의 증착으로 자연스런 양자점을 형성하여 간단한 제조공정과 수 나노미터의 알루미늄 양자점을 통한 다중접합 단전자트랜지스터 제조방법에 관한 것이다.

기존의 단전자 트랜지스터의 제작에서는 전자 리소그래피와 열적 실리콘 산화층에 의한 실리콘 양자구조(양자점 및 양자세선)의 크기를 수 십 나노미터 이하로 줄여서 양자현상을 구현했으나 제조공정의 어려움으로 재현성이 부족하였다.

상기 실리콘 양자구조는, 열적 실리콘산화와 STM 또는 AFM에 의한 미세 패턴 리소그래피 및 단일 금속 cluster의 조작으로 제작했으나 열적 실리콘 산화에 의한 방법은 몇 개의 연구그룹에서 상온에서 단전자트랜지스터의 동작을 보였지만 제조공정의 복잡으로 재현성이 떨어지고, STM이나 AFM에 의한 방법은 단일소자 제작에소요되는 시간이 길어서 집적화가 어렵다.

본 발명은 상기한 종래 문제점을 개선하기 위하여 실리콘 양자점 대신에 알루미늄의 단원자층이하의 증착으로 자연스런 양자점을 형성하여 간단한 제조공정과 수 나노미터의 알루미늄 양자점을 통한 다중접합 단전자트랜지스터 제조방법을 제공하기 위한 것이다.

본 발명은, SIMOX(Separation by IMplanted OXygen) 기판에 전자 리소그라피로 금속증착영역을 가능한 작게(100nm x 100nm) 패턴한 후 수 나노미터 두께의 알루미늄을 증착한다. 수 나노미터 두께의 알루미늄 박막은 스스로 수 나노미터 크기의 금속cluster를 형성하므로 이러한 cluster를 source와 drain 사이의 양자점으로 이용하여 다중 양자점을 통한 다중접합 channel과 side gate로 전자흐름의 제어로 단전자 트랜지스터를 제작 할 수 있다.

본 발명에서 중요한 기술적 공정은 가능한 미세한 알루미늄 증착영역을 전자빔 리소그래피로 만드는 것이다. 이 공정은 side gate의 끝 부분을 정렬 마크로 이용하여 포지티브 전자 레지스터(PMMA 또는 ZEP)로 100 나노미터 크기의 정사각형 패턴을 만든다. 이어서 알루미늄 박막증착도 가능한 얇게(1 나노미터 이하) 하여야 하며, 이는 기존의 전자빔 증착이나 열적 증착으로 0.1 나노미터/초 이하의 증착속도를 얻을 수 있으므로 1 나노미터 이하의 금속박막을 얻을 수 있다. 이러한 단일원자층 이하의 금속박막은 자연적으로 수 십∼수 백 원자의 cluster를 형성하므로이 cluster 양자점을 통한 단전자 트랜지스터를 제작할 수 있다.

도 1의 (a)내지 (d)는 본 발명에 의한 단전자 트랜지스터 제작에 사용되는 표면 열적 실리콘 산화막을 형성 한 후의 SIMOX(Separation by IMplanted OXygen)기판에 활성영역 패턴을 형성하는 공정도.

도 2의 (a) 내지 (d)는 도 1에 이어지는 본 발명의 게이트 콘텍과 두 채널 패턴형성 공정도.

도 3의 (a) 내지 (d)는 도 2에 이어지는 본 발명의 게이트 사이드 형성 공정도.

도 4의 (a) 내지 (d)는 도 3에 이어지는 본 발명의 소오스, 드레인 콘텍과 알루미늄 양자점 형성 공정도.

＜도면의 주요부분에 대한 부호의 설명＞

1 : 실리콘 기판 2 : 매립 실리콘 산화막층

3 : 실리콘층 4 : 실리콘 산화막층

5,8 : 포토 레지스터 6,7,9 : 전자레지스터

10,11 : 활성영역 패턴 12 : 채널 패턴

20 : 게이트 콘텍 패턴 21 : 게이트 콘텍

30 : 양자점을 위한 채널 패턴 40 : 사이드 게이트 패턴

41 : 사이드 게이트

50 : 소오스, 드레인 콘텍 윈도우 패턴

51 : 소오스, 드레인 콘텍 60 : 양자점 패턴

61 : 알루미늄 양자점

본 발명을 구현하기 위한 실시 예로 첨부된 도면을 이용하여 설명하면,

본 발명에 사용된 SIMOX 기판의 단면 구조로 매립된(burried) SiO₂층에 의한 전류의 절연이 디바이스 성능 향상에 기여한다.

먼저 도 1의 (a)와 같이, p-실리콘 기판(1) 위에 매립된 SiO₂산화막층(2) 및 그 위에 수십 나노미터의 실리콘층(3)이 형성된 SIMOX 기판의 상면에 수 나노미터의 SiO₂산화막층(4)을 형성한다. 여기서, 상기 실리콘 기판(1)은 (011) 배향방향이고, 매립된 산화막층(2)은 (100) 배향방향이다. 이어서, 도 1의 (b)와 같이, 상기 산화막층(4)의 상면에 포토레지스터막을 도포하여 활성영역 패턴(10)을 정의하고, 도 1의 (c)와 같이, 상면에 노출된 SiO₂산화막층(4)을 제거한 후, 도 1의 (d)와 같이, 상기 활성영역 패턴(10)의 포토레지스터를 제거한다.

도 2의 (a)와 같이, 전 면에 포토레지스터(5)를 도포하고 게이트 어라인용 패드 즉, 게이트 콘텍 패턴(20)을 정의하여 상기 실리콘층(3)을 식각한다. 이어서, 게이트 콘텍 패턴(20)으로 드러난 매립 산화막층(2)에 Au를 증착하여 Au 콘텍(21)을 형성하고, 포토레지스터막을 리프트 오프시킨 후 도 2의 (b)와 같은 상태에서 이온주입을 한다.

이때, 이온 주입(P 또는 As)은 기판 표면 전 면에 행해지며 실리콘산화막(4) 영역은 이온의 분포가 산화막과 그 아래 실리콘(3) 계면에서 최대가 되도록 이온주입 농도와 에너지를 계산해야 한다. 실리콘 산화막(4)으로 이루어진 활성영역 패턴(11)의 이온 주입은 소오스(Source)와 드레인(Drain)의 오믹접촉(ohmic contact)을 만들기 위한 것이다. 이온 주입후 캐리어 액티베이션(carrier activation)과 결정결함을 없애기 위해서 질소 분위기의 고온(>800℃)에서 어넬링(annealing)을 하여야 한다.

도 2의 (c)와 같이, 전자 레지스터막(6)을 전면에 도포하고, 상기 활성영역 패턴의 상면에 도트점 형성을 위한 패턴(30)을 형성한다. 포지티브 전자레지스터(6)에 채널 영역을 패터닝하는 공정에서 Au 콘텍(21)의 끝 부분을 정렬 마크로 사용한다. 도 2의 (c) 패턴(30)내의 SiO₂(4)는정확한 식각이 요구되므로 반응성 이온 식각을 하여야 한다. 이에따라 도 2의 (d)와 같이 SiO₂산화층(4)의 채널패턴(12)이 형성된다.

이후, 도 3의 (a)와 같이, 노출된 실리콘(Si)(3)을 습식식각(KOH)으로 식각한다. 이 때 채널패턴(12)의 산화막층(4)과 Au 콘텍(21) 영역은 식각되지 않는다. 드러난 매립 SiO₂(3)로 인하여 표면 방향으로의 전류 누설이 억제 되므로 전자가 평면방향으로 구속된다.

소오스에서 드레인으로 전자의 흐름을 제어하기 위한 사이드 게이트(side gate)(41)를 형성하는데, 포지티브 전자레지스터(7)에 폭이 채널 길이 정도(100 나노미터 이하)의 패턴(40)을 도 3의 (b)와 같이 형성한 후, 접착력이 높은 Ti을 증착한 후 Au를 증착하여 도 3의 (c)와 같이 사이드 게이트(41)를 만든다. 이어서, 소오스와 드레인 영역의 오믹 콘텍(ohmic contact)을 형성하기 위한 포토레지스터(8)를 증착하여 포토리소그래피 공정으로 알루미늄 증착영역(50)을 패턴한 후, 채널패턴(12) 내의 실리콘 산화막층(4)을 제거한 후 도 4의 (a)와 같이 알루미늄을 500 나노미터 이상으로 증착하여 소오스 드레인 콘텍(51)을 만든다.

도 4의 (b)와 같이, 채널 영역 내에 알루미늄 양자점을 형성하기 위한 패턴으로, 포지티브 전자레지스터(9)에 양자점 패턴(60)을 만든다. 이 때 정렬 마크로 사이드 게이트(41)의 끝 부분을 이용한다. 양자점 패턴(60)의 크기는 100 나노미터 이하의 정사각형 또는 직사각 형으로 가능한 작게 만든다.

이후, 상기 양자점 패턴(60)에 알루미늄을 단일 원자층으로 증착하여 도 4의 (c)와 같이 알루미늄 양지점(61)을 가진 단전자 트랜지스터를 제작한다.

이와같이 수 나노미터 두께의 알루미늄 박막은 스스로 수 나노미터 크기의 금속 클러스터(cluster)를 형성하므로 이러한 클러스터를 소오스와 드레인 사이의 양자점으로 이용하여 다중 양자점을 통한 다중접합 채널과 사이드 게이트(side gate)로 전자흐름을 제어하는 단전자 트랜지스터를 제작할 수 있다.

이상에서 설명한 바와 같이 본 발명은 금속의 얇은 박막(수 나노미터)의 전자빔 증착이나 열 증착으로 양자점을 만드는 것이 요점이다. 따라서 본 발명은, 양자점을 형성하는 다른 방법들에 비해 잘 조절된 금속의 증착으로 쉽게 금속의 클러스터(cluster)로 양자점을 만들 수 있고, 여러 가지 금속으로 양자점을 형성할 수 있다. 양자점의 크기는 증착된 금속의 두께에 비례하므로 다양한 크기의 양자점을 여러 가지 금속으로 구현 할 수있다.

Claims (6)

1. 단전자 트랜지스터의 제조방법에 있어서,

   기판 위에 매립된 실리콘 산화막층 및 실리콘층이 증착된 SIMOX 기판 위에 실리콘 산화막층으로 이루어진 활성영역 패턴을 형성하는 제 1공정과;

   상기 매립된 실리콘 산화막층을 게이트 콘텍 패턴에 의해 노출시킨 후 금속을 증착하여 게이트 콘텍을 형성하고 소오스, 드레인 채널영역을 위한 이온주입을 하는 제 2공정과;

   상하로 꼭지점이 마주보는 두개의 삼각형 패턴에 의해 상기 활성영역 패턴을 서로 꼭지점이 마주보는 두개의 채널 패턴으로 분리 형성하고, 노출된 실리콘층을 제거한 후, 상기 매립된 실리콘 산화막층의 상면에 사이드 게이트를 형성하는 제 3공정과;

   상기 두개의 채널패턴의 외측부분을 포함하는 소오스, 드레인 콘텍을 형성하고, 상기 두개의 채널 패턴의 꼭지점과 상기 사이드 게이트의 사이에 알루미늄 양자점 패턴을 형성한 후, 수 나노미터 두께의 알루미늄 박막을 증착하여 수 나노미터 크기의 알루미늄 클러스터로 이루어진 알루미늄 양자점을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
2. 제 1 항에 있어서, 상기 제 1 공정은,

   p-실리콘 기판 위에 매립된 SiO₂산화막층 및 그 위에 수십 나노미터의 실리콘층이 형성된 SIMOX 기판의 상면에 수 나노미터의 SiO₂산화막층을 형성하는 제 1단계와;

   상기 산화막층의 상면에 포토레지스터막을 도포하여 활성영역 패턴(10)을 정의하는 제 2단계와;

   상기 활성영역 패턴(10) 이외의 상면에 노출된 SiO₂산화막층을 제거하는 제 3단계와;

   상기 활성영역 패턴의 포토레지스터를 제거하는 제 4단계를 수행하여,

   실리콘 산화막층으로 이루어진 채널영역 패턴을 형성하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
3. 제 1 항에 있어서, 상기 제 2 공정은,

   포토레지스터를 도포하고 게이트 콘택용 패드의 패턴을 정의하여 상기 실리콘층을 식각하는 제 1단계와;

   상기 게이트 콘택용 패드의 패턴의 노출된 매립 산화막층에 Au를 증착하여 Au 콘텍을 형성하는 제 2단계와;

   포토레지스터막을 리프트 오프시킨 후 이온주입을 하는 제 3단계를 수행하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
4. 제 3 항에 있어서, 상기 제 3 단계의 이온주입은,

   소오스(Source)와 드레인(Drain)의 오믹접촉(ohmic contact)을 만들기 위하여 기판 표면 전 면에 P 또는 As의 이온을 주입하되,

   상기 활성영역 패턴은, 이온의 분포가 표면의 실리콘 산화막과 그 아래 실리콘 계면에서 최대가 되도록 이온주입 농도와 에너지를 조절하며,

   이온 주입후 캐리어 액티베이션(carrier activation)과 결정결함을 없애기 위해서 질소 분위기의 고온(>800℃)에서 어넬링(annealing)을 하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
5. 제 1 항에 있어서, 상기 제 3 공정은,

   전자 레지스터막을 전면에 도포하고, 상기 활성영역 패턴의 상면에 상기 게이트 콘텍의 끝 부분을 정렬마크로 사용하여 도트점 형성부분의 패턴을 정의하는 제 1단계와;

   그 정의된 패턴의 실리콘 산화막층을 반응성 이온식각으로 제거하여 상기 활성영역 패턴을 서로 꼭지점이 마주보는 두개의 채널 패턴으로 분리 형성하는 제 2단계와;

   상기 채널패턴의 산화막층과 게이트 콘텍 영역을 제외한 노출된 실리콘층을 습식식각으로 식각하는 제 3단계와;

   포지티브 전자레지스터를 도포하여 상기 게이트 콘텍과 연결되고 상기 두개의 채널 패턴의 마주보는 꼭지점에 근접시킨 폭이 채널 길이 정도(100 나노미터 이하)의 패턴을 형성 하는 제 4단계와;

   상기 제 4단계의 패턴에 의해 노출된 매립 실리콘 산화막층의 상면에 Ti을 증착한 후 Au를 증착하여 사이드 게이트를 형성하는 제 4단계를 수행하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
6. 제 1 항에 있어서, 상기 제 4 공정은,

   소오스와 드레인 영역의 오믹 콘텍(ohmic contact)을 형성하기 위한 포토리소그래피로 알루미늄 증착영역을 패터닝하는 제 1단계와;

   상기 소오스와 드레인 오믹 콘넥영역 내의 채널패턴의 실리콘 산화막층을 제거한 후 알루미늄을 500 나노미터 이상으로 증착하여 소오스 드레인 콘텍을 형성하는 제 2단계와;

   정렬 마크로 상기 사이드 게이트의 끝 부분을 이용하여 상기 두 채널 패턴이 마주보는 꼭지점 사이에 포지티브 전자레지스터를 이용하여 크기가 100 나노미터 이하의 정사각형 또는 직사각 형으로 가능한 작은 양자점 패턴을 형성하는 제 3단계와;

   상기 양자점 패턴에 알루미늄을 단일 원자층으로 증착하여 알루미늄 양지점을 형성하는 제 4단계를 수행하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.