CN111653613A - 一种二维材料超晶格器件及制作方法 - Google Patents
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Abstract
本发明涉及半导体器件技术领域，尤其涉及一种二维材料超晶格器件及制作方法，该方法包括：形成绝缘层衬底；在所述绝缘层衬底上开设阵列槽；形成二维材料异质结，所述二维材料异质结包括由下至上的第一二维材料层、第二二维材料层以及第三二维材料层；将所述二维材料异质结转移至所述绝缘层衬底的所述阵列槽上，阵列槽产生的电势能够影响二维材料异质结的能带特性，而且，将器件的阵列槽与二维材料异质结的制作分开进行，避免在衬底上直接制作二维材料异质结产生的杂质，进而保障电子迁移率，提高器件性能。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种二维材料超晶格器件及制作方法。
背景技术
现有的超晶格器件在制作过程中，在形成异质结时，容易产生杂质，杂质的存在会影响迁移率，进而影响器件性能。
因此，如何提高超晶格器件的迁移率是目前亟待解决的技术问题。
发明内容
鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的二维材料超晶格器件及制作方法。
一方面，本发明提供了一种二维材料超晶格器件的制作方法，包括：
形成绝缘层衬底；
在所述绝缘层衬底上开设阵列槽；
形成二维材料异质结，所述二维材料异质结包括由下至上的第一二维材料层、第二二维材料层以及第三二维材料层；
将所述二维材料异质结转移至所述绝缘层衬底的所述阵列槽上。
进一步地，所述形成绝缘层衬底，包括：
提供Si衬底；
在所述Si衬底上形成SiO2绝缘层。
进一步地，所述阵列槽所在的区域面积大于或等于所述二维材料异质结底面的面积。
进一步地，在将所述二维材料异质结转移至所述绝缘层衬底的所述阵列槽上之后，还包括：
对所述二维材料异质结的边缘区域进行刻蚀，露出所述二维材料异质结的所述第二二维材料层的边缘；
在所述第二二维材料层的相对两侧边缘分别形成源电极和漏电极；
在所述二维材料异质结的顶面形成栅电极。
另一方面，本发明还提供了一种二维材料超晶格器件，包括：
绝缘层衬底，所述绝缘层衬底上开设有阵列槽；
二维材料异质结，所述二维材料异质结位于所述阵列槽上，所述二维材料异质结包括由下至上的第一二维材料层、第二二维材料层、第三二维材料层。
进一步地，还包括：
源电极和漏电极，分别位于所述二维材料异质结的两侧；
栅电极，位于所述二维材料异质结顶面。
进一步地，所述绝缘层衬底包括：
Si衬底；
位于所述Si衬底上的SiO2绝缘层。
进一步地，所述阵列槽所在的区域面积大于或等于所述二维材料异质结底面的面积。
进一步地，所述SiO2绝缘层的厚度为100nm～500nm，所述阵列槽位于SiO2绝缘层上，所述阵列槽中每个槽的深度为30nm～80nm。
进一步地，所述第一二维材料层和所述第三二维材料层的材料相同，且均为氮化硼层；
所述第二二维材料层为如下任意一种：
石墨烯、二硫化钼和黑磷。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供的一种二维材料超晶格器件的制作方法，包括：形成绝缘层衬底，在绝缘层衬底上开设阵列槽；形成二维材料异质结，二维材料异质结包括由下至上的第一二维材料层、第二二维材料层以及第三二维材料层；将二维材料异质结转移至绝缘层衬底的阵列槽上，阵列槽产生的电势能够影响二维材料异质结的能带特性，而且，将器件的阵列槽与二维材料异质结的制作分开进行，避免在衬底上直接制作二维材料异质结产生的杂质，进而保障电子迁移率，提高器件性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：
图1示出了本发明实施例中二维材料超晶格器件的制作方法的步骤流程示意图；
图2示出了本发明实施例中形成绝缘层衬底的示意图；
图3示出了本发明实施例中形成阵列槽的示意图；
图4示出了本发明实施例中形成二维材料异质结的示意图；
图5示出了本发明实施例中将二维材料异质结转移至绝缘层衬底上的示意图；
图6示出了本发明实施例中对该二维材料异质结边缘进行刻蚀的示意图；
图7示出了本发明实施例中对该二维材料异质结边缘刻蚀之后的示意图；
图8示出了本发明实施例中形成源电极、栅电极、漏电极之后的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
实施例一
本发明实施例一提供了一种二维材料超晶格器件的制作方法，如图1所示，包括：S101，形成绝缘层衬底；S102，在绝缘层衬底上开设阵列槽；S103，形成二维材料异质结，该二维材料异质结包括由下至上的第一二维材料层、第二二维材料层、第三二维材料层；S104，将二维材料异质结转移至绝缘层衬底的阵列槽上。
在具体的实施方式中，形成二维材料异质结和形成的阵列槽是分开进行的，不会使得产生的杂质影响迁移率。
S101中，如图2所示，形成绝缘层衬底，包括：
提供Si衬底201；在Si衬底201上形成SiO2绝缘层202。
在一种可选的实施方式中，在Si衬底201上进行热生长SiO2绝缘层202，其中，SiO2绝缘层的厚度为100nm～500nm，优选地，采用300nm。该SiO2绝缘层202作为硅底栅结构。
接着，执行S102，如图3所示，在该绝缘层衬底上开设阵列槽203。
在一种可选的实施方式中，采用PMMA掩模对该SiO2绝缘层202进行等离子刻蚀，得到阵列槽203，其中，每个槽的深度为30nm～80nm，优选的，采用50nm。
由此形成的阵列槽203中每个槽的槽孔可以是圆状的，也可以是方形的，在此并不做限定，阵列排布的槽，可以是横竖对其排列，也可以是交错间隙排列，在此不做限定。形成的阵列槽203用于产生调制电势。
下面是形成二维材料异质结的步骤。
S103，如图4所示，形成二维材料异质结，该二维材料异质结包括由下至上的第一二维材料层204、第二二维材料层205、第三二维材料层206。
其中，在形成初始的二维材料异质结时，第一二维材料层204的宽度和第三二维材料层206的宽度均大于第二二维材料层205的宽度。
具体是采用范德华转移技术，将第一二维材料层204、第二二维材料层205以及第三二维材料层206依次堆叠，形成该二维材料异质结。其中，第一二维材料层204和第三二维材料层206的厚度均为1nm～5nm。
该第一二维材料层204的材料和第三二维材料层206的材料相同，且均为氮化硼层(BN)。该第二二维材料层205为如下任意一种：石墨烯、二硫化钼和黑磷。
由此形成如下任意一种二维材料异质结：
BN-石墨烯-BN异质结、BN-二硫化钼-BN异质结、BN-黑磷-BN异质结。
在上述的阵列槽203和二维材料异质结均独立完成制作之后，执行S104，如图5所示，将该二维材料异质结转移至绝缘层衬底的阵列槽上。
在一种可选的实施方式中，采用范德华力，将二维材料异质结转移至绝缘衬底的阵列槽上，并结合。
其中，该阵列槽203的区域面积大于或等于该二维材料异质结底面的面积，以使得该阵列槽203形成的周期性晶格产生电势，影响其上的二维材料异质结的能带特性。
在将二维材料异质结转移至绝缘衬底的阵列槽上之后，如图6-图8所示，还包括：
对该二维材料异质结的边缘区域进行刻蚀，露出该第二二维材料层205的边缘，使得第一二维材料层204、第二二维材料层205、第三二维材料层206的宽度均相等。
然后，在第二二维材料层205的相对两侧边缘形成源电极S和漏电极D。
接着，在该二维材料异质结的顶面形成栅电极G。
其中，在对二维材料异质结的边缘区域进行刻蚀时，具体是在该二维材料异质结的顶部制作淹模A，该掩模A由底部的70nm后的PMMA层和顶部的聚氢倍半硅氧烷(HSQ)层组成，该HSQ层的厚度为90nm。通过电子束曝光HSQ层以形成器件的形状，然后，采用O2和CHF3等离子体对该二维材料异质结进行刻蚀，将其边缘刻蚀掉，露出该第二二维材料层205的边缘。
可以采用如下任意一种方法在该第二二维材料层205的相对两侧边缘形成源电极和漏电极：
电子束蒸发、化学气相沉积、脉冲激光沉积、原子层沉积和磁控溅射方法。
通过电子束蒸发在该第二二维材料层205的相对两侧边缘沉积源电极S和漏电极D，以形成与第二二维材料层205的电接触，该源电极S和漏电极D的材料均为如下任意一种：
Cr、Pd、Au、Pt、Cu、Ag。
该栅电极G用于独立地调节沟道中的载流子密度，该栅电极G的材料具体为如下任意一种：Cr、Pd、Au、Pt、Cu、Ag。该栅电极的厚度为10nm～100nm，优选采用20nm。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供的一种二维材料超晶格器件的制作方法，包括：形成绝缘层衬底，在绝缘层衬底上开设阵列槽；形成二维材料异质结，二维材料异质结包括由下至上的第一二维材料层、第二二维材料层以及第三二维材料层；将二维材料异质结转移至绝缘层衬底的阵列槽上，阵列槽产生的电势能够影响二维材料异质结的能带特性，而且，将器件的阵列槽与二维材料异质结的制作分开进行，避免在衬底上直接制作二维材料异质结产生的杂质，进而保障电子迁移率，提高器件性能。
实施例二
基于相同的发明构思，本发明提供了一种二维材料超晶格器件，如图8所示，包括：
绝缘层衬底，所述绝缘层衬底上开设有阵列槽203；
二维材料异质结，所述二维材料异质结位于所述阵列槽203上，所述二维材料异质结包括由下至上的第一二维材料层204、第二二维材料层205、第三二维材料层206。
在一种优选的实施方式中，还包括：
源电极S和漏电极D，分别位于所述二维材料异质结的两侧；
栅电极G，位于所述二维材料异质结顶面。
在一种优选的实施方式中，所述绝缘层衬底包括：
Si衬底201；
位于所述Si衬底201上的SiO2绝缘层202。
在一种优选的实施方式中，所述阵列槽203所在的区域面积大于或等于所述二维材料异质结底面的面积。
在一种优选的实施方式中，所述SiO2绝缘层202的厚度为100nm～500nm，所述阵列槽203位于SiO2绝缘层202上，所述阵列槽203中每个槽的深度为30nm～80nm。
在一种优选的实施方式中，所述第一二维材料层204和所述第三二维材料层206的材料相同，且均为氮化硼层；
所述第二二维材料层205为如下任意一种：
石墨烯、二硫化钼和黑磷。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种二维材料超晶格器件的制作方法，其特征在于，包括：
形成绝缘层衬底；
在所述绝缘层衬底上开设阵列槽；
形成二维材料异质结，所述二维材料异质结包括由下至上的第一二维材料层、第二二维材料层以及第三二维材料层；
将所述二维材料异质结转移至所述绝缘层衬底的所述阵列槽上。
2.如权利要求1所述的方法，其特征在于，所述形成绝缘层衬底，包括：
提供Si衬底；
在所述Si衬底上形成SiO2绝缘层。
3.如权利要求1所述的方法，其特征在于，所述阵列槽所在的区域面积大于或等于所述二维材料异质结底面的面积。
4.如权利要求1所述的方法，其特征在于，在将所述二维材料异质结转移至所述绝缘层衬底的所述阵列槽上之后，还包括：
对所述二维材料异质结的边缘区域进行刻蚀，露出所述二维材料异质结的所述第二二维材料层的边缘；
在所述第二二维材料层的相对两侧边缘分别形成源电极和漏电极；
在所述二维材料异质结的顶面形成栅电极。
5.一种二维材料超晶格器件，其特征在于，包括：
绝缘层衬底，所述绝缘层衬底上开设有阵列槽；
二维材料异质结，所述二维材料异质结位于所述阵列槽上，所述二维材料异质结包括由下至上的第一二维材料层、第二二维材料层、第三二维材料层。
6.如权利要求5所述的二维材料超晶格器件，其特征在于，还包括：
源电极和漏电极，分别位于所述二维材料异质结的两侧；
栅电极，位于所述二维材料异质结顶面。
7.如权利要求5所述的二维材料超晶格器件，其特征在于，所述绝缘层衬底包括：
Si衬底；
位于所述Si衬底上的SiO2绝缘层。
8.如权利要求5所述的二维材料超晶格器件，其特征在于，所述阵列槽所在的区域面积大于或等于所述二维材料异质结底面的面积。
9.如权利要求5所述的二维材料超晶格器件，其特征在于，所述SiO2绝缘层的厚度为100nm～500nm，所述阵列槽位于SiO2绝缘层上，所述阵列槽中每个槽的深度为30nm～80nm。
10.如权利要求5所述的二维材料超晶格器件，其特征在于，所述第一二维材料层和所述第三二维材料层的材料相同，且均为氮化硼层；
所述第二二维材料层为如下任意一种：
石墨烯、二硫化钼和黑磷。
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|---|---|
| CN (1) | CN111653613A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113517285A (zh) * | 2021-03-08 | 2021-10-19 | 复旦大学 | 一种二维互补型存储器及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104124272A (zh) * | 2014-07-14 | 2014-10-29 | 华南师范大学 | 集成非极性GaN纳米线高电子迁移率晶体管及其制备方法 |
| JP2015231682A (ja) * | 2014-06-09 | 2015-12-24 | 覚 増渕 | ファンデアワールスヘテロ構造の作製方法 |
| CN106206710A (zh) * | 2016-07-15 | 2016-12-07 | 广东工业大学 | 一种二维材料异质结场效应晶体管、其制备方法和晶体管阵列器件 |
-
2020
- 2020-05-19 CN CN202010422651.5A patent/CN111653613A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015231682A (ja) * | 2014-06-09 | 2015-12-24 | 覚 増渕 | ファンデアワールスヘテロ構造の作製方法 |
| CN104124272A (zh) * | 2014-07-14 | 2014-10-29 | 华南师范大学 | 集成非极性GaN纳米线高电子迁移率晶体管及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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