CN101359683B - 具有双量子点接触结构的硅基单电子器件及其制作方法 - Google Patents
具有双量子点接触结构的硅基单电子器件及其制作方法 Download PDFInfo
- Publication number
- CN101359683B CN101359683B CN2007101198344A CN200710119834A CN101359683B CN 101359683 B CN101359683 B CN 101359683B CN 2007101198344 A CN2007101198344 A CN 2007101198344A CN 200710119834 A CN200710119834 A CN 200710119834A CN 101359683 B CN101359683 B CN 101359683B
- Authority
- CN
- China
- Prior art keywords
- silicon
- conduction step
- ohm conduction
- coulomb island
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种具有双量子点接触结构的硅基单电子器件，包括：在SOI衬底上由顶层硅制作的硅源极导电台阶、硅漏极导电台阶、硅库仑岛和侧栅电极欧姆导电台阶，硅库仑岛位于硅源极导电台阶和硅漏极导电台阶之间，通过量子点接触与硅源极导电台阶及硅漏极导电台阶连接，形成品字形状；位于硅库仑岛另一侧的侧栅电极欧姆导电台阶，用于控制硅库仑岛的电荷存储；位于硅源极欧姆导电台阶上的源极金属电极和位于硅漏极欧姆导电台阶上的漏极金属电极；位于侧栅电极欧姆导电台阶上的侧栅极金属电极。本发明同时公开了一种制作具有双量子点接触结构的硅基单电子器件的方法。利用本发明，实现了硅基单电子器件批量地具有稳定控制单电子输运的能力。
Description
技术领域
本发明涉及纳米电子学中单电子输运技术领域，尤其涉及一种具有双量子点接触结构的硅基单电子器件及其制作方法。
背景技术
纳米电子学是纳米科技的重要领域之一，是微电子学继续向微观领域的发展和延伸。目前，超大规模集成电路的特征尺寸已经进入到纳米尺度(<100nm)范围，在CMOS器件等比例缩小的过程中，量子效应的影响变得越来越突出。而单原子层的薄膜外延生长技术、隧道探针技术、先进的光刻技术制作出的纳米固体结构表现出奇特的量子效应，在这些效应的基础上人们发明了共振隧穿器件、单电子器件、量子点器件等新型量子器件。
单电子器件是通过量子点控制单个电子的输运来进行工作的。随着纳米加工技术的发展，科学家已经可以在纳米尺度范围内控制量子点的尺寸和形状，以及隧穿结势垒的厚度和形状。对于通常的单电子晶体管，量子点中电子输运空间尺寸被减小到纳米量级，导致量子限制效应的显著增强，电子进入量子点必须隧穿通过。量子点内的电荷势能将排斥外界电子的进入，如果电子进入库仑岛所需的电荷能大于环境热能，这个电子将被阻塞。当源漏两极的电压较小时，栅电场通过电容耦合可以对量子点进行电势调制，当量子点内的能级位于源漏电子库费米能级构成的能量窗口时，电子将通过共振隧穿效应高穿透率地通过量子点。当源漏两极的电压增加时，量子点内的能级通道将不断进入源漏电子库费米能级构成的能量窗口，电流以台阶形状增加。
目前能够室温工作的单电子晶体管已经有较多报道，但是能够较为精确控制量子点数量与量子点尺寸的工艺还并不成熟。在国际上具有代表性的是日本东京大学工业科学研究所和NTT基础物性实验室在实现室温工作的硅基单电子晶体管的长期研究工作。
近10年来，日本东京大学工业科学研究所的Toshiro Hiramoto研究小组利用硅湿法腐蚀技术制作硅基单电子晶体管，获得了成品率较高的室温工作的硅基单电子晶体管器件。他们研制的P型硅基单电子晶体管，在室温工作状态下通过加正的栅压，显示出非常清晰的单电子共振隧穿电流峰谷比和显著的源漏负微分电导特性。他们的研究进展如下：
该研究小组在制作硅基单电子晶体管时，是利用电子束光刻和化学腐蚀技术，在P型SOI基片上制作的点接触导电通道结构(宽度<30nm)的MOSFET，具有很高的室温工作成功率[H.Ishikuro and T.Hiramoto.Quantum mechanical effects in the silicon quantum dot in a single-electrontransistor，Applied Physics Letters，71，1997，p.3691]。然后他们又比较研究了N型和P型单电子晶体管的电流特性，发现P型器件具有更好的性能：容易在较高温度下工作，具有较大的分立电流峰栅压变化间距等，目前空穴型单电子晶体管的工作机理尚不清楚。
由于点接触通道结构似乎只能形成一个隧穿势垒，但源漏电流-栅压特性却分明表现出单电子的共振隧穿特征，因此该课题组又研究了制备过程中隧穿势垒的结构形成及影响。他们首先确认了隧穿势垒的形成来自于横向量子限制结构，而不是离子杂质的耗尽[H.Ishikuro and T.Hiramoto.Onthe origin of tunneling barriers in silicon single electron and single holetransistors，Applied Physics Letters，74，1999，p.1126]。他们认为在氧化过程中，由于在纳米图形的点接触结构处存在应力，将具有较低的氧化速率，这就为点接触结构处保留未被氧化的硅量子点创造了条件；而在点接触结构附近应力降低，氧化速率较高，将有利于形成氧化物隧穿结[M.Saitoh，N.Takahashi，H.Ishikuro，et al.Large electron addition energy above250meV ina silicon quantum dot in a single electron transistor，Japanese JournalofApplied Physics，40，，2001，p.2010]。然后，他们又比较了直接热氧化工艺和LPCVD淀积氧化物再热氧化工艺对隧穿电流的影响，在变温条件下，发现直接热氧化形成的势垒对电子具有更好的限制作用，不易受温度影响；而LPCVD淀积氧化物再热氧化工艺形成的隧穿势垒较低，使得隧穿电流受温度变化的影响很大[M.Saitoh，T.Murakami，T.Hiramoto.Effect ofoxidation process on the tunneling barrier structures in room-temperatureoperating silicon single-electron transistors，IEEE TransactionsonNanotechnology，1(4)，2002，p.214]。最近他们又研究了纳米线结构的单电子晶体管，发现在纳米线里形成了多个量子点，并发现在高温条件下库仑阻塞对电流具有较明显的影响，而在低温条件下级联的多量子点抑制了共隧穿电流峰[M.Kobayashi，M.Saitoh，T.Hiramoto.Large temperaturedependence of Coulomb blockade oscillations in room-temperature-operatingsilicon single hole transistor，Japanese Journal of Applied Physics，45(8A)，2006，p.6157]。
日本NTT基础物性实验室Yukinori Ono小组开发垂直图形依赖氧化(V-PADOX)工艺[M.Nagase，A.Fujiwara，K.Yamazaki，et al.Sinanostructures formed by pattern-dependent oxidation，MicroelectronicEngineering41/42，1998，p.527]，该工艺能够实现量子点的数量重复可控。尽管这种工艺制作的单电子晶体管仅显示了40K温度下的电流特性，但这种工艺方法显示的纳米隧穿结位置的可控性，以及与硅集成电路工艺相兼容的优点，为这种技术的工业化应用成为可能。
垂直图形依赖氧化(V-PADOX)工艺的具体过程是[Y.Ono，Y.Takahashi，K.Yamazaki，et al.Fabrication method for IC-oriented Si singleelectron transistors，IEEE Trans.Electron Devices47(1)，2000，p.147]：在SOI的薄硅膜上利用电子束光刻和干法刻蚀技术制作一条带横向凹槽的纳米电导线，然后进行热氧化，直到凹槽中间部分的硅完全被氧化，但在氧化过程中，由于硅与氧化硅之间的应力在凹槽的两侧累积，氧化速率减小，在凹槽两侧分别留下了纳米尺寸的硅量子细线，在凹槽与纳米电导线拐角连接处，由于应力得到一些释放，因此可氧化生成隧穿势垒，于是凹槽两侧分别形成了硅库仑岛，双硅库仑岛被凹槽中间氧化物隔离。这种方法难点在于要精确控制较窄的凹槽宽度和较薄的凹槽硅层厚度，才能保证两侧硅量子线和拐角处双氧化隧道结的形成。
然而，能够室温工作的硅基单电子晶体管，其量子点的直径尺寸都要小于10nm。目前的平面纳米制作技术几乎难以在这种精度下均匀控制每个硅基单电子晶体管量子点的尺寸，甚至量子点的数量，因此目前硅基单电子晶体管的性能几乎难以获得很好的一致性和稳定性。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的一个目的在于提供一种具有双量子点接触结构的硅基单电子器件，以实现硅基单电子器件批量地具有稳定控制单电子输运的能力，克服硅基单电子晶体管由于量子点尺寸差异所带来的量子电学性能的不一致性。
本发明的另一个目的在于提供一种具有双量子点接触结构的硅基单电子器件的制作方法，以实现硅基单电子器件批量地具有稳定控制单电子输运的能力，克服硅基单电子晶体管由于量子点尺寸差异所带来的量子电学性能的不一致性。
(二)技术方案
为达到上述目的，本发明的技术方案是这样实现的：
一种具有双量子点接触结构的硅基单电子器件，该硅基单电子器件包括：
用于支撑整个硅基单电子器件的绝缘体上硅SOI衬底，包括硅基底1、绝缘层2和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极导电台阶3、硅漏极导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6，所述硅库仑岛5用于存储电荷，位于硅源极导电台阶3和硅漏极导电台阶4之间，通过量子点接触与硅源极导电台阶3及硅漏极导电台阶4连接，形成品字形状；
位于所述硅库仑岛5的与硅源极导电台阶3和硅漏极导电台阶4相对侧的侧栅电极欧姆导电台阶6，用于控制硅库仑岛5的电荷存储；
通过热氧化形成于硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6表面的氧化硅层7；
位于所述硅源极欧姆导电台阶3上的源极金属电极8和位于所述硅漏极欧姆导电台阶4上的漏极金属电极9；
位于所述侧栅电极欧姆导电台阶6上的侧栅极金属电极10。
上述方案中，所述硅库仑岛5与硅源极欧姆导电台阶3和硅漏极欧姆导电台阶4点接触结构处，在热氧化过程中，通过材料应力的作用形成两个硅量子点，构成两个单电子晶体管。
上述方案中，所述两个硅量子点接触结构的单电子晶体管用于控制单电子电荷顺序隧穿进入和流出硅库仑岛5。
上述方案中，所述侧栅电极欧姆导电台阶6上的电势场通过电容耦合作用于硅库仑岛5，吸引电荷进入硅库仑岛并存储在硅库仑岛5中；所述硅库仑岛5的费米能级随存储电荷量的变化而变化，硅库仑岛5的费米能级的变化将改变流入和流出电荷的几率；通过改变硅库仑岛5的栅极电压，控制器件量子电导台阶的高度；在系统平衡时，硅库仑岛5的费米能级位于源电极和漏电极电化学势中间。
一种制作具有双量子点接触结构的硅基单电子器件的方法，该方法包括：
A、对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法制作出硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6；
B、热氧化硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6表面，形成氧化物绝缘层7；
C、采用电子束光刻、金属淀积和剥离、热退火，在硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6上实现欧姆电极接触。
上述方案中，所述步骤A包括：
A1、热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；
A2、利用电子束曝光技术按照晶向在SOI衬底上制作硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6的图形；
A3、利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；
A4、利用各项异性湿法腐蚀技术TMAH+异丙醇IPA，将二氧化硅掩膜层上的图形转移到顶层硅上。
上述方案中，步骤B中所述硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6的表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；
步骤B中所述硅库仑岛5与硅源极欧姆导电台阶3和硅漏极欧姆导电台阶4点接触结构处，由于应力大，在热氧化过程中，氧化速率慢，而在点接触结构处的周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成两个单电子晶体管。
上述方案中，所述步骤C包括：
C1、在所述硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6上覆盖电子束胶，利用电子束曝光获得金属电极图形；
C2、通过金属淀积和剥离，获得金属电极；
C3、通过热退火，在实现金属电极的欧姆电极接触。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的这种具有双量子点接触结构的硅基单电子器件，实现了硅基单电子器件批量地具有稳定控制单电子输运的能力，并有效克服了硅基单电子晶体管由于量子点尺寸差异所带来的量子电学性能的不一致性。
2、本发明提供的这种具有双量子点接触结构的硅基单电子器件，通过在SOI衬底的顶层硅上，制备一个用于存储电荷的硅库仑岛，硅库仑岛夹在两个具有量子点接触结构的单电子晶体管，以及一个用于控制硅库仑岛存储电荷量的硅侧栅电极之间。在库仑岛的源漏两极加上偏压，电荷将通过一端单电子晶体管单个顺序隧穿进入硅库仑岛，再通过另一端单电子晶体管单个顺序隧穿流出。在硅侧栅电极上加上偏压，吸引电荷进入硅库仑岛并存储在硅库仑岛中。硅库仑岛的费米能级将随存储的电荷量变化，硅库仑岛的费米能级的变化将改变流入和流出电荷的几率。通过改变源漏电压和硅库仑岛的栅极电压，可以控制器件的库仑电导台阶的高度，存储或排空库仑岛内的存储电荷。系统平衡时，硅库仑岛的费米能级将位于源电极和漏电极电化学势中间。
3、本发明提供的这种具有双量子点接触结构的硅基单电子器件，双量子点接触结构的硅基单电子器件具有顺序隧穿过程，更为容易克服室温热浮动带来的环境噪声，从而更为容易实现低功率、高密度集成、超快的响应速度等单电子器件的优点。
附图说明
图1为本发明提供的具有双量子点接触结构的硅基单电子器件的结构示意图；
图2为本发明提供的制作具有双量子点接触结构的硅基单电子器件的方法流程图；
图3为依照本发明实施例制作具有双量子点接触结构的硅基单电子器件的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1为本发明提供的具有双量子点接触结构的硅基单电子器件的结构示意图，该硅基单电子器件包括：
用于支撑整个硅基单电子器件的绝缘体上硅SOI衬底，包括硅基底1、绝缘层2和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极导电台阶3、硅漏极导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6，所述硅库仑岛5用于存储电荷，位于硅源极导电台阶3和硅漏极导电台阶4之间，通过量子点接触与硅源极导电台阶3及硅漏极导电台阶4连接，形成品字形状；
位于所述硅库仑岛5的与硅源极导电台阶3和硅漏极导电台阶4相对侧的侧栅电极欧姆导电台阶6，用于控制硅库仑岛5的电荷存储；
通过热氧化形成于硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6表面的氧化硅层7；
位于所述硅源极欧姆导电台阶3上的源极金属电极8和位于所述硅漏极欧姆导电台阶4上的漏极金属电极9；
位于所述侧栅电极欧姆导电台阶6上的侧栅极金属电极10。
上述硅库仑岛5与硅源极欧姆导电台阶3和硅漏极欧姆导电台阶4点接触结构处，在热氧化过程中，通过材料应力的作用形成两个硅量子点，构成两个单电子晶体管。所述两个硅量子点接触结构的单电子晶体管用于控制单电子电荷顺序隧穿进入和流出硅库仑岛5。
上述侧栅电极欧姆导电台阶6上的电势场通过电容耦合作用于硅库仑岛5，吸引电荷进入硅库仑岛并存储在硅库仑岛5中；所述硅库仑岛5的费米能级随存储电荷量的变化而变化，硅库仑岛5的费米能级的变化将改变流入和流出电荷的几率；通过改变硅库仑岛5的栅极电压，控制器件量子电导台阶的高度；在系统平衡时，硅库仑岛5的费米能级位于源电极和漏电极电化学势中间。
基于图1所示的具有双量子点接触结构的硅基单电子器件的结构示意图，图2示出了本发明制作具有双量子点接触结构的硅基单电子器件的方法流程图，该方法包括以下步骤：
步骤201：对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法制作出硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6；
步骤202：热氧化硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6表面，形成氧化物绝缘层7；
步骤203：采用电子束光刻、金属淀积和剥离、热退火，在硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6上实现欧姆电极接触。
上述步骤201进一步包括：热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；利用电子束曝光技术按照晶向在SOI衬底上制作硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6的图形；利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；利用各项异性湿法腐蚀技术TMAH+异丙醇IPA，将二氧化硅掩膜层上的图形转移到顶层硅上。
步骤202中所述硅源极欧姆导电台阶3，硅漏极欧姆导电台阶4、硅库仑岛5和侧栅电极欧姆导电台阶6的表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；所述硅库仑岛5与硅源极欧姆导电台阶3和硅漏极欧姆导电台阶4点接触结构处，由于应力大，在热氧化过程中，氧化速率慢，而在点接触结构处的周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成两个单电子晶体管。
上述步骤203进一步包括：在所述硅源极导电台阶3和硅漏极导电台阶4上覆盖电子束胶，利用电子束曝光获得源极欧姆金属电极8和漏极欧姆金属电极9的图形；刻蚀所述氧化物层7，获得源极欧姆金属电极8和漏极欧姆金属电极9的氧化物窗口；通过金属淀积、剥离和热退火，实现源极欧姆金属电极8和漏极欧姆金属电极9的欧姆电极接触。
上述步骤204进一步包括：在所述硅源极欧姆导电台阶3、硅漏极欧姆导电台阶4、硅库仑岛5和硅侧栅电极欧姆导电台阶6上覆盖电子束胶，利用电子束曝光获得金属电极图形；通过金属淀积和剥离，获得金属电极；通过热退火，在实现金属电极的欧姆电极接触。
基于图2所述的制作具有双量子点接触结构的硅基单电子器件的方法流程图，以下结合具体的实施例对本发明制作具有双量子点接触结构的硅基单电子器件的方法进一步详细说明。
如图3所示，图3为依照本发明实施例制作具有双量子点接触结构的硅基单电子器件的方法流程图，具体包括如下步骤：
步骤301：在SOI硅薄膜上制作出纳米线电导结构。首先，热氧化(100)SOI衬底，在顶层硅表面形成二氧化硅掩膜层；根据图1所述的结构设计的版图，利用光刻和电子束曝光技术按照SOI顶层硅的晶向在覆盖二氧化硅的SOI片上制作硅纳米线电导结构图形，包括硅源极欧姆导电台阶(3)，硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)。硅库仑岛(5)位于硅源极导电台阶(3)和漏极导电台阶(4)之间，通过量子点接触与硅源极导电台阶(3)和漏极导电台阶(4)相联接，形成“品”字形状。
步骤302：图形转移。利用感应耦合等离子体干法刻蚀技术刻蚀氧化硅，将电子束胶上的图形转移到氧化硅层；利用各项异性湿法腐蚀技术+异丙醇(TMAH+IPA)，将氧化层上的图形转移到顶层硅上。由于不同晶面的腐蚀速率不同，器件的导电台阶图形将按照晶向和晶面形成非常光滑侧表面。
步骤303：热氧化。所述硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；所述硅库仑岛(5)与硅源极欧姆导电台阶(3)和硅漏极欧姆导电台阶(4)点接触结构处，由于应力最大，在热氧化过程中，氧化速率最慢，而在其周围，应力降低，容易形成氧化物势垒，因此通过点接触处材料应力的作用，可形成硅量子点，构成两个单电子晶体管。
步骤304：制作欧姆接触金属电极。所述硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和硅侧栅电极欧姆导电台阶(6)上覆盖电子束胶，利用电子束曝光获得金属电极图形；通过金属淀积和剥离Ti/Al，获得金属电极Ti/Al，去胶后，在450C°至550C°下高温退火实现金属电极的欧姆电极接触。最后，覆盖绝缘层，光刻出电极引线窗口。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种具有双量子点接触结构的硅基单电子器件，其特征在于，该硅基单电子器件包括：
用于支撑整个硅基单电子器件的绝缘体上硅SOI衬底，包括硅基底(1)、绝缘层(2)和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)，所述硅库仑岛(5)用于存储电荷，位于硅源极欧姆导电台阶(3)和硅漏极欧姆导电台阶(4)之间，通过量子点接触与硅源极欧姆导电台阶(3)及硅漏极欧姆导电台阶(4)连接，形成品字形状；
位于所述硅库仑岛(5)的与硅源极欧姆导电台阶(3)和硅漏极欧姆导电台阶(4)相对侧的侧栅电极欧姆导电台阶(6)，用于控制硅库仑岛(5)的电荷存储；
通过热氧化形成于硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)表面的氧化硅层(7)；
位于所述硅源极欧姆导电台阶(3)上的源极金属电极(8)和位于所述硅漏极欧姆导电台阶(4)上的漏极金属电极(9)；以及
位于所述侧栅电极欧姆导电台阶(6)上的侧栅极金属电极(10)；
其中，所述硅库仑岛(5)与硅源极欧姆导电台阶(3)和硅漏极欧姆导电台阶(4)点接触结构处，在热氧化过程中，通过材料应力的作用形成两个硅量子点，构成两个单电子晶体管。
2.根据权利要求1所述的具有双量子点接触结构的硅基单电子器件，其特征在于，所述两个硅量子点接触结构的单电子晶体管用于控制单电子电荷顺序隧穿进入和流出硅库仑岛(5)。
3.根据权利要求1所述的具有双量子点接触结构的硅基单电子器件，其特征在于，所述侧栅电极欧姆导电台阶(6)上的电势场通过电容耦合作用于硅库仑岛(5)，吸引电荷进入硅库仑岛并存储在硅库仑岛(5)中；所述硅库仑岛(5)的费米能级随存储电荷量的变化而变化，硅库仑岛(5)的费米能级的变化将改变流入和流出电荷的几率；通过改变硅库仑岛(5)的栅极电压，控制器件量子电导台阶的高度；在系统平衡时，硅库仑岛(5)的费米能级位于源电极和漏电极电化学势中间。
4.一种制作具有双量子点接触结构的硅基单电子器件的方法，其特征在于，该方法包括：
A、对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法制作出硅源极欧姆导电台阶(3)，硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)；
B、热氧化硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)表面，形成氧化物绝缘层(7)；所述硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和侧栅电极欧姆导电台阶(6)的表面，在热氧化过程中形成绝缘氧化层，钝化硅表面态；
C、采用电子束光刻、金属淀积和剥离、热退火，在硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和硅侧栅电极欧姆导电台阶(6)上实现欧姆电极接触。
5.根据权利要求4所述的制作具有双量子点接触结构的硅基单电子器件的方法，其特征在于，所述步骤A包括：
A1、热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；
A2、利用电子束曝光技术按照晶向在SOI衬底上制作硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和硅侧栅电极欧姆导电台阶(6)的图形；
A3、利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；
A4、利用各项异性湿法腐蚀技术TMAH+异丙醇IPA，将二氧化硅掩膜层上的图形转移到顶层硅上。
6.根据权利要求5所述的制作具有双量子点接触结构的硅基单电子器件的方法，其特征在于，
步骤B中所述硅库仑岛(5)与硅源极欧姆导电台阶(3)和硅漏极欧姆导电台阶(4)点接触结构处，由于应力大，在热氧化过程中，氧化速率慢，而在点接触结构处的周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成两个单电子晶体管。
7.根据权利要求5所述的制作具有双量子点接触结构的硅基单电子器件的方法，其特征在于，所述步骤C包括：
C1、在所述硅源极欧姆导电台阶(3)、硅漏极欧姆导电台阶(4)、硅库仑岛(5)和硅侧栅电极欧姆导电台阶(6)上覆盖电子束胶，利用电子束曝光获得金属电极图形；
C2、通过金属淀积和剥离，获得金属电极；
C3、通过热退火，在实现金属电极的欧姆电极接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101198344A CN101359683B (zh) | 2007-08-01 | 2007-08-01 | 具有双量子点接触结构的硅基单电子器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101198344A CN101359683B (zh) | 2007-08-01 | 2007-08-01 | 具有双量子点接触结构的硅基单电子器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101359683A CN101359683A (zh) | 2009-02-04 |
| CN101359683B true CN101359683B (zh) | 2011-05-04 |
Family
ID=40332073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101198344A Expired - Fee Related CN101359683B (zh) | 2007-08-01 | 2007-08-01 | 具有双量子点接触结构的硅基单电子器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101359683B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1353461A (zh) * | 2000-11-09 | 2002-06-12 | 中国科学院物理研究所 | 一种单电子晶体管及其制备方法 |
| CN1366178A (zh) * | 2001-01-18 | 2002-08-28 | 中国科学院物理研究所 | 对电荷超敏感的库仑计及其制备方法 |
| CN1953205A (zh) * | 2005-10-20 | 2007-04-25 | 中国科学院半导体研究所 | 通过注氧进行量子限制的硅基单电子晶体管及制作方法 |
-
2007
- 2007-08-01 CN CN2007101198344A patent/CN101359683B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1353461A (zh) * | 2000-11-09 | 2002-06-12 | 中国科学院物理研究所 | 一种单电子晶体管及其制备方法 |
| CN1366178A (zh) * | 2001-01-18 | 2002-08-28 | 中国科学院物理研究所 | 对电荷超敏感的库仑计及其制备方法 |
| CN1953205A (zh) * | 2005-10-20 | 2007-04-25 | 中国科学院半导体研究所 | 通过注氧进行量子限制的硅基单电子晶体管及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101359683A (zh) | 2009-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8168964B2 (en) | Semiconductor device using graphene and method of manufacturing the same | |
| Mack et al. | Mechanically flexible thin-film transistors that use ultrathin ribbons of silicon derived from bulk wafers | |
| Snow et al. | A metal/oxide tunneling transistor | |
| Wang et al. | Development of ultra-high density silicon nanowire arrays for electronics applications | |
| Pennelli | Top down fabrication of long silicon nanowire devices by means of lateral oxidation | |
| CN105742345A (zh) | 一种隧穿场效应晶体管及其制备方法 | |
| Xu et al. | Lateral piezopotential-gated field-effect transistor of ZnO nanowires | |
| US5972744A (en) | Quantum effect device, method of manufacturing the same | |
| CN101359684B (zh) | 围栅控制结构的硅基单电子晶体管及其制作方法 | |
| KR100444270B1 (ko) | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 | |
| Saitoh et al. | Large Coulomb blockade oscillations at room temperature in ultranarrow wire channel MOSFETs formed by slight oxidation process | |
| CN100409454C (zh) | 通过注氧进行量子限制的硅基单电子晶体管 | |
| Deshpande et al. | 300 K operating full-CMOS integrated single electron transistor (SET)-FET circuits | |
| Lee et al. | The characteristic of elongated Coulomb-blockade regions in a Si quantum-dot device coupled via asymmetric tunnel barriers | |
| Hu et al. | A dual-gate-controlled single-electron transistor using self-aligned polysilicon sidewall spacer gates on silicon-on-insulator nanowire | |
| CN101359683B (zh) | 具有双量子点接触结构的硅基单电子器件及其制作方法 | |
| CN108206214B (zh) | 一种基于金-黑磷烯的负微分电阻场效应晶体管及其制备 | |
| KR102288241B1 (ko) | 스페이서 층이 있는 이종 접합 기반의 음미분저항 소자 | |
| Li et al. | Study of tunneling currents through germanium quantum-dot single-hole and-electron transistors | |
| JP3361442B2 (ja) | 量子効果素子の製造方法、半導体装置及び半導体装置の製造方法 | |
| Ecoffey et al. | A hybrid CMOS–SET co-fabrication platform using nano-grain polysilicon wires | |
| KR100276436B1 (ko) | 상온 단전자 소자 제작방법 | |
| KR100346778B1 (ko) | 박막증착에 의한 다중접합 단전자 트랜지스터의 제조방법 | |
| Jeon et al. | Nanoscale floating-gate characteristics of colloidal Au nanoparticles electrostatically assembled on Si nanowires | |
| Kshirsagar et al. | Fabrication of 100nm Nano Pillars on Silicon |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110504 Termination date: 20110801 |