JP3361442B2 - 量子効果素子の製造方法、半導体装置及び半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、量子効果素子及びその製造方
法、並びに半導体細線を用いた単電子トランジスタによ
り二分決定グラフ回路を形成し該回路を簡潔化した半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、パーソナル携帯機器に対するＬＳ
Ｉの低消費電力化の強い要求がある。ＬＳＩの低消費電
力化は、携帯機器全体の低消費電力化をもたらすため、
電池駆動における動作時間の延長を可能にするからであ
り、このため、半導体素子の低消費電力化が着実に進め
られてきている。

【０００３】近年、半導体素子の主流となっているＣＭ
ＯＳ型半導体素子にあっては、その消費電力ＰがＰ＝ｆ
・Ｃ・Ｖ² で表わされる。ここで、ｆは回路の動作周波
数、Ｃは回路全体の等価容量、Ｖは動作電源電圧であ
る。これにより、動作周波数ｆを同一として比較した場
合に、消費電力Ｐを低減するには、回路全体の等価容量
Ｃを低減し、動作電源電圧Ｖを小さくすることが必要と
なる。容量を低減し、動作電圧を小さくすることは、即
ち、移動するキャリアの数を減少させることに対応す
る。

【０００４】従って、半導体素子の低消費電力化を図る
ためには、信号を伝達するキャリアの数を減少させるこ
とが必要である。単一電子素子はその究極の形であり、
信号を１つの電子で伝達する（Nakazato et al., IEDM
Tech. Digest, p487(1992)）。この単一電子素子はポス
トＳｉ−ＶＬＳＩの最有力候補として注目を集めてい
る。近年の微細加工技術の進展に伴って、電子の波長と
同程度の微細構造を形成することが可能になり、数個の
電子を用いた素子でビット情報を表わし、今日の半導体
デバイスの概念の延長で単一電子素子を構築する試みが
なされている。

【０００５】以下、従来の４端子単一電子素子を図面を
参照しながら説明する。

【０００６】図９（ａ）は従来の疑似ＣＭＯＳ単一電子
回路に用いる４端子単一電子素子を示す概略回路図であ
る（Tucker JR : J. Appl. Phys. 72, 4399 (1992)）。
図９（ａ）に示すように、従来の４端子単一電子素子
は、一方の電極が共通接続部１０１に接続され、他方の
電極がドレイン端子１０２に接続された第１のトンネル
接合１０３と、一方の電極が共通接続部１０１に接続さ
れ、他方の電極がソース端子１０４に接続された第２の
トンネル接合１０５と、一方の電極が共通接続部１０１
に接続され、他方の電極がゲート端子１０６に接続され
た第１のキャパシタ１０７と、一方の電極が共通接続部
１０１に接続され、他方の電極が電源端子１０８に接続
された第２のキャパシタ１０９とから構成されている。

【０００７】４端子単一電子素子の動作は、例えば、電
源端子１０８を電源電圧ＶDDに設定し、ゲート端子１０
６をゲート電極として動作させれば、ｎ型素子となり、
電源端子１０８を接地し、ゲート端子１０６をゲート電
極として動作させれば、ｐ型素子となる。従って、これ
らｎ型とｐ型との４端子単一電子素子を１つずつ組み合
わせれば、ＣＭＯＳ回路と同等な回路を構築することが
できる。図９（ｂ）は従来の４端子単一電子素子の動作
のシミュレーション結果であり、ＭＯＳＦＥＴのＶｄ−
Ｉｄ特性と同様な特性が得られることが予測されてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の単一電子素子は、信号を１つの電子で伝達するもの
であり、低消費電力化の観点からは究極のデバイスの一
つと考えられるものの、以下に挙げるように２つの問題
を有している。

【０００９】第１の問題は加工技術にある。加工技術に
関しては、量産性及び材料安定性に優れたシリコンを用
いて図９（ａ）の素子を実現しようとする場合には、図
９（ｂ）に示されているように、トンネル接合の容量を
数ａＦ（アトファラッド：１０^-18 Ｆ）と極めて小さな
値にする必要があり、ｎｍレベルの微細加工技術が不可
欠となる。従来の電子線リソグラフィー技術を用いた量
子効果素子の製造方法では、幅１０ｎｍ程度の描画が限
界であり、顕著な量子効果が期待できる数ｎｍ以下の素
子形成は困難であるという問題を有している。また、電
子線を用いた場合には、シリコン基板表面にプロセスダ
メージが生じるため、素子特性を劣化させるという問題
を有している。

【００１０】第２の問題は回路技術にある。回路技術に
関しては、単一電子素子は従来のＶＬＳＩの主流である
ＣＭＯＳ技術とは動作機構が異なっており、且つ、原理
的に入力電圧及び出力電圧が極めて小さいため、従来の
回路技術と異なった論理回路の技術を適用する必要があ
る。これに対して、単電子トランジスタを用いて二分決
定グラフ回路を構築するという提案が出ている（雨宮好
仁ら，応用物理，64,No.8, 765-768(1995)）。

【００１１】本発明は、前記従来の問題を解決し、素子
専有面積が極めて小さく、且つ、低消費電力の量子効果
素子を実現できるようにすることを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、既存のシリコン半導体技術に適合する、
走査型プローブ顕微鏡を用いた電界支援酸化プロセス及
び結晶異方性エッチングを応用したダメージフリープロ
セスを用いる構成とするものである。単一電子素子は、
原理的に入力電圧及び出力電圧が非常に小さいため、電
圧振幅を大きく扱える他のデバイスと結合させる必要が
あり、本発明を用いた製造方法を用いると、現在主流で
あるＳｉ−ＣＭＯＳデバイスと容易に且つ確実に結合さ
せることができる。

【００１３】

【００１４】

【００１５】 具体的に請求項１の発明が講じた解決手
段は、量子効果素子の製造方法を、ＳＯＩ基板の上部シ
リコン層の主面に対して全面エッチングを行なうことに
より前記上部シリコン層を薄膜化して薄膜シリコン層を
形成する工程と、前記薄膜シリコン層の主面に導電性プ
ローブ針を接近させると共に、該導電性プローブ針を前
記ＳＯＩ基板の一辺に対して平行に且つ前記主面に沿っ
て走査させて電界支援酸化を行なうことにより、前記薄
膜シリコン層の表面に電界支援酸化膜よりなる第１の直
線パターンを形成する工程と、前記第１の直線パターン
の所定領域に導電性プローブ針を接近させると共に、該
導電性プローブ針を前記第１の直線パターンに対して垂
直に且つ前記主面に沿って走査させて電界支援酸化を行
なうことにより、前記薄膜シリコン層の表面に、電界支
援酸化膜よりなり、前記第１の直線パターンと交差部を
有する第２の直線パターンを形成する工程と、前記第１
の直線パターン及び第２の直線パターンをマスクにして
前記薄膜シリコン層に対して異方性エッチングを行なう
ことにより、シリコンよりなり交差部を有する第１の量
子細線及び第２の量子細線を形成する工程と、前記第１
の直線パターン及び第２の直線パターンを除去した後、
前記第１の量子細線における交差部を挟む第１の領域及
び第２の領域に導電性プローブ針を順次接近させて電界
支援酸化を行なうことにより、前記第１の領域及び第２
の領域に電界支援酸化膜よりなるトンネル障壁をそれぞ
れ形成する工程と、前記第２の量子細線における交差部
を挟む第３の領域及び第４の領域に導電性プローブ針を
順次接近させて電界支援酸化を行なうことにより、前記
第３の領域及び第４の領域に電界支援酸化膜よりなる絶
縁膜をそれぞれ形成する工程とを備えている構成とする
ものである。

【００１６】 請求項１の構成により、上部シリコン層
を薄膜化して薄膜シリコン層を形成した後、導電性プロ
ーブ針を薄膜シリコン層の主面に接近させ、且つ、該主
面に沿って走査させることにより、電界支援酸化膜より
なる第１の直線パターン及び該第１の直線パターンと交
差する第２の直線パターンを形成し、その後、第１及び
第２の直線パターンをマスクにして薄膜シリコン層に対
して異方性エッチングを行なうことにより、互いに交差
する交差部を有する第１及び第２の量子細線とを形成
し、第１の量子細線の交差部を挟む第１の領域及び第２
の領域に導電性プローブ針を順次接近させて電界支援酸
化膜よりなるトンネル障壁をそれぞれ形成すると共に、
第２の量子細線の交差部を挟む第３の領域及び第４の領
域に導電性プローブ針を順次接近させて電界支援酸化膜
よりなる絶縁膜をそれぞれ形成するため、第１の量子細
線の第１の領域側の端部をソース電極とし、第２の領域
側の端部をドレイン電極とし、第２の量子細線の第３の
領域側の端部を第１のゲート電極とし、第４の領域側の
端部を第２のゲート電極とすると、疑似ＣＭＯＳ単一電
子回路に用いる４端子単一電子素子を確実に実現するこ
とができる。

【００１７】 請求項２の発明が講じた解決手段は、半
導体装置を、ＳＯＩ基板上に形成されたシリコンよりな
る島形状のキャリア転送部と、ＳＯＩ基板上で且つ前記
キャリア転送部の一端部に第１のトンネル障壁を介して
形成されたシリコンよりなる第１の量子細線と、ＳＯＩ
基板上で且つ前記キャリア転送部の他端部に第２のトン
ネル障壁を介して形成されたシリコンよりなる第２の量
子細線と、ＳＯＩ基板上で且つ前記キャリア転送部の前
記一端部と前記他端部との間に第３のトンネル障壁を介
して形成されたシリコンよりなる第３の量子細線と、前
記キャリア転送部に絶縁膜を介して形成された第１の制
御電極と、前記第２の量子細線に絶縁膜を介して形成さ
れた第２の制御電極と、前記第３の量子細線に絶縁膜を
介して形成された第３の制御電極とを備えている構成と
するものである。

【００１８】 請求項２の構成により、第１の量子細線
を入力端子とし、第２の量子細線を第１の出力端子と
し、第３の量子細線を第２の出力端子とし、入力端子に
入力され、キャリア転送部に絶縁膜を介して形成された
第１の制御電極に電位を印加することにより該キャリア
転送部に転送されたキャリアを、第２の量子細線に絶縁
膜を介して形成された第２の制御電極、又は第３の量子
細線に絶縁膜を介して形成された第３の制御電極に電位
を印加することにより、第１の出力端子又は第２の出力
端子に出力する二分決定グラフ回路を確実に実現するこ
とができる。

【００１９】 請求項３の発明は、請求項２の構成に、
前記第１、第２及び第３のトンネル障壁は、量子細線の
一部分が他の部分よりも断面積が小さく形成された量子
細線コンストリクションよりなる構成を付加するもので
ある。

【００２０】 請求項４の発明が講じた解決手段は、半
導体装置を、ＳＯＩ基板上に形成されたシリコンよりな
る島形状の第１のキャリア転送部と、ＳＯＩ基板上で且
つ前記第１のキャリア転送部の一端部に第１のトンネル
障壁を介して形成されたシリコンよりなる第１の量子細
線と、ＳＯＩ基板上で且つ前記第１のキャリア転送部の
他端部に第２のトンネル障壁を介して形成されたシリコ
ンよりなる第２の量子細線と、ＳＯＩ基板上で且つ前記
第１のキャリア転送部の前記一端部と前記他端部との間
に第３のトンネル障壁を介して形成されたシリコンより
なる島形状の第２のキャリア転送部と、ＳＯＩ基板上で
且つ前記第２のキャリア転送部における前記第２の量子
細線側の側部に第４のトンネル障壁を介して形成された
シリコンよりなる第３の量子細線と、前記第１のキャリ
ア転送部に絶縁膜を介して形成された第１の制御電極
と、前記第２の量子細線及び第３の量子細線に絶縁膜を
介して形成された第２の制御電極と、前記第２のキャリ
ア転送部に絶縁膜を介して形成された第３の制御電極と
を備えている構成とするものである。

【００２１】 請求項４の構成により、第１の量子細線
を入力端子とし、第２の量子細線を第１の出力端子と
し、第３の量子細線を第２の出力端子とし、入力端子に
入力され、第１のキャリア転送部に絶縁膜を介して形成
された第１の制御電極に電位を印加することにより該第
１のキャリア転送部に転送されたキャリアを、第２の量
子細線及び第３の量子細線に絶縁膜を介して形成された
第２の制御電極、又は第２のキャリア転送部に絶縁膜を
介して形成された第３の制御電極に電位を印加すること
により、第１の出力端子又は第２の出力端子に出力する
二分決定グラフ回路を確実に実現することができる。

【００２２】 請求項５の発明は、請求項４の構成に、
前記第１、第２、第３及び第４のトンネル障壁は、量子
細線の一部分が他の部分よりも断面積が小さく形成され
た量子細線コンストリクションよりなる構成を付加する
ものである。

【００２３】 請求項６の発明が講じた解決手段は、半
導体装置の製造方法を、ＳＯＩ基板の上部シリコン層の
主面に対して全面エッチングを行なうことにより前記上
部シリコン層を薄膜化して薄膜シリコン層を形成する工
程と、前記上部シリコン層の主面に導電性プローブ針を
接近させると共に、該導電性プローブ針を前記ＳＯＩ基
板の一辺に対して平行に且つ前記主面に沿って走査させ
て電界支援酸化を行なうことにより、前記薄膜シリコン
層の表面に電界支援酸化膜よりなる第１の直線パターン
を形成する工程と、前記第１の直線パターンの所定領域
に導電性プローブ針を接近させると共に、該導電性プロ
ーブ針を前記第１の直線パターンに対して垂直に且つ前
記主面に沿って走査させて電界支援酸化を行なうことに
より、前記薄膜シリコン層の表面に、電界支援酸化膜よ
りなり、前記第１の直線パターンと第１の分岐部により
接続される第２の直線パターンを形成する工程と、前記
第２の直線パターンの所定領域に導電性プローブ針を接
近させると共に、該導電性プローブ針を前記第２の直線
パターンに対して垂直に且つ前記主面に沿って走査させ
て電界支援酸化を行なうことにより、前記薄膜シリコン
層の表面に、電界支援酸化膜よりなり、前記第２の直線
パターンと第２の分岐部により接続される第３の直線パ
ターンを形成する工程と、前記第１の直線パターン、第
２の直線パターン及び第３の直線パターンをマスクにし
て前記薄膜シリコン層に対して異方性エッチングを行な
うことにより、シリコンよりなり、第１の分岐部におい
て互いに接続される第１の量子細線及び第２の量子細線
と、該第２の量子細線と第２の分岐部において接続され
る第３の量子細線とを形成する工程と、前記第１の量子
細線における前記第１の分岐部に対する前記第３の量子
細線の反対側の第１の領域に導電性プローブ針を接近さ
せて電界支援酸化を行なうことにより、前記第１の領域
に電界支援酸化膜よりなる第１のトンネル障壁を形成す
る工程と、前記第１の量子細線における前記第１の分岐
部に対する前記第３の量子細線側の第２の領域に導電性
プローブ針を接近させて電界支援酸化を行なうことによ
り、前記第２の領域に電界支援酸化膜よりなる第２のト
ンネル障壁を形成する工程と、前記第２の量子細線にお
ける前記第２の分岐部に対する前記第１の分岐部側の第
３の領域に導電性プローブ針を接近させて電界支援酸化
を行なうことにより、前記第３の領域に電界支援酸化膜
よりなる第３のトンネル障壁を形成する工程と、前記第
３の量子細線における前記第２の分岐部側の第４の領域
に導電性プローブ針を接近させて電界支援酸化を行なう
ことにより、前記第４の領域に電界支援酸化膜よりなる
第４のトンネル障壁を形成する工程と、前記ＳＯＩ基板
の上に全面にわたって層間絶縁膜を堆積する工程と、前
記層間絶縁膜の上で且つ前記第１の分岐部の上方の領域
に第１の制御電極を形成する工程と、前記層間絶縁膜の
上であって、前記第１の量子細線における前記第２のト
ンネル障壁に対する前記第３の量子細線側の上方の領域
及び前記第３の量子細線の上方の領域に第２の制御電極
を形成する工程と、前記層間絶縁膜の上で且つ前記第２
の分岐部の上方の領域に第３の制御電極を形成する工程
とを備えている構成とするものである。

【００２４】 請求項６の構成により、第１の量子細線
における第１の領域側の端部を入力端子とし、第１の量
子細線における第２の領域側の端部を第１の出力端子と
し、第３の量子細線の端部を第２の出力端子とし、入力
端子に入力され、層間絶縁膜を介して第１の分岐部の上
方の領域に形成された第１の制御電極に電位を印加する
ことにより第１の分岐部に転送されたキャリアを、層間
絶縁膜を介して第１の量子細線における第２のトンネル
障壁に対する第３の量子細線側の上方の領域及び第３の
量子細線の上方の領域に形成された第２の制御電極に、
又は層間絶縁膜を介して第２の分岐部の上方の領域に形
成された第３の制御電極に電位を印加することにより、
第１の出力端子又は第２の出力端子に出力する二分決定
グラフ回路を確実に実現することができる。

【００２５】 請求項７の発明は、請求項６の構成に、
前記第１、第２、第３及び第４のトンネル障壁は、量子
細線の断面が完全に酸化されることにより形成されてい
る構成を付加するものである。

【００２６】 請求項８の発明は、請求項６の構成に、
前記第１、第２、第３及び第４のトンネル障壁は、量子
細線の断面の一部が酸化されることにより形成されてい
る構成を付加するものである。

【００２７】 請求項９の発明は、請求項７又は８の構
成に、前記ＳＯＩ基板における薄膜シリコン層の膜厚は
５０ｎｍ以下である構成を付加するものである。

【００２８】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態を図面に基
づいて説明する。

【００２９】図１（ａ）は本発明の第１の実施形態に係
る量子効果素子を示す模式斜視図である。図１（ａ）に
示すように、シリコンよりなる量子細線１１に、シリコ
ン酸化膜よりなる一対のトンネル障壁部１２に挟まれて
なるシリコン島部１１ａが形成されている。シリコン島
部１１ａの側部の一方にはシリコン酸化膜よりなるゲー
ト絶縁膜１３を介して電位制御用のゲート電極１４が設
けられ、シリコン島１１ａの側部の他方にはシリコン酸
化膜よりなる絶縁膜１５を介して電位制御用の制御電極
１６が設けられている。

【００３０】量子細線１１の幅及び膜厚は、トンネル障
壁部１２の容量値が十分に小さくなるように１０ｎｍ程
度が好ましい。トンネル障壁部１２は、量子細線１１を
局所的に膜厚方向に２ｎｍ〜５ｎｍ酸化させることによ
り形成されている。ゲート絶縁膜１３及び絶縁膜１５は
共にシリコン酸化膜よりなり、その幅は２００ｎｍ以下
であり、好ましくは数１０ｎｍである。また、シリコン
島部１１ａは幅は１０ｎｍであり、長さは２００ｎｍ以
下であり、数１０ｎｍが好ましい。ゲート電極１４及び
制御電極１６はｎ型不純物が高濃度に添加された単結晶
シリコンであるが、これに限らず金属であっても多結晶
シリコンであってもよい。

【００３１】本実施形態に係る量子効果素子は、各端子
が図９（ａ）に示す疑似ＣＭＯＳ単一電子回路の４端子
単一電子素子の端子にそれぞれ対応している。すなわ
ち、量子細線１１の一端１１ｂがソース端子１０４に、
量子細線１１の他端１１ｃがドレイン端子１０２に、ゲ
ート電極１４がゲート端子１０６に、制御電極１６が電
源端子１０８にそれぞれ対応している。従って、制御電
極１６に電源電位ＶDDを印加するとｎチャンネルトラン
ジスタとして機能し、制御電極１６に接地電位を印加す
るとｐチャンネルトランジスタとして機能する。

【００３２】図１（ｂ）は図１（ａ）に示すソース・ド
レイン方向の断面図である。シリコン島部１１ａはトン
ネル障壁部１２を形成する一対のシリコン酸化膜１７が
量子細線１１が延びる方向に互いに間隔をおいて形成さ
れている。ここで、各シリコン酸化膜１７は量子細線１
１の表面からそのほぼ中心部にまで形成されており、量
子細線１１の底部にまでは達していない。この構造を量
子細線コンストリクション（＝くびれ）構造と呼ぶ。そ
の結果、トンネル電流が流れる際に、駆動力が低下せ
ず、また、キャリアの速度も大きくなる。

【００３３】図１（ｃ）は図１（ａ）に示すソース・ド
レイン方向の断面のエネルギー準位を示す図である。図
１（ｃ）に示すように、シリコン酸化膜１７による量子
細線コンストリクション構造を有しているため、トンネ
ル障壁部１２のエネルギーバンドギャップＥg2が量子細
線１１のエネルギーバンドギャップＥg1よりも大きくな
っていることがわかる。ここで、Ｃ．Ｂ．は伝導帯、
Ｖ．Ｂ．は価電子帯をそれぞれ表わしている。

【００３４】このように、本実施形態の量子効果素子に
よると、電子数個でビット情報が記述でき、且つ、疑似
ＣＭＯＳ構造を形成できるため、極めて消費電力が小さ
い電力素子を実現できる。

【００３５】さらに、本量子効果素子は、シリコン島部
１１ａを含めても原理的に一辺が数１０ｎｍの素子面積
で収まるため超高集積化が可能となる。

【００３６】なお、ゲート絶縁膜１３及びゲート電極１
４と、絶縁膜１５及び制御電極１６とは便宜上の名称で
あり、互いに対応する部材が同一であるので、ゲート絶
縁膜１３側を電源端子１０８とし、制御電極１６側をゲ
ート端子１０６として扱えることは明らかである。

【００３７】以下、本発明の第１の実施形態に係る量子
効果素子の製造方法を図面に基づいて説明する。

【００３８】図２（ａ）〜（ｃ）及び図３は本発明の第
１の実施形態に係る量子効果素子の製造方法を示す工程
順斜視図及び断面図である。まず、図２（ａ）に示すよ
うに、面方位が（００１）のシリコン基板２１と、該シ
リコン基板２１の上に形成され厚さが１００ｎｍの埋め
込み酸化膜２２と、該埋め込み酸化膜２２の上に形成さ
れ厚さが１４０ｎｍの上部シリコン層（図示せず）とか
らなるＳＯＩ基板２０を、温度が１０００℃の度酸素雰
囲気中で約１２０分間酸化し、上部シリコン層の上部に
酸化して形成された酸化膜をフッ化水素（ＨＦ）水溶液
中で除去することにより上部シリコン層を薄膜化して、
膜厚が１０ｎｍの薄膜シリコン層２３を形成する。表面
に金（Ａｕ）等をコートした導電性プローブ針（図１
（ｂ）の符号１８にその先端部のみを示す。）を有す
る、例えば、原子間力顕微鏡（ＡＦＭ）や走査型トンネ
ル顕微鏡（ＳＴＭ）のような走査型プローブ顕微鏡を用
いて、該導電性プローブ針を薄膜化された薄膜シリコン
層２３の所定領域に接近させた後、導電性プローブ針に
−１０Ｖのバイアス電圧を印加しながら＜１１０＞結晶
軸方向に垂直、又は平行に走査して電界支援酸化を行な
うことにより、電界支援酸化膜としてのシリコン酸化膜
よりなり、交差部２４Ｃで互いに直行する第１の直線パ
ターン２４Ａと第２の直線パターン２４Ｂとを形成す
る。

【００３９】次に、図２（ｂ）に示すように、エチレン
ジアミンが１０００ｍｌ、ピロカテコールが１４４ｇ及
び純水が２９０ｍｌの混合溶液をエッチング液に用い
て、該エッチング液を温度８０℃に保ちつつ、ＳＯＩ基
板２０に対して１分間のシリコン結晶異方性エッチング
を行なう。シリコン結晶異方性エッチングは、（１１
１）面のエッチングレートが約８ｎｍ／ｍｉｎであるの
に対し、（１００）及び（１１０）方向は約１００ｎｍ
／ｍｉｎのエッチングレートを持つ。図２（ｂ）におけ
るＩ−Ｉ線断面図である図２（ｃ）に示すように、この
特性と、シリコン酸化膜よりなる第１及び第２の直線パ
ターン２４Ａ，２４Ｂの耐エッチング性とにより、該ウ
エットエッチング後には、埋め込み酸化膜２２上に、
（１１１）面を側面に持ち、互いに交差部２３ｃを有し
シリコンよりなる第１の量子細線２３ａと第２の量子細
線２３ｂとからなるシリコン微構造が形成される。この
後、第１の直線パターン２４Ａ及び第２の直線パターン
２４Ｂをフッ酸等で除去する。

【００４０】次に、図３に示すように、走査型プローブ
顕微鏡を用いて、埋め込み酸化膜２２の上における第１
の量子細線２３ａ及び第２の量子細線２３ｂを含む領域
を段差測定して、後工程の描画の位置合わせ用データを
求める。その後、第１の量子細線２３ａにおける交差部
２３ｃを挟む第１の領域及び第２の領域に、（−１０）
Ｖのバイアス電圧が印加された導電性プローブ針を順次
接近させて電界支援酸化を行なうことにより、第１の領
域及び第２の領域に電界支援酸化膜よりなるトンネル障
壁２５ａ，２５ａをそれぞれ形成する。電界支援酸化に
よって生じた、導体であるシリコンの膜厚の差がバンド
ギャップの差に反映され、これにより、ポテンシャル障
壁が形成されることになる。その結果、第１の量子細線
２３ａは、交差部２３ｃが２つのトンネル障壁２５ａに
挟まれるため、第１の量子細線２３ａの一端部にソース
端子が、他端部にドレイン端子がそれぞれ形成される。
各トンネル障壁２５ａは、顕微鏡の導電性プローブ針の
バイアス電圧値等を変化させることにより、電界支援酸
化膜の膜厚等を変化させることができるので、該膜厚に
応じて容量値やトンネル抵抗値を変化させることができ
る。

【００４１】次に、第２の量子細線２３ｂにおける交差
部２３ｃを挟む第３の領域及び第４の領域に、（−３
０）Ｖのバイアス電圧が印加された導電性プローブ針を
順次接近させて電界支援酸化を行なって、第３の領域及
び第４の領域に電界支援酸化膜よりなる絶縁膜２５ｂ，
２５ｂをそれぞれ形成することにより、一対のトンネル
障壁２５ａ，２５ａ及び一対の絶縁膜２５ｂ，２５ｂに
囲まれてなるシリコン島部としての交差部２３ｃが形成
される。これにより、第２の量子細線２３ｂは２つの絶
縁膜２５ｂ、２５ｂにより絶縁分離されるため、一端に
電位制御用のゲート電極が形成され、他端に電位制御用
の制御電極が形成されることになる。

【００４２】このように、本実施形態に係る製造方法に
よると、走査型プローブ顕微鏡をパターン描画に用いて
いるため、数ｎｍレベルの微細加工を容易に行なえる。

【００４３】また、電界支援酸化プロセスにおける導電
性プローブ針のバイアス条件を適当に選ぶことにより、
素子特性や動作温度に大きく関係するトンネル障壁の容
量値や抵抗値を最適化することができ、シリコン島部を
形成する交差部２３ｃを挟む一対のトンネル障壁２５
ａ，２５ａを非対称に形成することも可能である。この
一対のトンネル障壁２５ａ，２５ａを非対称に形成する
ことにより、所望の回路に合わせて、例えば、出力側の
トンネル障壁の容量を入力側のトンネル障壁の容量より
も小さくすることにより、出力時のスピードを大きくで
きるというメリットが生じる。

【００４４】さらに、電界支援酸化プロセスはシリコン
原子表面のみを改質し、結晶異方性エッチングプロセス
もウエットプロセスであるため、プロセスダメージフリ
ーであるので、単一電子素子の誤動作原因となる界面準
位等のオフセット電荷を極めて低いレベルに抑制するこ
とができる。

【００４５】また、結晶異方性エッチングを用いている
ため、量子細線の側面は原子レベルで平坦であるので、
長手方向の幅均一性、直線性に極めて優れており、従っ
て、量子力学的な効果によって電子移動度の向上が期待
できるので、高速動作が可能となる。

【００４６】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。

【００４７】図４（ａ）は本発明の第２の実施形態に係
る半導体装置を示す部分平面図である。図４（ａ）にお
いて、ＳＯＩ基板の上に、シリコンよりなるキャリア転
送部３０と、該キャリア転送部３０の一端部に第１のト
ンネル障壁４１を介して電気的に接続されたシリコンよ
りなる第１の量子細線３１と、キャリア転送部３０の他
端部に第２のトンネル障壁４２を介して電気的に接続さ
れたシリコンよりなる第２の量子細線３２と、キャリア
転送部３０の前記一端部と前記他端部との間に第３のト
ンネル障壁４３を介して電気的に接続されたシリコンよ
りなる第３の量子細線３３とが形成されている。

【００４８】さらに、キャリア転送部３０の上に絶縁膜
（図示せず）を介して形成された制御電極としての第１
のゲート電極５１と、第２の量子細線３２の上に絶縁膜
（図示せず）を介して形成された第２のゲート電極５２
と、第３の量子細線３３の上に絶縁膜（図示せず）を介
して形成された第３のゲート電極５３とが形成されてい
る。

【００４９】キャリア転送部３０及び第１〜第３の量子
細線３１〜３３はそれぞれ幅１００ｎｍ以下で且つ導電
性を有しておればよい。第１〜第３のトンネル障壁４１
〜４３はエネルギー的な障壁として動作し、トンネル電
流が流れればその材料を問わない。また、第１〜第３の
ゲート電極５１〜５３は電位を伝達できるものであれば
その材料を問わない。

【００５０】第１の量子細線３１を信号入力部とし、そ
の入力電圧をＡとする。第２の量子細線３２を第１の出
力検知部とし、その出力電圧をＹ0 とする。第３の量子
細線３３を第２の出力検知部とし、その出力電圧をＹ1
とする。第３のゲート電極５３を信号用制御電極とし、
その制御電位をＸ0 とする。第１のゲート電極５１及び
第２のゲート電極５２をクロック用制御電極とし、その
制御電位をそれぞれφ1 及びφ2 とする。

【００５１】図４（ｂ）は本発明の第２の実施形態の第
１変形例に係る半導体装置を示す部分平面図である。図
４（ｂ）において、ＳＯＩ基板の上に、シリコンよりな
る第１のキャリア転送部３０Ａと、該第１のキャリア転
送部３０Ａの一端部に第１のトンネル障壁４１を介して
電気的に接続されたシリコンよりなる第１の量子細線３
１と、第１のキャリア転送部３０Ａの他端部に第２のト
ンネル障壁４２を介して電気的に接続されたシリコンよ
りなる第２の量子細線３２と、第１のキャリア転送部３
０Ａの前記一端部と前記他端部との間に第３のトンネル
障壁４３を介して電気的に接続されたシリコンよりなる
第２のキャリア転送部３３Ａと、該第２のキャリア転送
部３３Ａにおける第２の量子細線３２側の側部に第４の
トンネル障壁４４を介して電気的に接続されたシリコン
よりなる第３の量子細線３４とが形成されている。

【００５２】さらに、第１のキャリア転送部３０Ａの上
に絶縁膜（図示せず）を介して形成された第１のゲート
電極５１と、第２の量子細線３２及び第３の量子細線３
４の上に絶縁膜（図示せず）を介して形成された第２の
ゲート電極５２と、第２のキャリア転送部３３Ａの上に
絶縁膜（図示せず）を介して形成された第３のゲート電
極５３とが形成されている。

【００５３】第１及び第２のキャリア転送部３０Ａ，３
３Ａ及び第１〜第３の量子細線３１，３２，３４はそれ
ぞれ幅０．１μｍ以下で且つ導電性を有しておればよ
い。第１〜第４のトンネル障壁４１〜４４はエネルギー
的な障壁として動作し、トンネル電流が流れればその材
料を問わない。また、第１〜第３のゲート電極５１〜５
３は電位を伝達できるものであればその材料を問わな
い。

【００５４】第１の量子細線３１を信号入力部とし、そ
の入力電圧をＡとする。第２の量子細線３２を第１の出
力検知部Ｙ0 とし、第３の量子細線３４を第２の出力検
知部Ｙ1 とする。第３のゲート電極５３を信号用制御電
極とし、その制御電位をＸ0とする。第１のゲート電極
５１及び第２のゲート電極５２をクロック用制御電極と
し、その制御電位をそれぞれφ1 及びφ2 とする。

【００５５】図５は本発明の第２の実施形態の第１変形
例に係る半導体装置の等価回路図である。第１のキャリ
ア転送部３０Ａは第１のトンネル障壁４１、第２のトン
ネル障壁４２及び第３のトンネル障壁４３により囲まれ
ており、第２のキャリア転送部３３Ａは第３のトンネル
障壁４３及び第４のトンネル障壁４４により囲まれてい
るため、第１のキャリア転送部３０Ａ又は第２のキャリ
ア転送部３３Ａに電子が格納されると、電子間のクーロ
ン相互作用により他の電子は格納できなくなる。また、
第１のゲート電極５１又は第３のゲート電極５３に適当
な低い電位を印加しておくと、第１のキャリア転送部３
０Ａ又は第２のキャリア転送部３３Ａから電子が流出す
ることもない。第１の量子細線３１に電子が存在する場
合に、第１のゲート電極５１に適当な高い電位を印加す
ると、該第１の量子細線３１中の電子は第１のキャリア
転送部３０Ａに移動する。このとき、第３のゲート電極
５３にさらに高い電位を印加すると、第１のキャリア転
送部３０Ａに移動した電子は、さらに第２のキャリア転
送部３３Ａに移動する。

【００５６】図６は本発明の第２の実施形態の第１変形
例に係る半導体装置における各制御電圧を示すタイミン
グチャートである。図６に示すタイミングで、第１〜第
３のゲート電極５１〜５３に対応する制御電位φ1，φ
2，Ｘ0 をそれぞれ印加すると、第１の出力検知部の出
力電圧Ｙ0 、及び第２の出力検知部の出力電圧Ｙ1 にそ
れぞれ排他的に電荷が出力される。

【００５７】これにより、本実施形態に係る回路は、制
御電位Ｘ0 がＨ（ハイ）であるならば、入力電圧Ａの電
荷を第２の出力検知部に出力電圧Ｙ1 として転送するこ
とができる一方、制御電位Ｘ0 がＬ（ロー）であるなら
ならば、第１の出力検知部に出力電圧Ｙ0 として転送す
ることができるので、二分決定グラフ回路が構成される
ことになる。

【００５８】従って、本実施形態によると、量子細線を
用いた単電子トランジスタによって二分決定グラフ回路
が容易に且つ確実に形成される。

【００５９】なお、量子細線を構成する材料にシリコン
を用いたが、導電性を有する材料であればよい。トンネ
ル障壁はエネルギー的な障壁として動作し、トンネル電
流が流れればよく、例えば、薄いシリコン酸化膜や、量
子細線の周辺酸化による量子細線コンストリクション構
造等を用いるとよい。ゲート電極の材料としては、通
常、シリコン多層配線プロセスとの整合性を図るために
アルミニウム等が考えられるが、電位を伝達することが
できる材料であればよい。

【００６０】（第３の実施形態）以下、本発明の第３の
実施形態を図面に基づいて説明する。

【００６１】図７は本発明の第３の実施形態に係る半導
体装置を示す部分平面図である。図８（ａ）〜（ｆ）は
本発明の第３の実施形態に係る半導体装置の製造方法を
示し、図７のIII−III線における工程順断面図である。
まず、図８（ａ）に示すように、例えば、ＳＩＭＯＸ法
を用いて、シリコン基板６１と、該シリコン基板６１の
上に形成され厚さが８０ｎｍの埋め込み酸化膜６２と、
該埋め込み酸化膜６２の上に形成され厚さが１８０ｎｍ
で主面の面方位が＜１００＞である上部シリコン層６３
ＡとからなるＳＯＩ基板６０を形成する。

【００６２】 次に、図８（ｂ）に示すように、ＳＯＩ
基板６０を温度が１０００℃の酸素雰囲気中で約１２０
分間酸化し、上部シリコン層６３Ａの上部に酸化して形
成された酸化膜をフッ化水素（ＨＦ）水溶液中で除去す
ることにより上部シリコン層６３Ａを薄膜化して、膜厚
が５０ｎｍの薄膜シリコン層６３Ｂを形成する。

【００６３】次に、図８（ｃ）に示すように、表面に金
（Ａｕ）等をコートした導電性プローブ針９０を有す
る、例えば、原子間力顕微鏡（ＡＦＭ）や走査型トンネ
ル顕微鏡（ＳＴＭ）のような走査型プローブ顕微鏡を用
いて、該導電性プローブ針９０を薄膜化された薄膜シリ
コン層６３Ｂの主面の第１の直線パターンを形成する所
定領域に接近させる。その後、導電性プローブ針９０を
接地電位とし、薄膜シリコン層６３Ｂに＋９Ｖのバイア
ス電圧を印加したまま、該導電性プローブ針９０を毎秒
約０．２５μｍの速度で薄膜シリコン層６３Ｂの主面に
沿って直線状に移動させ、薄膜シリコン層６３Ｂに印加
した電界による電界支援酸化を行なって、薄膜シリコン
層６３Ｂの表面に、線幅が約１００ｎｍで膜厚が５ｎｍ
の電界支援酸化膜であり、第１の直線パターンとしての
シリコン酸化膜６５Ａを形成する。続いて、第１の直線
パターンにおける第１のキャリア転送部としての第１の
分岐部（図７に示す符号８１）から、主面内で該第１の
直線パターンに垂直に延びる第２の直線パターンを同じ
く電界支援酸化法を用いて形成すると共に、第２の直線
パターンにおける第２のキャリア転送部としての第２の
分岐部（図７に示す符号８２）から、主面内で該第２の
直線パターンに垂直且つ第１の直線パターンに平行に延
びる第３の直線パターンとしてのシリコン酸化膜６５Ｃ
とを同様に形成する。

【００６４】次に、図８（ｄ）に示すように、エチレン
ジアミンが３００ｍｌ、ピロカテコールが４８ｇ及び純
水が９８ｍｌの混合溶液をエッチング液に用いて、該エ
ッチング液を温度８０℃に保ちつつ、ＳＯＩ基板６０に
対して３０秒間の異方性エッチングを行なう。このエッ
チング液はシリコンに対してエッチングを行なうが、エ
ッチング速度が面方位によって異なっており、＜１１１
＞方向は他の面方位と比較して非常に遅い。従って、こ
のエッチング液中に３０秒間浸した後の薄膜シリコン層
６３Ｂはシリコン酸化膜６５Ａ，６５Ｃ等の下側部分の
みが残るので、第１の量子細線６３ａ、第２の量子細線
（図７に示す符号６３ｂ）及び第３の量子細線６３ｃが
それぞれ形成される。各量子細線６３ａ，６３ｂ、６３
ｃの側面はそれぞれ＜１１１＞面となっている。ここ
で、各量子細線６３ａ，６３ｂ，６３ｃの上面はシリコ
ン酸化膜６５Ａ等によって保護されているためエッチン
グされない。

【００６５】次に、図８（ｅ）に示すように、第１の量
子細線６３ａにおける第１の分岐部８１に対する第３の
量子細線６３ｃの反対側の第１の領域に導電性プローブ
針９０を接近させると共に、該導電性プローブ針９０を
接地電位に印加し且つ第１の量子細線６３ａに＋１５Ｖ
のバイアス電圧を印加しつつ、該導電性プローブ針９０
を第１の量子細線６３ａに対して垂直に毎秒約０．２５
μｍの速度で第１の量子細線６３ａの表面に沿って移動
させる。これにより、印加した電界による電界支援酸化
を用いて、該第１の領域に線幅及び膜厚が約１０ｎｍの
第１のトンネル障壁としての障壁酸化膜（図７に示す符
号６６Ａ）を形成する。同様に、第１の量子細線６３ａ
における第１の分岐部８１に対する第３の量子細線６３
ｃ側の第２の領域に導電性プローブ針９０を接近させて
電界支援酸化を行なうことにより、該第２の領域に電界
支援酸化膜よりなる第２のトンネル障壁としての障壁酸
化膜６６Ｂを形成する。続いて、同様に、第２の量子細
線６３ｂにおける第２の分岐部８２に対する第１の分岐
部８１側の第３の領域に導電性プローブ針９０を接近さ
せて電界支援酸化を行なうことにより、該第３の領域に
電界支援酸化膜よりなる第３のトンネル障壁としての障
壁酸化膜（図７に示す符号６６Ｃ）を形成すると共に、
第３の量子細線６３ｃにおける第２の分岐部８２側の第
４の領域に導電性プローブ針９０を接近させて電界支援
酸化を行なうことにより、該第４の領域に電界支援酸化
膜よりなる第４のトンネル障壁としての障壁酸化膜（図
７に示す符号６６Ｄ）を形成する。

【００６６】次に、図８（ｆ）に示すように、例えば、
常圧ＣＶＤ法を用いて、ＳＯＩ基板６０の上に全面にわ
たって厚さが１００ｎｍの層間絶縁膜としてのシリコン
酸化膜６７を堆積した後、スパッタ法を用いて該シリコ
ン酸化膜６７の上に全面にわたって厚さが５００ｎｍの
アルミニウム薄膜を堆積する。その後、フォトリソグラ
フィーを用いて該アルミニウム薄膜に対して選択的にエ
ッチングを行なって、第１の分岐部８１の上方に第１の
ゲート電極（図７に示す符号６８Ａ）と、第１の量子細
線６３ａにおける障壁酸化膜６６Ｂの第３の量子細線６
３ｃ側の上方及び第３の量子細線６３ｃの上方に第２の
ゲート電極（図７に示す符号６８Ｂ）と、第２の分岐部
８２の上方に第３のゲート電極６８Ｃとをそれぞれ形成
する。

【００６７】このように、本実施形態によると、第２の
実施形態の第１の変形例に示した二分決定グラフ回路を
実現する半導体装置と同一構成の、量子細線を用いた単
電子トランジスタにより構成される半導体装置を確実に
製造することができる。

【００６８】また、走査型プローブ顕微鏡をパターン描
画に用いているため、数ｎｍレベルの微細加工を容易に
行なえると共に、電界支援酸化プロセスにおける導電性
プローブ針のバイアス条件を適当に選ぶことにより、素
子特性や動作温度に大きく関係するトンネル障壁の容量
値や抵抗値を最適化することができる。

【００６９】さらに、電界支援酸化プロセスはシリコン
原子表面のみを改質し、結晶異方性エッチングプロセス
もウエットプロセスであるため、プロセスダメージフリ
ーであるので、単一電子素子の誤動作原因となる界面準
位等のオフセット電荷を極めて低いレベルに抑制するこ
とができる。

【００７０】また、結晶異方性エッチングを用いている
ため、量子細線の側面は原子レベルで平坦であるので、
長手方向の幅均一性、直線性に極めて優れており、従っ
て、量子力学的な効果によって電子移動度の向上が期待
できるので、高速動作が可能となる。

【００７１】なお、量子細線の材料としてシリコンを用
いたが、導電性を有すればその材料を問わない。

【００７２】また、障壁酸化膜は各量子細線を完全に酸
化しない、いわゆる、量子細線の周辺部酸化による量子
細線コンストリクション構造によって障壁を形成した
が、各量子細線の線幅をさらに微細化できれば、各量子
細線を完全に酸化してもよい。このようにすると、装置
のリーク電流が抑制されると共に、装置の冷却温度を比
較的高温にすることができる。なお、各障壁酸化膜はエ
ネルギー的な障壁として動作し、トンネル電流を流すこ
とができるものであればその材料を問わない。例えば、
薄いシリコン酸化膜や量子細線の周辺酸化による量子細
線コンストリクション構造等を用いるとよい。

【００７３】また、ゲート電極の材料としては、シリコ
ン多層配線プロセスとの整合性を図るためアルミニウム
を用いたが、電位を伝達することができればその材料を
問わないことはいうまでもない。

【００７４】また、 導電性プローブ針の材料には、一
般に、金をコーティングしたシリコンが用いられるが、
この他にタングステンや不純物拡散を行なったシリコン
等を用いてもよい。

【００７５】また、異方性エッチングにエチレンジアミ
ンとプロカテコールとの混合水溶液を用いたが、エッチ
ング速度が面方位により異なり、特定の面方位のエッチ
ング速度が他の面方位のエッチング速度よりも非常に遅
ければ、水酸化カリウム（ＫＯＨ）やテトラメチルアン
モニウムハイドロオキサイド（ＴＭＡＨ）等の他の溶液
を用いてもよい。この場合には、主面の面方位を溶液の
異方性によって変更する必要があることはいうまでもな
い。

【００７６】

【００７７】

【発明の効果】 請求項１ の発明に係る量子効果素子の製
造方法によると、第１の量子細線の第１の領域側の端部
をソース電極とし、第２の領域側の端部をドレイン電極
とし、第２の量子細線の第３の領域側の端部を第１のゲ
ート電極とし、第４の領域側の端部を第２のゲート電極
とすると疑似ＣＭＯＳ単一電子回路に用いる４端子単一
電子素子を確実に実現することができる。

【００７８】 請求項２又は４の発明に係る半導体装置
によると、第１の量子細線を入力端子とし、第２の量子
細線を第１の出力端子とし、第３の量子細線を第２の出
力端子とし、入力端子に入力され、キャリア転送部に絶
縁膜を介して形成された第１の制御電極に電位を印加す
ることにより該キャリア転送部に転送されたキャリア
を、第２の制御電極又は第３の制御電極に電位を印加す
ることにより、第１の出力端子又は第２の出力端子に出
力する二分決定グラフ回路を容易に且つ確実に実現する
ことができる。

【００７９】 請求項３又は５の発明に係る半導体装置
によると、第１〜第４の各トンネル障壁は、量子細線の
一部が他の部分よりも断面積が小さく形成された量子細
線コンストリクション構造よりなるため、キャリアに対
して確実にトンネル障壁が形成されると共に、キャリア
速度を大きくできる。

【００８０】 請求項６の発明に係る半導体装置の製造
方法によると、第１の量子細線における第１のトンネル
障壁側の端部を入力端子とし、第１の量子細線の第２の
トンネル障壁側の端部を第１の出力端子とし、第３の量
子細線の端部を第２の出力端子とし、入力端子に入力さ
れ、第１の分岐部の上方の領域に形成された第１の制御
電極に電位を印加することにより第１の分岐部に転送さ
れたキャリアを、第１の量子細線における第２のトンネ
ル障壁に対する第３の量子細線側の上方の領域及び第３
の量子細線の上方の領域に形成された第２の制御電極
に、又は第２の分岐部の上方の領域に形成された第３の
制御電極に電位を印加することにより、第１の出力端子
又は第２の出力端子に出力する二分決定グラフ回路を容
易に且つ確実に実現することができる。

【００８１】 請求項７の発明に係る半導体装置の製造
方法によると、各量子細線におけるトンネル障壁は量子
細線の断面を完全に酸化して構成されているため、リー
ク電流が抑制されると共に、装置の冷却温度を比較的高
温にすることができる。

【００８２】 請求項８の発明に係る半導体装置の製造
方法によると、各量子細線におけるトンネル障壁は量子
細線の断面の一部を酸化して形成されるため、トンネル
障壁が容易に形成されると共に、キャリア速度を大きく
できる。

【００８３】 請求項９の発明に係る半導体装置の製造
方法によると、ＳＯＩ基板における薄膜シリコン層の膜
厚は５０ｎｍ以下であるため、量子細線を確実に形成す
ることができる。

【００８４】 また、該膜厚が２ｎｍ〜１０ｎｍの場合
には、請求項７の発明に係る半導体装置の製造方法の効
果が得られることになり、該膜厚が１０ｎｍ〜５０ｎｍ
の場合には、請求項８の発明に係る半導体装置の製造方
法の効果が得られることになる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施形態に係る量子効
果素子を示す模式斜視図である。（ｂ）はソース・ドレ
イン方向の断面図である。（ｃ）はソース・ドレイン方
向の断面のエネルギー準位を示す図である。

【図２】本発明の第１の実施形態に係る量子効果素子の
製造方法を示す工程順斜視図及び断面図である。

【図３】本発明の第１の実施形態に係る量子効果素子の
製造方法を示す工程順斜視図である。

【図４】（ａ）は本発明の第２の実施形態に係る半導体
装置を示す部分平面図である。（ｂ）は本発明の第２の
実施形態の第１変形例に係る半導体装置を示す部分平面
図である。

【図５】本発明の第２の実施形態の第１変形例に係る半
導体装置の等価回路図である。

【図６】本発明の第２の実施形態の第１変形例に係る半
導体装置における各制御電圧を示すタイミングチャート
である。

【図７】本発明の第３の実施形態に係る半導体装置を示
す部分平面図である。

【図８】本発明の第３の実施形態に係る半導体装置の製
造方法を示し、図７のIII−III線における工程順断面図
である。

【図９】（ａ）は従来の疑似ＣＭＯＳ単一電子回路に用
いる４端子単一電子素子を示す概略回路図である。
（ｂ）は従来の４端子単一電子素子の動作のシミュレー
ション結果を表わすグラフである。

【符号の説明】

１１ 量子細線 １１ａ シリコン島部 １２ トンネル障壁部 １３ ゲート絶縁膜 １４ ゲート電極 １５ 絶縁膜 １６ 制御電極 １７ シリコン酸化膜 １８ 導電性プローブ針 ２０ ＳＯＩ基板 ２１ シリコン基板 ２２ 埋め込み酸化膜 ２３ 薄膜シリコン層 ２３ａ 第１の量子細線 ２３ｂ 第２の量子細線 ２３ｃ 交差部 ２４Ａ 第１の直線パターン ２４Ｂ 第２の直線パターン ２４Ｃ 交差部 ２５ａ トンネル障壁 ２５ｂ 絶縁膜 ３０ キャリア転送部 ３０Ａ 第１のキャリア転送部 ３１ 第１の量子細線 ３２ 第２の量子細線 ３３ 第３の量子細線 ３３Ａ 第２のキャリア転送部 ４１ 第１のトンネル障壁 ４２ 第２のトンネル障壁 ４３ 第３のトンネル障壁 ４４ 第４のトンネル障壁 ５１ 第１のゲート電極 ５２ 第２のゲート電極 ５３ 第３のゲート電極 ６０ ＳＯＩ基板 ６１ シリコン基板 ６２ 埋め込み酸化膜 ６３Ａ 上部シリコン層 ６３Ｂ 薄膜シリコン層 ６３ａ 第１の量子細線 ６３ｂ 第２の量子細線 ６３ｃ 第３の量子細線 ６５Ａ シリコン酸化膜（第１の直線パターン） ６５Ｃ シリコン酸化膜（第２の直線パターン） ６６Ａ 障壁酸化膜（第１のトンネル障壁） ６６Ｂ 障壁酸化膜（第２のトンネル障壁） ６６Ｃ 障壁酸化膜（第３のトンネル障壁） ６６Ｄ 障壁酸化膜（第４のトンネル障壁） ６７ シリコン酸化膜（層間絶縁膜） ６８Ａ 第１のゲート電極 ６８Ｂ 第２のゲート電極 ６８Ｃ 第３のゲート電極 ８１ 第１の分岐部（第１のキャリア転送部） ８２ 第２の分岐部（第２のキャリア転送部） ９０ プローブ針

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平井 義彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 幸 康一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平８−288523（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/66 H01L 27/08 H01L 29/06 H01L 29/786

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 ＳＯＩ基板の上部シリコン層の主面に対
   して全面エッチングを行なうことにより前記上部シリコ
   ン層を薄膜化して薄膜シリコン層を形成する工程と、 前記薄膜シリコン層の主面に導電性プローブ針を接近さ
   せると共に、該導電性プローブ針を前記ＳＯＩ基板の一
   辺に対して平行に且つ前記主面に沿って走査させて電界
   支援酸化を行なうことにより、前記薄膜シリコン層の表
   面に電界支援酸化膜よりなる第１の直線パターンを形成
   する工程と、 前記第１の直線パターンの所定領域に導電性プローブ針
   を接近させると共に、該導電性プローブ針を前記第１の
   直線パターンに対して垂直に且つ前記主面に沿って走査
   させて電界支援酸化を行なうことにより、前記薄膜シリ
   コン層の表面に、電界支援酸化膜よりなり、前記第１の
   直線パターンと交差部を有する第２の直線パターンを形
   成する工程と、 前記第１の直線パターン及び第２の直線パターンをマス
   クにして前記薄膜シリコン層に対して異方性エッチング
   を行なうことにより、シリコンよりなり交差部を有する
   第１の量子細線及び第２の量子細線を形成する工程と、 前記第１の直線パターン及び第２の直線パターンを除去
   した後、前記第１の量子細線における交差部を挟む第１
   の領域及び第２の領域に導電性プローブ針を順次接近さ
   せて電界支援酸化を行なうことにより、前記第１の領域
   及び第２の領域に電界支援酸化膜よりなるトンネル障壁
   をそれぞれ形成する工程と、 前記第２の量子細線における交差部を挟む第３の領域及
   び第４の領域に導電性プローブ針を順次接近させて電界
   支援酸化を行なうことにより、前記第３の領域及び第４
   の領域に電界支援酸化膜よりなる絶縁膜をそれぞれ形成
   する工程とを備えていることを特徴とする量子効果素子
   の製造方法。
2. 【請求項２】 ＳＯＩ基板上に形成されたシリコンより
   なる島形状のキャリア転送部と、 ＳＯＩ基板上で且つ前記キャリア転送部の一端部に第１
   のトンネル障壁を介して形成されたシリコンよりなる第
   １の量子細線と、 ＳＯＩ基板上で且つ前記キャリア転送部の他端部に第２
   のトンネル障壁を介して形成されたシリコンよりなる第
   ２の量子細線と、 ＳＯＩ基板上で且つ前記キャリア転送部の前記一端部と
   前記他端部との間に第３のトンネル障壁を介して形成さ
   れたシリコンよりなる第３の量子細線と、 前記キャリア転送部に絶縁膜を介して形成された第１の
   制御電極と、 前記第２の量子細線に絶縁膜を介して形成された第２の
   制御電極と、 前記第３の量子細線に絶縁膜を介して形成された第３の
   制御電極とを備えていることを特徴とする半導体装置。
3. 【請求項３】 前記第１、第２及び第３のトンネル障壁
   は、量子細線の一部分が他の部分よりも断面積が小さく
   形成された量子細線コンストリクションよりなることを
   特徴とする請求項２に記載の半導体装置。
4. 【請求項４】 ＳＯＩ基板上に形成されたシリコンより
   なる島形状の第１のキャリア転送部と、 ＳＯＩ基板上で且つ前記第１のキャリア転送部の一端部
   に第１のトンネル障壁を介して形成されたシリコンより
   なる第１の量子細線と、 ＳＯＩ基板上で且つ前記第１のキャリア転送部の他端部
   に第２のトンネル障壁を介して形成されたシリコンより
   なる第２の量子細線と、 ＳＯＩ基板上で且つ前記第１のキャリア転送部の前記一
   端部と前記他端部との間に第３のトンネル障壁を介して
   形成されたシリコンよりなる島形状の第２のキャリア転
   送部と、 ＳＯＩ基板上で且つ前記第２のキャリア転送部における
   前記第２の量子細線側の側部に第４のトンネル障壁を介
   して形成されたシリコンよりなる第３の量子細線と、 前記第１のキャリア転送部に絶縁膜を介して形成された
   第１の制御電極と、 前記第２の量子細線及び第３の量子細線に絶縁膜を介し
   て形成された第２の制御電極と、 前記第２のキャリア転送部に絶縁膜を介して形成された
   第３の制御電極とを備えていることを特徴とする半導体
   装置。
5. 【請求項５】 前記第１、第２、第３及び第４のトンネ
   ル障壁は、量子細線の一部分が他の部分よりも断面積が
   小さく形成された量子細線コンストリクションよりなる
   ことを特徴とする請求項４に記載の半導体装置。
6. 【請求項６】 ＳＯＩ基板の上部シリコン層の主面に対
   して全面エッチングを行なうことにより前記上部シリコ
   ン層を薄膜化して薄膜シリコン層を形成する工程と、 前記上部シリコン層の主面に導電性プローブ針を接近さ
   せると共に、該導電性プローブ針を前記ＳＯＩ基板の一
   辺に対して平行に且つ前記主面に沿って走査させて電界
   支援酸化を行なうことにより、前記薄膜シリコン層の表
   面に電界支援酸化膜よりなる第１の直線パターンを形成
   する工程と、 前記第１の直線パターンの所定領域に導電性プローブ針
   を接近させると共に、該導電性プローブ針を前記第１の
   直線パターンに対して垂直に且つ前記主面に沿って走査
   させて電界支援酸化を行なうことにより、前記薄膜シリ
   コン層の表面に、電界支援酸化膜よりなり、前記第１の
   直線パターンと第１の分岐部により接続される第２の直
   線パターンを形成する工程と、 前記第２の直線パターンの所定領域に導電性プローブ針
   を接近させると共に、該導電性プローブ針を前記第２の
   直線パターンに対して垂直に且つ前記主面に沿って走査
   させて電界支援酸化を行なうことにより、前記薄膜シリ
   コン層の表面に、電界支援酸化膜よりなり、前記第２の
   直線パターンと第２の分岐部により接続される第３の直
   線パターンを形成する工程と、 前記第１の直線パターン、第２の直線パターン及び第３
   の直線パターンをマスクにして前記薄膜シリコン層に対
   して異方性エッチングを行なうことにより、シリコンよ
   りなり、第１の分岐部において互いに接続される第１の
   量子細線及び第２の量子細線と、該第２の量子細線と第
   ２の分岐部において接続される第３の量子細線とを形成
   する工程と、 前記第１の量子細線における前記第１の分岐部に対する
   前記第３の量子細線の反対側の第１の領域に導電性プロ
   ーブ針を接近させて電界支援酸化を行なうことにより、
   前記第１の領域に電界支援酸化膜よりなる第１のトンネ
   ル障壁を形成する工程と、 前記第１の量子細線における前記第１の分岐部に対する
   前記第３の量子細線側の第２の領域に導電性プローブ針
   を接近させて電界支援酸化を行なうことにより、前記第
   ２の領域に電界支援酸化膜よりなる第２のトンネル障壁
   を形成する工程と、 前記第２の量子細線における前記第２の分岐部に対する
   前記第１の分岐部側の第３の領域に導電性プローブ針を
   接近させて電界支援酸化を行なうことにより、前記第３
   の領域に電界支援酸化膜よりなる第３のトンネル障壁を
   形成する工程と、 前記第３の量子細線における前記第２の分岐部側の第４
   の領域に導電性プローブ針を接近させて電界支援酸化を
   行なうことにより、前記第４の領域に電界支援酸化膜よ
   りなる第４のトンネル障壁を形成する工程と、 前記ＳＯＩ基板の上に全面にわたって層間絶縁膜を堆積
   する工程と、 前記層間絶縁膜の上で且つ前記第１の分岐部の上方の領
   域に第１の制御電極を形成する工程と、 前記層間絶縁膜の上であって、前記第１の量子細線にお
   ける前記第２のトンネル障壁に対する前記第３の量子細
   線側の上方の領域及び前記第３の量子細線の上方の領域
   に第２の制御電極を形成する工程と、 前記層間絶縁膜の上で且つ前記第２の分岐部の上方の領
   域に第３の制御電極を形成する工程とを備えていること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 前記第１、第２、第３及び第４のトンネ
   ル障壁は、量子細線の断面が完全に酸化されることによ
   り形成されていることを特徴とする請求項６に記載の半
   導体装置の製造方法。
8. 【請求項８】 前記第１、第２、第３及び第４のトンネ
   ル障壁は、量子細線の断面の一部が酸化されることによ
   り形成されていることを特徴とする請求項６に記載の半
   導体装置の製造方法。
9. 【請求項９】 前記ＳＯＩ基板における薄膜シリコン層
   の膜厚は５０ｎｍ以下であることを特徴とする請求項７
   又は８に記載の半導体装置の製造方法。