JPS62219965A - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS62219965A JPS62219965A JP6295686A JP6295686A JPS62219965A JP S62219965 A JPS62219965 A JP S62219965A JP 6295686 A JP6295686 A JP 6295686A JP 6295686 A JP6295686 A JP 6295686A JP S62219965 A JPS62219965 A JP S62219965A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
絶縁ゲート型電界効果トランジスタ（以下、ＩＣＦＥＴ
）の製造において、ゲート電極のドレイン側終端を傾斜
面に整形し、チャネルドープを行う、基板の高濃度領域
がドレイン近傍のみに形成されるので、不純物散乱の影
響が殆どない状態で空乏層の拡がりを抑え、パンチスル
ーを防止することが出来る。
）の製造において、ゲート電極のドレイン側終端を傾斜
面に整形し、チャネルドープを行う、基板の高濃度領域
がドレイン近傍のみに形成されるので、不純物散乱の影
響が殆どない状態で空乏層の拡がりを抑え、パンチスル
ーを防止することが出来る。
□本発明はＩＧＦＥＴの製造方法に関わり、特に小型に
形成して而もパンチスルーを生じることのないＩＣＦＥ
Ｔの製造方法に関わる。
形成して而もパンチスルーを生じることのないＩＣＦＥ
Ｔの製造方法に関わる。
近年、集積口絡め高密化、パターンの微細化が進んでい
るが、ＩＧＦＥＴを能動素子とする集積回路では、素手
の小型化に伴ってショートチャネル効果が藺題になって
いる。これは現象的には動作中のＩＣＦＥＴの特性が動
的に変化するもので、パンチスルーによるものとホット
キャリヤによるものとがある。いづれも、素子の寸法が
縮小されたにもかかわらず、回路に供給される電源電圧
の方はあまり低くなっていないことから生じており、ド
レイン電流のうち、ゲート電圧によって制御出来ない成
分が増加する現象と言うこともできる。
るが、ＩＧＦＥＴを能動素子とする集積回路では、素手
の小型化に伴ってショートチャネル効果が藺題になって
いる。これは現象的には動作中のＩＣＦＥＴの特性が動
的に変化するもので、パンチスルーによるものとホット
キャリヤによるものとがある。いづれも、素子の寸法が
縮小されたにもかかわらず、回路に供給される電源電圧
の方はあまり低くなっていないことから生じており、ド
レイン電流のうち、ゲート電圧によって制御出来ない成
分が増加する現象と言うこともできる。
本発明に関わるのはパンチスルーの方であって、これは
ドレイン領域から広がる空乏層がソース領域の空乏層と
連続すると短絡的に電流が流れる現象である。
ドレイン領域から広がる空乏層がソース領域の空乏層と
連続すると短絡的に電流が流れる現象である。
これを防止するには空乏層の拡がりを抑えればよいから
、その目的で基板濃度を高めることが行われるが、基板
の不純物濃度が上がると不純物散乱が増し、移動度が低
下するので素子特性も低下することになる。
、その目的で基板濃度を高めることが行われるが、基板
の不純物濃度が上がると不純物散乱が増し、移動度が低
下するので素子特性も低下することになる。
従って空乏層の拡がりを抑えるのに有効な部分だけを高
濃度化することが出来れば、不純物散乱の悪影響なしに
パンチスルー耐圧を高めることが出来て好都合である。
濃度化することが出来れば、不純物散乱の悪影響なしに
パンチスルー耐圧を高めることが出来て好都合である。
このように、ドレイン近傍のみチャネル領域の不純物濃
度を高めることは、素子の寸法を問題にしなければ従来
技術によっても可能である。これはソース領域とドレイ
ン領域を別個に処理し得ることが前提になっており、シ
ョートチャネル効果が問題になるほど小型化された素子
ではソース、ドレインの単独処理は通常不可能である。
度を高めることは、素子の寸法を問題にしなければ従来
技術によっても可能である。これはソース領域とドレイ
ン領域を別個に処理し得ることが前提になっており、シ
ョートチャネル効果が問題になるほど小型化された素子
ではソース、ドレインの単独処理は通常不可能である。
従って、パンチスル一対策はいくつか提案されているも
のの、小型化されたＩＣＦＥＴ素子でドレイン近傍のみ
チャネル領域の不純物濃度を高める技術は未だ知られて
いない。
のの、小型化されたＩＣＦＥＴ素子でドレイン近傍のみ
チャネル領域の不純物濃度を高める技術は未だ知られて
いない。
本発明の目的は、小型化されたＩＣＦＥＴ素子で、ドレ
イン近傍のみチャネル領域の不純物濃度を高める方法を
提供することである。更に言えば、ソースあるいはドレ
インの一方をマスクすることなく不純物元素をイオン注
入し、結果的にチャネル領域のドレイン側のみ基板濃度
を高めたＩＧＦＥＴの製造方法を提供することである。
イン近傍のみチャネル領域の不純物濃度を高める方法を
提供することである。更に言えば、ソースあるいはドレ
インの一方をマスクすることなく不純物元素をイオン注
入し、結果的にチャネル領域のドレイン側のみ基板濃度
を高めたＩＧＦＥＴの製造方法を提供することである。
上記目的は特許請求の範囲の項に記された本発明の方法
によって達成されるが、本発明は、後出の実施例に従っ
て要約すると、ポリＳｉゲート電極のドレイン側端部を
傾斜面に整形し、基板と同じｐ型不純物であるボロンを
イオン注入し、チャネル領域のドレイン側を高濃度とす
るＩＧＦＥＴの製造方法である。
によって達成されるが、本発明は、後出の実施例に従っ
て要約すると、ポリＳｉゲート電極のドレイン側端部を
傾斜面に整形し、基板と同じｐ型不純物であるボロンを
イオン注入し、チャネル領域のドレイン側を高濃度とす
るＩＧＦＥＴの製造方法である。
ポリＳｉゲート電極の端部が傾斜面となっているので、
その上からイオン注入を行うと、ポリＳｉ層が薄い部分
ではボロンイオンはポリＳｉ層とゲート絶縁膜を透過し
て基板内に注入され、ドレイン近傍のチャネル領域の基
板濃度を高める。ソース側ではポリＳｉゲート電極の端
部ははり垂直なので、注入されたボロンイオンはその前
或いは後に導入されたｎ型不純物とはり同様の範囲に分
布し、特にチャネル領域の基板濃度を高めることはない
、従って、ソース側では不純物散乱の増加はなく、素子
特性を劣化させることはない。
その上からイオン注入を行うと、ポリＳｉ層が薄い部分
ではボロンイオンはポリＳｉ層とゲート絶縁膜を透過し
て基板内に注入され、ドレイン近傍のチャネル領域の基
板濃度を高める。ソース側ではポリＳｉゲート電極の端
部ははり垂直なので、注入されたボロンイオンはその前
或いは後に導入されたｎ型不純物とはり同様の範囲に分
布し、特にチャネル領域の基板濃度を高めることはない
、従って、ソース側では不純物散乱の増加はなく、素子
特性を劣化させることはない。
第１図は本発明の工程中の要部を示す模式断面図である
。
。
図に於いてｌはｐ型Ｓｉ基板、２はゲート絶縁膜であり
、ポリＳｉゲート３はその一方の端部がチャネル長方向
に傾斜している。このような断面形状のポリＳｉ層をマ
スクとしてボロンをイオン注入すると、ポリＳｉが傾斜
している側では基板内でも注入されたイオンが同じ傾き
をもって分布することになる。
、ポリＳｉゲート３はその一方の端部がチャネル長方向
に傾斜している。このような断面形状のポリＳｉ層をマ
スクとしてボロンをイオン注入すると、ポリＳｉが傾斜
している側では基板内でも注入されたイオンが同じ傾き
をもって分布することになる。
例えば、ポリＳｉゲートの一定部分の厚さを４００人、
ボロンイオンの加速電圧を１００Ｋ ｅ Ｖ。
ボロンイオンの加速電圧を１００Ｋ ｅ Ｖ。
ドーズ量を１． ＯｘｌＯ”ｃ ｍ−”とすると、ボ’
Ｊ Ｓ ｉの厚さがおよそ２００Å以下の部分ではこれ
を透過したボロンイオンが基板に注入され、それ以上の
厚みの部分では基板にまで到達しないので、これを熱処
理して活性化すると、ｐ″領域４は図示の如くチャネル
長方向に深さが変化する形状となる。
Ｊ Ｓ ｉの厚さがおよそ２００Å以下の部分ではこれ
を透過したボロンイオンが基板に注入され、それ以上の
厚みの部分では基板にまで到達しないので、これを熱処
理して活性化すると、ｐ″領域４は図示の如くチャネル
長方向に深さが変化する形状となる。
該ｐ’ｓｆｆ域のマスクされない部分の深さは０．４μ
ｍ程度である。
ｍ程度である。
これに対しゲート電極の端部が垂直な側では、ゲート電
極の縁に一致した領域４′にボロンがイオン注入される
。
極の縁に一致した領域４′にボロンがイオン注入される
。
次にボロンよりも浅く入る条件で砒素を多量にイオン注
入する。ゲート電極が傾斜した側ではボロンと同じ断面
形状で、それよりも浅い領域５がｎ型に変換されるので
、これをドレイン領域とする。垂直端側では領域５′が
ｎ型に変換され、これがソース傾城となる。
入する。ゲート電極が傾斜した側ではボロンと同じ断面
形状で、それよりも浅い領域５がｎ型に変換されるので
、これをドレイン領域とする。垂直端側では領域５′が
ｎ型に変換され、これがソース傾城となる。
このような処理で形成したＩＧＦＥＴでは、ドレイン側
のチャネル領域が高不純物濃度となっているので、空乏
層の拡がりが小さく、パンチスルーが生じ難い、他方、
ソース側ではチャネル領域にｐ°部分が殆どないので不
純物散乱は僅かである。
のチャネル領域が高不純物濃度となっているので、空乏
層の拡がりが小さく、パンチスルーが生じ難い、他方、
ソース側ではチャネル領域にｐ°部分が殆どないので不
純物散乱は僅かである。
ドレイン側の空乏層の拡がりは、チャネル領域を高濃度
化しない場合通常の使用条件で０．２μｍ程度である、
上記実施例の処理によってドレイン側の基板濃度を略１
桁高めると、該領域での空乏層の拡がりは０．０６μｍ
くらいになるので、ドレイン領域を包むｐ″領域厚さは
この程度あればよいことになる。これはゲート電極端部
の傾き及びボロン、砒素の注入条件を組み合わせて設定
することが出来る。
化しない場合通常の使用条件で０．２μｍ程度である、
上記実施例の処理によってドレイン側の基板濃度を略１
桁高めると、該領域での空乏層の拡がりは０．０６μｍ
くらいになるので、ドレイン領域を包むｐ″領域厚さは
この程度あればよいことになる。これはゲート電極端部
の傾き及びボロン、砒素の注入条件を組み合わせて設定
することが出来る。
上記実施例に使用した断面台形状のポリＳＬゲート電極
は通常の技術によっても形成可能であるが、特に素子を
小型化した場合に有効なポリＳｉゲート電極整形方法を
次に開示する。
は通常の技術によっても形成可能であるが、特に素子を
小型化した場合に有効なポリＳｉゲート電極整形方法を
次に開示する。
第２図は本発明での使用に適したゲート電極整形方法を
示す模式断面図である。
示す模式断面図である。
２１は基板、２２は上記実施例ではゲート絶縁膜である
ＳｉＯヨ膜、２３はポリ５ｉｆｔ層であり、反応性イオ
ンエツチング（以下、ＲＩ Ｅ）による選択エツチング
のマスクとなるレジストパターン２４が形成されている
。このレジストパターンはエツチングの進行に伴って形
状が変化するので、細線でエツチング開始時の形状が、
点線で途中の形状が、太線で終了時の形状が示されてい
る。ポリ５ＩＮ２３も同様で細線はエツチング開始時の
表面、太線は終了時の表面である。
ＳｉＯヨ膜、２３はポリ５ｉｆｔ層であり、反応性イオ
ンエツチング（以下、ＲＩ Ｅ）による選択エツチング
のマスクとなるレジストパターン２４が形成されている
。このレジストパターンはエツチングの進行に伴って形
状が変化するので、細線でエツチング開始時の形状が、
点線で途中の形状が、太線で終了時の形状が示されてい
る。ポリ５ＩＮ２３も同様で細線はエツチング開始時の
表面、太線は終了時の表面である。
ＲＩＥはよく知られているように、電界方向に平行な方
向のみにエツチングが進行する異方性エツチングである
が、平行平板電極によって電界を固定し、その内部にウ
ェファを傾斜させて設置し、エツチング処理を行うと、
基板面に対し傾斜した方向に異方性エツチングが進行す
る。
向のみにエツチングが進行する異方性エツチングである
が、平行平板電極によって電界を固定し、その内部にウ
ェファを傾斜させて設置し、エツチング処理を行うと、
基板面に対し傾斜した方向に異方性エツチングが進行す
る。
従って、図示の如く斜め方向にＲＩＥを施すと、ポリＳ
ｉ層は点線で示す如くレジスト２４の陰になる平行四辺
形の部分を残すようにエツチングが進行する筈である。
ｉ層は点線で示す如くレジスト２４の陰になる平行四辺
形の部分を残すようにエツチングが進行する筈である。
しかし、実際にはマスクとなるレジストもエツチングで
減耗するので、図ではマスクの右側に出来るレジストの
影は次第に短くなり、新しくエツチングの進行する領域
が現れる。その結果マスクの右側では、新しくＲＩＥが
開始された部分では浅く、以前からＲ１，Ｅを受けてい
た部分では深くエツチングが行われ、図の太線で示すよ
うな斜面が形成される。
減耗するので、図ではマスクの右側に出来るレジストの
影は次第に短くなり、新しくエツチングの進行する領域
が現れる。その結果マスクの右側では、新しくＲＩＥが
開始された部分では浅く、以前からＲ１，Ｅを受けてい
た部分では深くエツチングが行われ、図の太線で示すよ
うな斜面が形成される。
一方、レジストはその左側をエツチングされるので、当
初レジストに被覆さていた基板面も新しくＲＩＢを受け
ることになり、レジストに近い部分は浅く、離れた部分
は深く斜めにエツチングされる結果、図示の如く垂直に
近い形状となる。なお、レジストの肩のところはＲＩＢ
の進行に伴って丸められるが、これは該工程に本質的な
影響を及ぼすものではないので省略されている。
初レジストに被覆さていた基板面も新しくＲＩＢを受け
ることになり、レジストに近い部分は浅く、離れた部分
は深く斜めにエツチングされる結果、図示の如く垂直に
近い形状となる。なお、レジストの肩のところはＲＩＢ
の進行に伴って丸められるが、これは該工程に本質的な
影響を及ぼすものではないので省略されている。
ポリＳｉ層の一方を傾斜、他方を垂直に仕上げるための
条件は、ポリＳｔの厚さ、レジストの幅と高−さ、ＲＩ
Ｅの傾きと処理条件といった複数の要素を組み合わせて
定めることになるので、形成しようとするＦＥＴの設計
や処理装置に合わせて選択すればよい。
条件は、ポリＳｔの厚さ、レジストの幅と高−さ、ＲＩ
Ｅの傾きと処理条件といった複数の要素を組み合わせて
定めることになるので、形成しようとするＦＥＴの設計
や処理装置に合わせて選択すればよい。
以上説明したように、本発明によれば特別なマスクを使
用することなく、ＩＧＦＥＴのドレイン側のみ基板濃度
を高めることが出来るので、特性を低下させずに素子の
パンチスルー耐圧を向上させ、小型化することが可能に
なる。
用することなく、ＩＧＦＥＴのドレイン側のみ基板濃度
を高めることが出来るので、特性を低下させずに素子の
パンチスルー耐圧を向上させ、小型化することが可能に
なる。
第１図は本発明の工程中の要部を示す模式断面図・
第２図は本発明での使用に適したゲート電極整形方法を
示す模式断面図である。 図において、 ｌはシリコン基板、 ２はゲーｌ〜絶縁膜、 ３はポリＳｔゲート、 ４．４′はＢ拡散領域、 ５．５′はＡｓ拡散領域、 ２１は基板、 ２２はＳｉＯ□膜、 ２３はポリＳｉＮ。 ２４はレジストである。
示す模式断面図である。 図において、 ｌはシリコン基板、 ２はゲーｌ〜絶縁膜、 ３はポリＳｔゲート、 ４．４′はＢ拡散領域、 ５．５′はＡｓ拡散領域、 ２１は基板、 ２２はＳｉＯ□膜、 ２３はポリＳｉＮ。 ２４はレジストである。
Claims (1)
- 半導体基板表面の互いに隔離された領域に反対導電型の
不純物を導入し、それ以前或いは以後に前記不純物導入
領域の間の基板表面上に絶縁皮膜を介してゲート電極を
設ける絶縁ゲート型電界効果トランジスタの製造におい
て、ゲート電極のドレイン側終端部を傾斜面に整形し、
半導体基板と同導電型の不純物をイオン注入する工程を
包含することを特徴とする絶縁ゲート型電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295686A JPS62219965A (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295686A JPS62219965A (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219965A true JPS62219965A (ja) | 1987-09-28 |
Family
ID=13215279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6295686A Pending JPS62219965A (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207594B2 (en) | 2009-02-09 | 2012-06-26 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
-
1986
- 1986-03-20 JP JP6295686A patent/JPS62219965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207594B2 (en) | 2009-02-09 | 2012-06-26 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
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