KR20000037988A - 반도체 메모리의 플러그 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 종래 반도체 메모리의 플러그 제조방법은 절연층에 플러그 형성을 위한 콘택홀 형성을 자기정렬방식으로 형성하기 위해 워드라인인 모스 트랜지스터의 게이트 상부 및 측면에 질화막을 두껍게 형성하여, 공정시간이 길고 게이트의 높이가 높아져 후속 사진식각공정의 마진이 부족해지는 문제점이 있으며, 그 워드라인과 플러그간가 접속될 가능성이 커지는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 드레인 상부에 위치하는 포토레지스트 패턴을 형성하는 플러그영역 정의단계와; 상기 모스 트랜지스터의 상부에 상기 포토레지스트 패턴의 상부면이 노출되도록 절연층을 형성하는 절연층 형성단계와; 상기 상부면이 노출된 포토레지스트 패턴을 제거하여 드레인을 노출시킨 후, 그 노출된 드레인의 상부에 플러그를 형성하는 플러그 형성단계로 구성되어, 포토레지스트 패턴을 이용하여 플러그 형성영역의 정의를 위한 콘택홀을 형성하지 않음으로써, 게이트와 플러그가 전기적으로 접속되는 경우를 방지함과 아울러 워드라인의 상부에 증착되는 질화막의 두께를 줄일 수 있게 하여 이후의 공정 마진을 확보함으로써, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리의 플러그 제조방법

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 특히 게이트의 상부에 증착되는 질화막의 두께를 줄여 공정시간을 단축하며, 플러그 형성영역을 포토레지스트 패턴으로 정의한 후, 후속공정을 진행하여 워드라인과 플러그의 쇼트를 방지함으로써, 반도체 메모리의 신뢰성을 향상시키는데 적당하도록 한 반도체 메모리의 플러그 제조방법에 관한 것이다.

일반적으로, 반도체 메모리의 플러그는 상호 하나의 소스를 공유하는 두 모스 트랜지스터를 기판에 제조한 후, 그 모스 트랜지스터가 형성된 기판의 상부에 절연층을 증착한 다음, 사진식각공정을 통해 상기 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성하고, 그 콘택홀에 전도성 물질을 증착한 후, 상기 절연층과 전도성 물질을 평탄화하며, 이와 같은 종래 반도체 메모리의 플러그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1c는 종래 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자형성영역을 정의하고 상호 공통 소스를 갖는 두 모스 트랜지스터를 형성하는 단계(도1a)와; 상기 모스 트랜지스터가 제조된 기판(1)의 상부에 절연층(3)을 증착하는 단계(도1b)와; 상기 절연층(3)에 콘택홀을 형성하여 상기 모스 트랜지스터의 드레인을 노출시킨 후, 상기 절연층(3)의 상부와 콘택홀의 내부에 다결정실리콘을 증착하고, 상기 절연층(3)의 상부에 증착된 다결정실리콘과 그 하부의 절연층(3) 일부를 평탄화하여 상기 콘택홀 내에 플러그(4)를 형성하는 단계(도1c)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자형성영역(active)을 정의하고, 그 기판(1)에 절연층에 의해 절연되는 워드라인인 게이트(G1),(G2)를 포함하며, 비트라인이 접속되는 공통 소스를 포함하는 모스 트랜지스터를 형성한다.

이때, 상기 필드산화막(2)의 상부에도 상기 소자형성영역과의 단차 제거를 위해 게이트(G3,G4)를 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 모스 트랜지스터가 제조된 기판(1)의 상부전면에 산화막을 증착하여 절연층(3)을 형성한다. 이때의 절연층(3)의 상부면은 그 하부의 구조의 단차 영향으로 단차가 형성된다.

그 다음, 도1c에 도시한 바와 같이 상기 절연층(3)의 상부에 포토레지스트(도면미도시)를 도포하고, 노광 및 현상하여 상기 절연층(3)의 상부일부를 노출시키는 패턴을 형성한 후, 그 노출된 절연층(3)을 식각하여 상기 기판(1)에 형성한 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성한다.

그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 콘택홀 및 절연층(3)의 상부전면에 다결정실리콘을 그 콘택홀이 모두 채워지도록 두껍게 증착한다.

그 다음, 상기 절연층(3)의 상부에 증착된 다결정실리콘과 그 하부에 위치하는 절연층(3)의 상부일부를 평탄화한다. 이때의 평탄화과정은 화학적 기계적 연마(chemical mechanical polishing)를 사용하며 이와 같은 공정을 통해 상기 절연층(3)의 상부가 평탄하게 형성되어 이후의 공정 진행을 원활하게 할수 있도록 함과 아울러 상기 콘택홀 내에만 위치하는 플러그(4)를 형성하게 된다.

그러나, 상기와 같은 종래 반도체 메모리의 플러그 제조방법은 절연층에 플러그 형성을 위한 콘택홀 형성을 자기정렬방식으로 형성하기 위해 워드라인인 모스 트랜지스터의 게이트 상부 및 측면에 질화막을 두껍게 형성하여, 공정시간이 길고 게이트의 높이가 높아져 후속 사진식각공정의 마진이 부족해지는 문제점이 있으며, 그 워드라인과 플러그간가 접속될 가능성이 커지는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 게이트의 상부에 증착되는 절연막의 두께를 줄이며, 플러그 형성을 위해 절연층에 콘택홀을 형성하는 공정을 생략할 수 있는 반도체 메모리의 플러그 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1c는 종래 반도체 메모리의 플러그 제조공정 수순단면도.

도2a 내지 도2f는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:필드산화막

3:절연층 4:플러그

5:워드라인 6:질화막

상기와 같은 목적은 기판의 상부에 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 드레인 상부에 위치하는 포토레지스트 패턴을 형성하는 플러그영역 정의단계와; 상기 모스 트랜지스터의 상부에 상기 포토레지스트 패턴의 상부면이 노출되도록 절연층을 형성하는 절연층 형성단계와; 상기 상부면이 노출된 포토레지스트 패턴을 제거하여 드레인을 노출시킨 후, 그 노출된 드레인의 상부에 플러그를 형성하는 플러그 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2f는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 필드산화막(2)에 의해 소자형성영역이 정의된 기판(1)의 상부에 소스를 공유하는 두 모스 트랜지스터를 제조하는 단계(도2a)와; 상기 모스 트랜지스터가 제조된 기판(1)의 상부에 포토레지스트(PR)를 도포하는 단계(도2b)와; 상기 포토레지스트를 노광 및 현상하여 상기 모스 트랜지스터의 드레인 상부에 위치하는 포토레지스트(PR) 패턴을 형성하는 단계(도2c)와; 상기 모스 트랜지스터 및 포토레지스트(PR) 패턴의 상부에 절연층(3)을 증착하고, 평탄화하여 상기 포토레지스트(PR) 패턴의 상부면을 노출시키는 단계(도2d)와; 상기 그 상부면이 노출된 포토레지스트(PR) 패턴을 제거하여 상기 모스 트랜지스터의 드레인을 노출시키는 단계(도2e)와; 상기 모스 트랜지스터의 드레인과 절연층(3)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 드레인에 접속되며, 상기 절연층(3)의 상부면과 동일한 수준의 상부면을 갖는 플러그(4)를 형성하는 단계(도2f)로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 소자형성영역인 기판(1)의 상부에 상호 공통소스를 갖으며, 워드라인(5)의 상부 및 측면에 증착된 질화막(4)으로 구성되는 게이트(G1),(G2)를 포함하는 모스 트랜지스터를 제조하며, 종래와 동일한 이유로 필드산화막(2)의 상부에도 게이트(G3,G4)를 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 모스 트랜지스터가 제조된 기판(1)의 상부 전면에 포토레지스트(PR)를 도포한다.

그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR)를 노광 및 현상하여 상기 모스 트랜지스터의 드레인 상부를 제외한 전영역을 노출시키는 포토레지스트(PR) 패턴을 형성한다. 즉, 플러그가 형성될 위치에 포토레지스트(PR) 패턴을 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR) 패턴이 형성된 기판(1)의 상부전면에 절연층(3)을 증착하고, 평탄화하여 상기 포토레지스트(PR) 패턴의 상부면을 노출시킨다. 다시 말해서, 상기 포토레지스트(PR) 패턴의 높이와 동일한 높이의 절연층(3)을 드레인영역의 상부(플러그 형성영역)을 제외한 전영역에 형성한다.

그 다음, 도2e에 도시한 바와 같이 상기 상부가 노출된 포토레지스트(PR) 패턴을 선택적으로 제거하여, 모스 트랜지스터의 드레인을 노출시킨다. 이와 같은 과정을 종래에는 사진식각공정에 의한 콘택홀 형성으로 형성하여 워드라인(5)과 이후에 형성될 플러그가 접속되는 것을 최대한 방지하기 위해 워드라인(5)의 상부에 증착되는 질화막(6)을 두껍게 형성하였으나, 본 발명에서는 콘택홀 형성공정 없이 포토레지스트(PR) 패턴을 제거하는 세정공정으로 콘택홀을 형성하여 워드라인(5)의 상부에 증착된 질화막(6)의 두께를 상대적으로 낮게 형성할 수 있으며, 이에 따라 이후의 공정에서 단차를 줄여 이후의 공정 편이성을 증대시킨다.

그 다음, 도2f에 도시한 바와 같이 상기 노출된 모스 트랜지스터의 드레인과 절연층(3)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 포토레지스트(PR) 패턴의 위치에 플러그(4)를 형성한다.

상기한 바와 같이 본 발명은 포토레지스트 패턴을 이용하여 플러그 형성영역의 정의를 위한 콘택홀을 형성하지 않음으로써, 게이트와 플러그가 전기적으로 접속되는 경우를 방지함과 아울러 워드라인의 상부에 증착되는 질화막의 두께를 줄일 수 있게 하여 이후의 공정 마진을 확보함으로써, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

1. 기판의 상부에 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 드레인 상부에 위치하는 포토레지스트 패턴을 형성하는 플러그영역 정의단계와; 상기 모스 트랜지스터의 상부에 상기 포토레지스트 패턴의 상부면이 노출되도록 절연층을 형성하는 절연층 형성단계와; 상기 상부면이 노출된 포토레지스트 패턴을 제거하여 드레인을 노출시킨 후, 그 노출된 드레인의 상부에 플러그를 형성하는 플러그 형성단계로 이루어진 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.