KR20230011802A - 반도체소자의 도전배선 형성방법 - Google Patents

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조연진
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Abstract

본 발명은 반도체 도전 배선 형성 방법에 관한 것이다. 본 발명의 방법은 접합 영역이 형성된 반도체 기판 전면에 절연막 형성용 조성물을 도포하여 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 접합 영역이 노출된 콘택홀을 형성하는 단계; 상기 콘택홀에 도전 물질을 매립하여 도전 배선을 형성하는 단계를 포함하며, 상기 절연막 형성용 조성물은 (i) 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208인 화학식 1로 표시되는 단위를 포함하는 화합물을 포함할 수 있다.

Description

반도체소자의 도전배선 형성방법{A METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 우수한 에칭 내성을 가지는 층간절연막을 형성하여 안정적인 콘택홀 특성을 구현할 수 있는 반도체소자의 도전 배선 형성방법에 관한 것이다.
반도체 제조공정에서 미세화가 진행됨에 따른 여러 가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택홀 구조 등을 형성하는데 어려움이 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할 수 있는 저항특성이나 리프레시(refresh), 로우페일(row fail) 확보, 파괴전압(BV) 특성 등을 구현하기 어렵다는 단점이 있다.
한편, 데이터 입출력 경로인 비트라인 구조는 다결정 실리콘과 텅스텐 실리사이드층의 폴리사이드 구조로 이루어졌으나, 높은 면저항 값에 기인하여 반도체 소자의 집적도 증가와 고속의 정보처리능력이 요구되는 차세대 반도체에 적용하는데 한계가 있는 것으로 알려졌다.
최근, 이러한 문제점을 개선하기 위하여, 낮은 저항값을 갖는 텅스텐을 이용한 비트라인 구조가 적용되고 있다.
상기 텅스텐 비트라인은 반도체 소자의 기판 전체 표면 상부에 절연막을 형성하고, 저장전극 콘택홀 형성용 식각 마스크를 이용하여 저장전극 콘택홀 영역을 식각한 다음, 콘택홀 내부에 텅스텐을 증착하는 단계로 형성된다.
하지만, 상기 방법의 경우 저장전극 콘택홀 영역을 형성하기 위한 식각 공정을 수행할 때, 콘택이 관통된 절연막 표면 또는 측면이 노출되면서, 후속 세정 공정이나, 식각 공정 등을 수행할 때, 일부 표면이나 측면이 손상되는 문제가 야기되고 있다. 이때, 절연막의 에칭 내성이 부족할 경우 측면이 과도하게 식각되면서, 콘택홀 크기가 증가하는 보잉 (bowing, 휨) 프로파일이 발생할 수 있고, 나아가 이웃하는 콘택홀 간에 브릿지가 유발될 수 있다.
이러한 단점을 개선하고, 불량을 미연에 방지하고자 층간 절연막에 콘택홀을 형성한 뒤 실리콘나이트라이드로 접촉면을 차단하는 방법이 제안되었으나, 텅스텐 증착 전 상기 실리콘나이트라이드가 완전히 제거되지 않으면 USD(Unlimited Sensing Delay) 불량 등 또 다른 문제점이 초래될 수 있다.
이에, 후속 세정 공정이나, 식각 공정에 대하여 내성이 강한 층간절연막을 형성하기 위한 방법의 개발이 필요한 실정이다.
한국 특허공개공보 2005-0064787호
본 발명은 상술한 문제점을 해결하기 위한 것으로, 에칭 내성이 향상된 층간절연막을 형성하여, 안정적인 콘택홀 특성을 구현할 수 있으므로, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 도전 배선 형성 방법을 제공하고자 한다.
일 실시예에 따르면, 본 발명은
접합 영역이 형성된 반도체 기판 전면에 절연막 형성용 조성물을 도포하여 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 상기 접합 영역이 노출된 콘택홀을 형성하는 단계;
상기 콘택홀에 도전 물질을 매립하여 도전 배선을 형성하는 단계를 포함하며,
상기 절연막 형성용 조성물은 (i) 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208인 화학식 1로 표시되는 단위를 포함하는 화합물을 포함하는 반도체 소자의 도선 배선 형성 방법을 제공한다.
[화학식 1]
Figure pat00001
(상기 화학식 1에서,
R1 및 R2는 동일하거나 상이하며, 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기 또는 탄소수 1 내지 10의 알킬기이고, R3는 수소, 하이드록시기, 실릴기 또는 탄소수 1 내지 10의 알킬기이며, R1 및 R2 중 적어도 하나 이상은 수소이며, n은 10 내지 1,000,000중 어느 하나의 정수이다).
구체적으로, 상기 (i) 화학식 1로 표시되는 단위를 포함하는 화합물은 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.202 내지 0.206인 화합물일 수 있다.
또한, 상기 (i) 화학식 1로 표시되는 단위를 포함하는 화합물은 폴리실라잔 (Polysilazane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 실라잔 (Silazane)으로 이루어진 군으로부터 선택된 적어도 하나일 수 있다.
본 발명의 반도체 소자의 도전 배선 형성 방법에 의해 에칭 내성이 개선된 층간절연막을 구현함으로써, 콘택홀 형성 후 후속 세정 공정이나, 식각 공정 등을 수행할 때, 노출된 절연막 측면이 과도하게 식각되어 콘택홀 크기가 증가하는 보잉 (bowing, 휨) 프로파일이 발생하거나, 이웃하는 콘택홀 간에 브릿지가 유발되는 것을 방지할 수 있다. 그 결과, 본 발명의 도전 배선 형성 방법은 도전 배선 형성 시 콘택홀 형성 후 하부에 남아있는 자연산화막 제거 효율을 높여, 후속 코발트실리사이드 형성을 용이하게 해줄 수 있을 뿐만 아니라, USD(Unlimited Sensing Delay) 불량을 방지할 수 있으므로, 안정적인 콘택홀을 형성할 수 있으므로, 성능 및 신뢰성이 향상된 반도체 소자를 구현할 수 있다.
본 명세서에 첨부되는 다음의 도면은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체소자의 도전 배선 형성방법을 순차적으로 도시한 단면도이다.
이하, 본 발명을 더욱 상세하게 설명한다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
예컨대, 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 명세서 내에서 "탄소수 a 내지 b"의 기재에 있어서, "a" 및 "b"는 구체적인 작용기에 포함되는 탄소 원자의 개수를 의미한다. 즉, 상기 작용기는 "a" 내지 "b" 개의 탄소원자를 포함할 수 있다. 예를 들어, "탄소수 1 내지 5의 알킬렌기"는 탄소수 1 내지 5의 탄소 원자를 포함하는 알킬렌기, 즉 -CH2-, -CH2CH2-, -CH2CH2CH2-, -CH2(CH3)CH-, -CH2CH2CH2CH2CH2- 및 -CH(CH3)CH2CH2- 등을 의미한다.
한편, 본 명세서에서, "폴리실라잔계 중합체" 라 함은, 각각 주쇄에 Si-N 연결을 가지는 폴리실라잔을 포함하며, 선형 폴리실라잔 뿐만 아니라, 고리형 반복 단위를 일부 혹은 전부 포함하는 폴리실라잔을 포함하는 것으로, 작용기 위치나 고리 크기, 고리 중 실리콘, 질소 원자의 위치에 의해 특별히 한정되지는 않는다.
한편, 본 명세서에서, 1H-NMR 스펙트럼 분석은 Bruker사 제조 400MHz NMR (Ascend 400 MHz)을 이용하였으며, NMR 스펙트럼 분석 시료는 벤젠-D6 (600 μL)에 SOD(30 μL)를 희석한 샘플을 이용하여 상온에서 측정한 다음, 4.7~4.3 ppm 상의 SiH3 피크와 5.7~4.3 ppm 상의 SiHx (x는 1 내지 3이 정수임)의 피크의 면적을 각각 적분하고, 이들 면적 간의 비를 계산하여 산출된 값을 이용하였다.
본 발명의 일 실시예에 따른 반도체 소자의 도선 배선 형성 방법은
접합 영역이 형성된 반도체 기판 전면에 절연막 형성용 조성물을 도포하여 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 상기 접합 영역이 노출된 콘택홀을 형성하는 단계;
상기 콘택홀에 도전 물질을 매립하여 도전 배선을 형성하는 단계를 포함하며,
상기 절연막 형성용 조성물은 (i) 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208인 화학식 1로 표시되는 단위를 포함하는 화합물을 포함할 수 있다.
[화학식 1]
Figure pat00002
(상기 화학식 1에서,
R1 및 R2는 동일하거나 상이하며, 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기 또는 탄소수 1 내지 10의 알킬기이고, R3는 수소, 하이드록시기, 실릴기 또는 탄소수 1 내지 10의 알킬기이며, R1 및 R2 중 적어도 하나 이상은 수소이며, n은 10 내지 1,000,000중 어느 하나의 정수이다).
절연막 형성용 조성물
먼저, 본 발명의 방법에서 사용되는 절연막 형성용 조성물에 대하여 설명하면 다음과 같다.
본 발명의 절연막 형성용 조성물은 (i) 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208인 화학식 1로 표시되는 단위를 포함하는 화합물을 포함할 수 있다. 또한, 본 발명의 절연막 형성용 조성물은 (ii) 용매를 추가로 포함할 수 있다.
(i) 화학식 1로 표시되는 단위를 포함하는 화합물
구체적으로, 상기 화학식 1로 표시되는 단위는 하기 화학식 (Ia) 내지 (1g)로 이루어진 군으로부터 선택된 적어도 하나의 단위를 포함할 수 있으며, 이때 화학식 1로 표시되는 단위를 포함하는 화합물의 말단기는 하기 화학식 (Ig)로 표시되는 단위를 포함할 수 있다.
Figure pat00003
상기 (i) 화학식 1로 표시되는 단위를 포함하는 화합물은 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208, 구체적으로 0.202 내지 0.0206인 수소화 폴리실라잔계 중합체일 수 있다.
상기 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 상기 범위를 만족하는 경우, i) 수분 반응성을 낮추어 심부까지의 SiO2 전환율을 높이고, ii) 가교도 증가에 따른 SiH3 작용기 함량 감소 (결합 수 증가)에 따라, 식각액에 대한 에칭 내성을 보다 향상시킬 수 있다.
즉, 본 발명의 화학식 1로 표시되는 단위를 포함하는 화합물에 함유되어 있는 SiH3 작용기는 코팅 후 경화 과정에서 빠르게 SiO2로 산화된다. 본 발명에서는 반응성이 낮은 SiH1 작용기의 함량을 높이고, 반응성이 높은 SiH3 작용기가 0.208 이하로 낮은 화합물을 사용함에 따라, Si-N 결합이 Si-O 결합으로 전환되는 속도를 느리게 제어할 수 있다. 그 결과, 상부 표면에서는 막의 전환 속도가 느려지는 반면에 하부 막질까지 동시에 경화가 고르게 이루어지면서, 깊이 방향으로의 SiO2 전환율이 높아지므로, 절연막의 치밀화 효과가 극대화되어 에칭 내성을 향상시킬 수 있다. 또한, 본 발명의 화학식 1로 표시되는 단위를 포함하는 화합물은 중합 반응 시에 가교 결합에 의해 중량평균분자량은 점차 증가하는 반면에 SiH3 작용기 함량은 점차 감소하게 된다. 즉, 반응 자유도가 높은 SiH3 비율이 낮을수록 결합 수 증가로 가교도가 높아진 것을 의미하며, 이는 중합 반응에 의해 가교 결합이 치밀하게 이루어져 있는 것으로 간주될 수 있어, 에칭 내성을 확보할 수 있다.
또한, 본 발명의 화학식 1로 표시되는 단위를 포함하는 화합물을 이용하는 경우, 층간 절연막 두께가 증가시킬수록 화합물의 총량과 치밀도가 증가하면서 에칭 내성을 더욱 향상시킬 수 있다.
한편, 상기 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 미만일 경우 갭필 불량으로 인하여 후속 공정에서 결함을 초래할 수 있다. 또한, SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.208을 초과할 경우, 심부에서의 SiO2 전환율에 비해 표면에서는 전환 속도가 높아지거나, 반응 자유도가 높은 SiH3 비율이 높아 가교 치밀도가 상대적으로 저하되면서 낮은 에칭 내성이 얻어지므로, 콘택홀 크기가 증가하는 보잉 (bowing, 휨) 프로파일이나, 이웃하는 콘택홀 간에 브릿지가 유발될 수 있다.
상기 화학식 1로 표시되는 단위를 포함하는 화합물은 그 대표적인 예로 폴리실라잔 (Polysilazane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 실라잔 (Silazane)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
또한, 상기 화학식 1로 표시되는 단위를 포함하는 화합물은 1,000 g/mol 내지 40,000 g/mol, 구체적으로 1,000 g/mol 내지 30,000 g/mol, 구체적으로는 1,500 g/mol 내지 15,000 g/mol, 더 구체적으로는 2,000 g/mol 내지 10,000 g/mol 의 중량평균 분자량을 가질 수 있으나 이에 제한되는 것은 아니다. 상기 범위인 경우, 적절한 가교 밀도를 확보하여 층간절연막의 에칭 내성을 향상시킬 수 있다.
한편, 상기 중량평균분자량은 Agilent社의 1200 장비를 이용하였으며 제품 원액을 THF에 1:9 비율로 희석하여 측정하였다. 측정된 data는 retention time 17분 내지 28분 사이를 적분하여 계산하였다.
(ii) 용매
다음으로, 용매에 대하여 설명한다.
상기 용매는 화학식 1로 표시되는 단위를 포함하는 화합물을 용해시킬 수 있는 용매라면 특별히 제한하지 않으며, 그 대표적인 예로 벤젠, 톨루엔, 자일렌, 에틸벤젠, 디에틸벤젠, 트리메틸벤젠, 트리에틸벤젠, 사이클로헥산, 사이클로헥센, 데카히이드로 나프탈렌, 디펜텐, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 에틸사이클로헥산, 메틸사이클로헥산, 사이클로헥산, 사이클로헥센, p-멘탄, 디프로필에테르, 디부틸에테르, 아니솔, 아세트산 부틸, 아세트산 아밀 및 메틸이소부틸케톤으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다
상기 용매는 조성물 전체 함량을 기준으로 50 내지 90 중량%, 구체적으로 60 중량% 내지 90 중량%의 함량으로 사용될 수 있다.
상기 용매 함량이 상기 범위를 만족하는 경우 1㎛ 이하의 선폭을 가지는 요철이 있는 표면을 균일하게 매립하거나 충전하여, 균일한 두께의 층간절연막을 형성할 수 있다. 상기 용매 사용량이 50 중량% 미만인 경우, 점도 증가로 균일한 도포가 어렵기 때문에, 후속 열처리 공정 시에 막 스트레스 인하여 크랙이 발생할 수 있다. 또한, 상기 용매 사용량이 90 중량%를 초과하는 경우, 균일한 두께 및 화합물 분포도를 가지는 층간 절연막을 형성할 수 없는 문제점이 발생할 수 있다.
한편, 상기 본 발명의 반도체 소자의 도선 배선 형성 방법에서, 본 발명에 의해 제공되는 절연막 형성용 조성물을 이용하여 층간 절연막을 형성하는 단계를 제외하고, 상기 콘택홀을 형성하는 단계 및 도전 배선을 형성하는 단계는 모두 한국 특허공개공보 2005-0064787호에 기재된 통상의 반도체 소자의 도선 배선 형성 방법에서 사용되는 공지의 방법을 적용하여 수행될 수 있다.
반도체 소자의 도선 배선 형성 방법
이하에서는 본 발명에 따른 반도체 소자의 도선 배선 형성 방법을 보다 구체적으로 설명한다.
구체적으로, 본 발명의 반도체 소자의 도선 배선 형성 방법은
반도체 기판 상에 게이트를 형성하는 단계;
상기 게이트와 인접한 반도체 기판에 불순물 접합영역을 형성하는 단계;
상기 반도체 기판 전면에 본 발명의 절연막 형성용 조성물을 도포하여 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 상기 게이트 및 불순물 접합영역을 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 형성하는 단계;
상기 제1 및 2 콘택홀을 포함하는 전체 표면 상부에 코발트막을 형성하는 단계;
상기 코발트막을 급속 열처리(RTA)하여 불순물 접합영역 내부에 코발트 실리사이드층을 형성하는 단계;
상기 제1 콘택홀 및 제2 콘택홀을 포함한 전체 표면 상부에 Ti/TiN 적층구조를 형성하는 단계; 및
상기 제1 및 2 콘택홀을 매립하여 도전 배선을 형성하는 단계를 포함할 수 있다.
이하, 도 1 내지 도 4는 본 발명에 따른 반도체소자의 도전 배선 형성방법을 도시한 단면도로서, 도전 배선과 그 하부구조물과의 콘택 공정에 관한 것이다.
도 1을 참조하면 , 반도체 기판(11) 상에 활성영역을 정의하는 소자분리막(미도시)을 형성한 다음, 게이트산화막(15), 게이트용 폴리실리콘막(17), 텅스텐 실리사이드층(19) 및 하드마스크층(21)의 적층구조를 형성한다.
이어서, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트를 형성한다.
상기 게이트의 측벽에 게이트 스페이서(23)를 형성한다. 이때, 상기 게이트 스페이서(23)는 전체 표면 상부에 절연막을 일정두께 형성하고 이를 일정두께로 이방성 식각하여 형성한 것이다.
상기 게이트 및 게이트 스페이서(23)를 마스크로 하여 상기 반도체 기판(11)에 n-형이나 p-형 불순물을 이온 주입함으로써, 불순물 접합영역(13)을 형성한다.
그 다음, 전체 표면 상부를 평탄화시키는 층간절연막(25)을 형성한다.
상기 층간 절연막은 용매 및 하기 화학식 1로 표시되는 단위를 포함하는 화합물을 포함하는 절연막 형성용 조성물을 도포하여 형성할 수 있다.
[화학식 1]
Figure pat00004
(상기 화학식 1에서,
R1 및 R2는 동일하거나 상이하며, 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기, 탄소수 1 내지 10의 알킬기이고, R3는 수소, 하이드록시기, 실릴기 또는 탄소수 1 내지 10의 알킬기이고, R1 및 R2 중 적어도 하나는 수소이며, n은 10 내지 1,000,000중 어느 하나의 정수이다).
이때, 본 발명의 방법에서는, 상기 용매 및 화학식 1로 표시되는 단위를 포함하는 화합물에 관한 설명은 전술한 내용과 중복되므로, 용매 및 화학식 1로 표시되는 단위를 포함하는 화합물에 대한 기재를 생략한다.
이하에서는 다른 구성요소들에 대해 설명한다.
상기 층간 절연막의 두께는 4500Å 내지 9,000Å, 구체적으로 4,500Å 내지 8,000Å 일 수 있다.
상기 층간 절연막 두께가 9,000Å을 초과하는 경우, 예컨대 10,000Å정도의 두께를 가지는 경우 층간절연막 상에 크랙(crack)이 발생하여 신뢰성 높은 공정을 수행하기 어렵다. 또한, 층간절연막 두께가 4,500Å 미만인 경우 에칭 내성이 부족하여 휨 (bowing) 현상이 발생할 수 있으며, 공간이 넓은 패턴에서는 채워지는 부피가 부족하여 후속 평탄화 공정 시 Dishing 결함이 발생할 수 있다.
그런 다음, 비트라인 콘택 마스크(미도시)를 이용한 사진식각공정으로 상기 층간절연막(25) 및 하드마스크층(21)을 식각하여 상기 텅스텐 실리사이드층(19)을 노출시키는 제1 콘택홀(27)을 형성한다. 동시에 상기 층간절연막(25)을 식각하여 상기 불순물 접합영역(13)을 노출시키는 제2 콘택홀(29)을 형성한다.
이어서, 상기 제1,2 콘택홀(27,29) 표면에 형성된 자연산화막은 황산, 과수, 불산 혼합액 또는 황산을 10초 내지 60초 동안 노즐로 뿌려준 후 스핀 건조 시켜 제거할 수 있다.
이때, 상기 제1,2 콘택홀 하부에 남아있는 자연산화막을 깨끗하게 세정하지 않으면 코발트실리사이드가 균일하게 성장하지 않으며, USD(Unlimited Sensing Delay) 불량이 유발될 수 있다. 따라서, 고농도 HF를 이용하여 오랜 처리 시간 동안 자연산화막 제거 공정을 실기하여 제거 효율을 증가시키는 것이 바람직하다. 이때, 층간절연막이 HF 용액에 대해 높은 에칭 내성을 가지고 있지 않은 경우, 콘택홀 크기가 증가하는 보잉 (bowing, 휨) 프로파일이 발생하고, 나아가 이웃하는 콘택홀 간에 브릿지가 유발되어 불량이 발생한다.
본 발명의 방법에서는 상기 화학식 1로 표시되는 단위를 포함하는 화합물을 이용하여 에칭 내성이 향상된 층간 절연막을 적용함으로써, 고농도 HF를 이용하여 오랜 시간 자연산화막 제거 공정을 수행하여도, 층간 절연막의 측면의 손상, 예컨대 콘택홀 보잉 프로파일 발생을 억제할 수 있고, 또한 이웃하는 콘택홀 간에 브릿지가 유발을 방지할 수 있다.
이어서, 본 발명의 방법에서는 상기 자연산화막 제거 공정 이후, 상기 제1,2 콘택홀(27,29)을 포함한 전체 표면 상부에 PVD 방법을 이용하여 50 내지 150 Å 두께의 코발트막(31)을 형성한다. 이때, 상기 코발트막(31)은 코발트막과 티타늄질화막의 적층 구조로 형성할 수도 있다.
그런 다음, 도 2를 참조하면 , 상기 코발트막(31)을 급속 열처리 (RTA)하여 상기 코발트막(31)과 불순물 접합영역(13)의 경계부에 코발트 실리사이드층(33)을 형성한다.
이때, 상기 급속 열처리 (RTA) 공정은 550℃ 내지 650℃ 온도에서 10초 내지 60초 동안 실시하는 열처리 공정을 포함할 수 있다. 필요에 따라, 상기 열처리 공정은 생략할 수도 있다.
도 3을 참조하면 , 상기 코발트막(31)의 미반응된 부분은 H2SO4, H2O2, 및 H2O 가 혼합된 SPM (Sulfuric Acid Peroxide Mixture) 세정액 또는 이러한 SPM 세정액에 불산이 추가된 세정액을 이용하여 제거할 수 있다.
도 4를 참조하면 , 게이트와 비트라인(미도시) 간의 콘택홀 저항 안정화를 위하여 상기 제1,2 콘택홀(27,29)을 포함한 전체 표면 상부에 CVD 방법으로 Ti/TiN 적층구조(35)를 형성한다.
이때, 상기 Ti 막은 20 내지 80 Å 두께로 형성하고, 상기 TiN 막은 20 내지 80 Å 두께로 형성한 것이다.
그 다음, 텅스텐층(37)을 전체 표면 상부에 증착하여 상기 제1,2 콘택홀을 매립한 다음, 후속 공정으로 상기 텅스텐층(37)을 패터닝하여 텅스텐 비트라인(미도시) 또는 텅스텐 금속배선(미도시)을 형성한다.
이하, 하기 실시예 및 비교예를 참조하여 본 발명을 상세하게 설명하기로 한다. 그러나 본 발명의 기술적 사상이 이하 기재만으로 제한되거나 한정되는 것은 아니다.
실시예
반도체 기판 상에 게이트를 형성한 다음, 상기 게이트와 인접한 반도체 기판에 이온주입공정으로 n-형 또는 p-형 불순물을 주액하여, 불순물 접합영역을 형성하였다.
그런 다음, 반도체 기판 전면에 하기 표 1에 나타낸 조성의 절연막 형성용 조성물을 이용하여 층간절연막을 형성하였다.
그런 다음, 상기 층간절연막을 식각하여 상기 게이트 및 불순물 접합영역을 각각 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하였다.
이어서, 상기 제1,2 콘택홀 표면의 자연산화막을 황산, 과수, 불산 혼합액 또는 황산을 10~60초 동안 노즐로 뿌려준 후 스핀 건조 시켜 제거한 후, 상기 제1,2 콘택홀을 포함한 전체 표면 상부에 PVD 방법을 이용하여 100Å 두께의 코발트막을 형성하였다.
그런 다음, 상기 코발트막에 대하여 700℃ 온도에서 20 초 동안 1차 급속 열처리를 실시하고, 이어서 850 ℃ 온도에서 20 초 동안 2차 급속 열처리 공정을 실시하여, 코발트막과 불순물 접합영역의 경계부에 코발트 실리사이드층을 형성하였다.
그런 다음, 미반응된 코발트막을 SPM 용액 (NH4OH, H2O2 및 H2O 혼합 용액)으로 제거한 후, 상기 제1,2 콘택홀(27,29)을 포함한 전체 표면 상부에 PVD 방법으로 Ti/TiN 적층구조를 형성하였다 (Ti막 = 100Å 두께 / TiN 막 = 200 Å).
그런 다음, 상기 제1,2 콘택홀을 매립하는 텅스텐층을 전체 표면 상부에 형성한 후, 이를 패터닝하여 비트라인을 형성하고, 전면 평탄화 공정을 수행하였다.
하기 [식 1]을 이용하여 본 발명의 방법에 의해 제조된 비트라인을 포함하는 반도체 소자의 콘택홀 보잉 (bowing) 현상 정도를 평가하고, 그 결과를 표 1에 나타내었다.
[식 1]
콘택홀 보잉 (bowing) 현상 = 콘택홀 중 가장 넓은 부분의 너비 - 콘택홀의 상부 너비
화학식 1의 화합물 용매 층간
절연막 두께
(Å)		 콘택홀 보잉 (bowing) 평가 결과 (nm)
SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율 함량
(%)		 종류 함량
(%)
실시예 1 0.204 18 디부틸에테르 82 5,000 10.8
실시예 2 0.204 19 디부틸에테르 81 5,800 8.9
실시예 3 0.204 22 디부틸에테르 78 8,000 8.3
비교예 1 0.222 18 디부틸에테르 82 5,000 11.7
비교예 2 0.197 18 디부틸에테르 82 5,000 갭필 불량으로 평가 불가
상기 표 1을 참조하면, 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.208 초과인 화합물을 이용한 비교예 1의 방법에 의해 형성된 층간 절연막은 콘택홀 형성 후 콘택홀의 상부 너비와 콘택홀 중 가장 넓은 부분의 너비 차이가 11.7 nm인 반면에, 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208 인 화학식 1로 표시되는 단위를 포함하는 화합물을 이용하여 형성된 실시예 1 내지 3의 층간 절연막의 경우, 콘택홀의 상부 너비와 콘택홀 중 가장 넓은 부분의 너비 차이가 10.8 nm 이하로, 비교예 1에 비해 보잉 프로파일이 개선된 것을 알 수 있다.
특히, 층간절연막이 두께가 가장 두꺼운 실시예 3의 층간 절연막의 경우, 에칭 내성을 더욱 확보할 수 있어, 콘택홀의 상부 너비와 콘택홀 중 가장 넓은 부분의 너비 차이가 가장 작은 것을 알 수 있다.
한편, SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200보다 작은 화합물을 이용한 비교예 2의 방법의 경우, 갭필 불량에 의해 층간절연막에 대한 평가가 불가능한 것을 알 수 있다.
11: 반도체 기판
13: 불순물 접합영역
15: 게이트산화막
17: 게이트용 폴리실리콘막
19: 텅스텐 실리사이드층
21: 하드마스크층
23: 게이트 스페이서
25: 본 발명의 층간절연막
27: 제1 콘택홀
29: 제2 콘택홀
31: 코발트막
33: 코발트 실리사이드층
35: Ti/TiN 적층구조
37: 텅스텐층

Claims (9)

  1. 접합 영역이 형성된 반도체 기판 전면에 절연막 형성용 조성물을 도포하여 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합 영역이 노출된 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전 물질을 매립하여 도전 배선을 형성하는 단계를 포함하며,
    상기 절연막 형성용 조성물은 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.200 내지 0.208인 하기 화학식 1로 표시되는 단위를 포함하는 화합물을 포함하는 것인 반도체 소자의 도선 배선 형성 방법:
    [화학식 1]
    Figure pat00005

    (상기 화학식 1에서,
    R1 및 R2는 동일하거나 상이하며, 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기 또는 탄소수 1 내지 10의 알킬기이고,
    R3는 수소, 하이드록시기, 실릴기 또는 탄소수 1 내지 10의 알킬기이고,
    R1 및 R2 중 적어도 하나는 수소이며,
    n은 10 내지 1,000,000중 어느 하나의 정수이다).
  2. 청구항 1에 있어서,
    상기 화학식 1로 표시되는 단위를 포함하는 화합물은 1H-NMR 스펙트럼 상에서 SiH3/SiHx (x는 1-3의 정수임)의 총합의 비율이 0.202 내지 0.206인 화합물인 것인 반도체 소자의 도선 배선 형성 방법.
  3. 청구항 1에 있어서,
    상기 화학식 1로 표시되는 단위를 포함하는 화합물은 폴리실라잔, 퍼하이드로폴리실라잔 및 실라잔으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것인 반도체 소자의 도선 배선 형성 방법.
  4. 청구항 1에 있어서,
    상기 절연막 형성용 조성물은 벤젠, 톨루엔, 자일렌, 에틸벤젠, 디에틸벤젠, 트리메틸벤젠, 트리에틸벤젠, 사이클로헥산, 사이클로헥센, 데카히이드로 나프탈렌, 디펜텐, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 에틸사이클로헥산, 메틸사이클로헥산, 사이클로헥산, 사이클로헥센, p-멘탄, 디프로필에테르, 디부틸에테르, 아니솔, 아세트산 부틸, 아세트산 아밀 및 메틸이소부틸케톤으로 이루어진 군에서 선택된 적어도 하나의 용매를 추가로 포함하는 것인 반도체 소자의 도선 배선 형성 방법.
  5. 청구항 1에 있어서,
    상기 층간 절연막 두께는 4,500Å 내지 9,000Å인 반도체 소자의 도선 배선 형성 방법.
  6. 청구항 1에 있어서,
    상기 반도체 소자의 도선 배선 형성 방법은 상기 콘택홀을 형성하는 단계 후에, 상기 접합영역에 코발트 실리사이드층을 형성하는 단계를 추가로 포함하는 반도체 소자의 도전 배선 형성 방법.
  7. 청구항 6에 있어서,
    상기 반도체 소자의 도선 배선 형성 방법은 상기 코발트 실리사이드층을 형성하는 단계 후에, 상기 코발트 실리사이드층을 포함한 상기 콘택홀 전체 표면 상에 Ti/TiN 을 형성하는 단계를 추가로 포함하는 반도체 소자의 도전 배선 형성 방법.
  8. 청구항 1에 있어서,
    상기 도전 물질을 텅스텐인 것인 반도체 소자의 도선 배선 형성 방법.
  9. 청구항 1에 있어서,
    상기 반도체 소자의 도전 배선은 비트라인 또는 금속배선인 것인 반도체 소자의 도전 배선 형성방법.
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