CN100524825C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例涉及一种半导体器件及其制造方法。根据本发明实施例，半导体器件可包括：LDD，其包括具有第一宽度的空间，并形成在半导体衬底中；沟道区，其形成在具有所述第一宽度的空间内的半导体衬底中；栅极绝缘层，其具有第二宽度，并形成在所述沟道区上，其中所述第二宽度大于所述第一宽度；栅极，其具有所述第一宽度，并形成在所述栅极绝缘层上；和间隔件，其包括在所述栅极绝缘层的两侧形成的第一间隔件和在所述栅极的侧壁形的第二间隔件。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体器件及其制造方法。
背景技术
半导体器件可包括晶体管，所述晶体管具有在通过LOCOS(硅的局部氧化)工艺或STI(浅沟槽隔离)工艺所限定的器件区域上形成的源极/漏极和栅极。
例如，半导体衬底可形成有能使器件隔离的隔离层。另外，半导体衬底的器件区可形成有栅极，所述栅极例如包括栅极氧化物层和多层栅(gatepoly)。例如，可以在多层栅的侧壁形成包括绝缘层的间隔件。
另外，在半导体衬底的栅极氧化物层的下部可形成轻掺杂漏极(LDD)，其中注入到所述LDD中的低密度杂质可具有与注入到半导体衬底中的杂质相反的导电类型。在与LDD相邻的半导体衬底区域中可形成源极/漏极，其中注入到所述源极/漏极中的高密度杂质可具有与注入到LDD中的杂质相同的导电类型。
可以缩小具有上述结构的半导体器件，以适应半导体器件的高集成度和小型化的需求。然而，由于可能需要执行许多工艺来制造具有包含小栅极宽度的LDD结构的半导体器件，所以可能使得半导体器件的生产工艺复杂化。
另外，在LDD与栅极重叠的情况下会产生重叠电容(overlapcapacitance)。
发明内容
根据本发明实施例，半导体器件以及半导体器件的制造方法可降低在栅极与LDD重叠时产生的重叠电容。
根据本发明实施例，半导体器件以及半导体器件的制造方法可提供能够有效降低栅极宽度的结构。
在本发明实施例中，半导体器件可包括：轻掺杂漏极(LDD)，其包括具有第一宽度的空间，并形成在半导体衬底中；沟道区，其形成在具有所述第一宽度的空间内的半导体衬底中；栅极绝缘层，其具有第二宽度，并形成在所述沟道区上，其中所述第二宽度大于所述第一宽度；栅极，其具有所述第一宽度，并形成在所述栅极绝缘层上；和间隔件，其包括在所述栅极绝缘层的两侧形成的第一间隔件和在栅极的侧壁形成的第二间隔件。
优选地，在根据上述实施例的半导体器件中，所述轻掺杂漏极在垂直方向上不与所述栅极重叠。
优选地，在根据上述实施例的半导体器件中，所述栅极的外缘与所述轻掺杂漏极的内缘在垂直方向对准，其中所述栅极绝缘层与所述轻掺杂漏极的一部分重叠。
优选地，在根据上述实施例的半导体器件中，所述栅极绝缘层包括热氧化物层。
优选地，在根据上述实施例的半导体器件中，所述第二间隔件被配置为与所述第一间隔件和所述栅极绝缘层接触。
优选地，在根据上述实施例的半导体器件中，所述第二间隔件的形状为矩形。
优选地，在根据上述实施例的半导体器件中，所述第二间隔件的上表面高度与所述栅极的上表面高度相同。
优选地，在根据上述实施例的半导体器件中，所述间隔件的形状是直角形状。
优选地，在根据上述实施例的半导体器件中，所述第一间隔件包括氧化物层。
优选地，在根据上述实施例的半导体器件中，所述第二间隔件包括氮化硅层。
在本发明实施例中，一种半导体器件的制造方法可包括：在半导体衬底的上部依次叠置氧化物层和氮化物层；通过使用具有第一孔图案的第一掩模层进行离子注入工艺，在所述半导体衬底中形成LDD；使用所述氮化物层在所述LDD中心形成沟道区，其中将所述氮化物层蚀刻掉窄于所述第一孔图案宽度的宽度；经由所述氮化物层的被蚀刻部分进行蚀刻工艺来选择性去除所述沟道区上的所述氧化物层；在去除所述氧化物层的区域中形成栅极绝缘层；和在所述栅极绝缘层上的所述氮化物层的被蚀刻部分中形成栅极。
优选地，在根据上述实施例的半导体器件的制造方法中，形成所述轻掺杂漏极的步骤包括如下步骤：在所述氮化物层的上部形成具有所述第一孔图案的所述第一掩模层；通过使用所述第一掩模层进行离子注入工艺，在所述半导体衬底上形成所述轻掺杂漏极；和去除所述第一掩模层。
优选地，在根据上述实施例的半导体器件的制造方法中，在所述轻掺杂漏极的中心形成沟道区的步骤包括如下步骤：在所述氮化物层的上部形成具有第二孔图案的第二掩模层，其中所述第二孔图案的宽度窄于所述第一孔图案的宽度；在使用所述第二掩模层对所述氮化物层进行选择性蚀刻之后，去除所述第二掩模层；和使用经蚀刻的氮化物层作为掩模，注入具有与用于形成所述轻掺杂漏极的离子导电类型相反的导电类型的离子。
优选地，在根据上述实施例的半导体器件的制造方法中，还包括如下步骤：使用第三掩模形成间隔件，其中所述第三掩模的宽度窄于所述第一孔图案的宽度，并宽于所述第二孔图案的宽度。
优选地，在根据上述实施例的半导体器件的制造方法中，形成所述间隔件的步骤包括如下步骤：为了形成所述栅极，利用导电层对所述栅极绝缘层和所述氮化物层的被蚀刻部分进行间隙填充；通过对所述导电层进行平坦化处理，在所述栅极绝缘层上的所述氮化物层的被蚀刻部分中形成填充了间隙的栅极；形成所述第三掩模层，其中所述第三掩模层的宽度窄于所述第一孔图案的宽度，并宽于所述第二孔图案的宽度；通过使用所述第三掩模层进行蚀刻工艺来选择性地蚀刻所述氮化物层和所述氧化物层；和去除所述第三掩模层。
优选地，在根据上述实施例的半导体器件的制造方法中，形成所述栅极的步骤包括：利用导电层对所述栅极绝缘层和所述氮化物层的被蚀刻部分进行间隙填充；和通过对所述导电层进行平坦化处理，在所述栅极绝缘层上的所述氮化物层的被蚀刻部分中形成填充了间隙的栅极。
优选地，在根据上述实施例的半导体器件的制造方法中，将所述经蚀刻的氮化物层用作停止层，以形成所述栅极。
优选地，在根据上述实施例的半导体器件的制造方法中，通过湿蚀刻工艺来执行选择性地去除所述氧化物层的处理。
优选地，在根据上述实施例的半导体器件的制造方法中，形成所述栅极绝缘层的步骤包括：形成热氧化物层。
优选地，在根据上述实施例的半导体器件的制造方法中，所述热氧化物层宽于所述沟道区。
附图说明
图1是示出根据本发明实施例的半导体器件的实例性剖视图；和
图2至8是示出根据本发明实施例的半导体器件制造方法的实例性剖视图。
具体实施方式
参照图1，根据本发明实施例的半导体器件包括LDD 18，其在垂直方向上可不与栅极14重叠。根据本发明实施例的半导体器件可包括半导体衬底10。
在半导体衬底10的隔离区中可形成栅极氧化物层12，其可以是栅极绝缘层。另外，栅极氧化物层12可包括热氧化物层。
在栅极氧化物层12的上部可形成栅极14，在栅极14和栅极氧化物层12两侧可形成间隔件16。
间隔件16可包括在栅极氧化物层12两侧形成的第一间隔件16a和在栅极14侧壁形成的第二间隔件16b。
第二间隔件16b的上表面高度可以与栅极14的上表面高度相同。因此，栅极14的顶面可以与第二间隔件16b的顶面存在于相同平面。另外，第二间隔件16b的上表面可以是平坦的。
第二间隔件16b可以与第一间隔件16a和栅极氧化物层12接触。例如，根据本发明实施例，第二间隔件16b可以形成在第一间隔件16a和一部分栅极氧化物层12上。
另外，第二间隔件16b可为矩形，或为基本矩形。在本发明实施例中，第二间隔件16b可为直角形状，或为基本直角形状。例如，在本发明实施例中，顶面和底面可与侧面垂直。
栅极14可包括多晶硅，第一间隔件16a可以是氧化物层。另外，第二间隔件16b可包括氮化硅(SiN)层。
另外，在半导体衬底10中，LDD 18可形成在栅极氧化物层12的下部。LDD 18可围绕沟道区20形成。沟道区20可具有与栅极14的宽度相同的宽度。栅极氧化物层12可形成为宽于沟道区20和栅极14，其中沟道区20和栅极14可具有相同宽度。
在根据本发明实施例的半导体器件中，LDD 18可以不与栅极重叠。因此，能够降低所产生的重叠电容。
另外，根据本发明实施例，由于可减小栅极宽度，所以能够形成包括具有微细线宽的栅极的半导体器件。
以下，将描述根据本发明实施例的半导体器件制造方法。
参照图2，氧化物层16a’和氮化物层16b’可依次叠置在半导体衬底10的上部。氮化物层16b’可包括氮化硅层。
接下来，可在氮化物层16b’的上部形成第一掩模层M1。第一掩模层M1可用于例如用以形成LDD 18的离子注入工艺。另外，可通过在氮化物层16b’的上部涂覆光致抗蚀剂，形成光致抗蚀剂层，然后对于该光致抗蚀剂层执行曝光和显影工艺，以形成第一掩模层M1。
可对第一掩模层M1进行处理以使其包括第一孔图案H1。
参照图3，例如通过使用第一掩模层M1来执行离子注入工艺。
因此，可将离子注入到半导体衬底10的一部分，在该部分中可形成第一掩模层M1的第一孔图案H1，从而可在半导体衬底10中形成LDD区域18’。
参照图4，可去除第一掩模层M1，并且可在氮化物层16b’的上部形成第二掩模层M2。
掩模层M2可包括第二孔图案H2，其用于形成沟道区20并限定栅极14的宽度，并且第二孔图案H2可形成为窄于第一孔图案H1。
参照图5，例如通过使用第二掩模层M2来执行蚀刻工艺，从而可选择性蚀刻氮化物层16b’。然后，可去除第二掩模层M2。
通过使用第二掩模层M2进行蚀刻工艺，例如可在氮化物层16b’中创建孔图案H2’形式的空间，其中在该空间中可随后形成栅极14，其中例如将所述氮化物层蚀刻掉窄于所述第一孔图案H1宽度的宽度。
随后，例如可利用经选择性蚀刻的氮化物层16b’来执行离子注入工艺。
在离子注入工艺期间可注入这样的离子，例如这些离子具有与在形成LDD区域18’时已注入的离子的导电类型相反的导电类型。
因此，可在半导体衬底10中形成沟道区20，并且在沟道区20的附近可形成LDD 18。
参照图6，例如可经由氮化物层16b’的被蚀刻部分来执行蚀刻工艺，从而可选择性去除氧化物层16a’。
例如通过湿蚀刻工艺来去除氧化物层16a’的一部分。被去除的氧化物层16a’的那部分宽度比已被选择性蚀刻的氮化物层16b’的孔图案H2’的宽度宽。
参照图7，例如通过热氧化工艺可在已去除氧化物层16a’的那部分中形成包括热氧化物层的栅极氧化物层12。
之后，在所形成的结构上可沉积多晶硅，从而可形成导电层14’，其中利用导电层14’填充孔图案H2’的间隙。例如通过使用氮化物层16a作为停止层，可执行平坦化工艺(例如，化学机械抛光工艺)，从而对导电层14’进行平坦化处理。
参照图8，在氮化物层16b’的孔图案H2’中可形成栅极14。
然后，在已经过选择性蚀刻的栅极14和氮化物层16b’的上部可形成第三掩模层M3。
第三掩模层M3可用于在栅极14的侧壁形成多个间隔件16。根据本发明实施例，第三掩模层M3可形成为窄于第一掩模层M1的第一孔图案H1，并宽于第二掩模层M2的第二孔图案H2。
例如通过使用第三掩模层M3可蚀刻然后可去除已被选择性蚀刻的氮化物层16b’和氧化物层16a’。在本发明实施例中，可使用此工艺来制造具有图1中所示结构的半导体器件。
根据本发明实施例，通过使用第一掩模层进行离子注入工艺可形成LDD区域，以及通过使用第二掩模层进行离子注入工艺可形成沟道区。在本发明实施例中，在用于形成沟道区的离子注入工艺中，可注入这样的离子，其具有与在形成LDD区域时注入的离子的导电类型相反的导电类型。
另外，在氮化物层中形成与第二掩模层的第二孔图案相同的孔图案之后，在该孔图案中可形成栅极。
根据本发明实施例，由于LDD可不与栅极重叠，所以可减少在现有技术半导体器件中产生的重叠电容，以及可减少栅极宽度。因此，能够制造具有微细线宽的栅极。
根据本发明实施例，可减少制造半导体器件所需的步骤的数量。因此，能够提高半导体器件的产量。
显而易见，所述领域技术人员清楚可以对本发明实施例进行各种修改和改变。因此，应该认为本发明实施例覆盖落在所附权利要求的范围内的各种修改和改变。还应该理解，当提到一层位于另一层或衬底上或上方时，该层可能直接位于该另一层或衬底上，或者也可能存在中间层。

Claims (10)

1.一种器件，包括：
轻掺杂漏极，其包括具有第一宽度的空间，并形成在半导体衬底中；
沟道区，其形成在具有所述第一宽度的空间内的半导体衬底中；
栅极绝缘层，其具有第二宽度，并形成在所述沟道区上，其中所述第二宽度大于所述第一宽度；
栅极，其具有所述第一宽度，并形成在所述栅极绝缘层上；和
间隔件，其包括在所述栅极绝缘层的两侧形成的第一间隔件和在所述栅极的侧壁形成的第二间隔件。
2.根据权利要求1所述的器件，其中所述轻掺杂漏极在垂直方向上不与所述栅极重叠。
3.根据权利要求2所述的器件，其中所述栅极的外缘与所述轻掺杂漏极的内缘在垂直方向对准，其中所述栅极绝缘层与所述轻掺杂漏极的一部分重叠。
4.根据权利要求2所述的器件，其中所述栅极绝缘层包括热氧化物层。
5.根据权利要求2所述的器件，其中所述第二间隔件被配置为与所述第一间隔件和所述栅极绝缘层接触。
6.根据权利要求5所述的器件，其中所述第二间隔件的形状为矩形。
7.根据权利要求5所述的器件，其中所述第二间隔件的上表面高度与所述栅极的上表面高度相同。
8.根据权利要求5所述的器件，其中所述间隔件的形状是直角形状。
9.根据权利要求5所述的器件，其中所述第一间隔件包括氧化物层。
10.根据权利要求9所述的器件，其中所述第二间隔件包括氮化硅层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110108912A1 (en) * 2009-11-09 2011-05-12 Hamilton Lu Methods for fabricating trench metal oxide semiconductor field effect transistors
US8754472B2 (en) 2011-03-10 2014-06-17 O2Micro, Inc. Methods for fabricating transistors including one or more circular trenches
US11018259B2 (en) * 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804496A (en) * 1997-01-08 1998-09-08 Advanced Micro Devices Semiconductor device having reduced overlap capacitance and method of manufacture thereof
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US5856226A (en) * 1997-12-19 1999-01-05 Texas Instruments-Acer Incorporated Method of making ultra-short channel MOSFET with self-aligned silicided contact and extended S/D junction
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR100399926B1 (ko) * 2000-12-29 2003-09-29 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US6503807B2 (en) * 2001-03-13 2003-01-07 United Microelectronics Corp. MOS transistor with two empty side slots on its gate and its method of formation
KR100442089B1 (ko) * 2002-01-29 2004-07-27 삼성전자주식회사 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법
KR100477543B1 (ko) * 2002-07-26 2005-03-18 동부아남반도체 주식회사 단채널 트랜지스터 형성방법
KR100521369B1 (ko) * 2002-12-18 2005-10-12 삼성전자주식회사 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
KR20060068102A (ko) * 2004-12-15 2006-06-21 동부일렉트로닉스 주식회사 단채널 트랜지스터의 제조 방법

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