KR100213980B1 - 디램의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 셀 영역과 주변 영역의 표면 단차를 최소화할 수 있는 디램의 캐패시터 형성방법을 개시한다.
개시된 본 발명은 소자가 형성되는 셀 영역과 소자가 형성되지 않는 주변 영역사이의 단차를 줄이기 위하여, 전하 저장 전극의 표면적으로 늘이는 구조를 갖으며, 층간 절연막내에 효과적으로 매립시켜 전하 저장 전극을 형성함으로써, 셀 영역과 주변 영역의 단차를 최소화하게 된다. 이로써, 이후의 패터닝 공정시 오정렬로 인한 불량이 방지된다.
Description
제1도는 종래의 디램의 캐패시터 형성방법을 설명하기 위한 단면도.
제2a도는 내지 제2g도는 본 발명의 일실시예에 따른 디램의 캐패시터 형성방법을 설명하기 위한 각 제조 공정별 단면도 .
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 층간 절연막
13 : 제1마스크 패턴 14 : 제2마스크 패턴
15 : 폴리실리콘막 16 : 전하 저장 전극
17 : 제3마스크 패턴 18 : 유전체막
19 : 플레이트 전극
[발명의 기술분야]
본발명은 디램의 캐패시터 형성방법에 관한 것으로 보다 구체적으로는 디램의 셀 영역과 주변 영역과의 단차를 최소화할 수 있는 디램의 캐패시터 형성방법에 관한 것이다.
[종래 기술]
집적회로에서 가장 중요한 요소중의 하나 인 캐패시터는 각각의 정보에 대해 전하가 축적되는 메모리 소자의 회로내에 포함될 경우 특히 중요하다.
이러한 메모리 소자인 램(Random Access Memory)에서 메모리 셀은 행렬의 형태로 조직되어 있으며, 데이터를 메모리하거나 재생하기 위해 행과 열을 따라서 호출하게 된다. 특히, 조밀한 메모리 소자는 1개의 캐패시터와 1개의 트랜지스터를 구비하고 있으며 여기서 트랜지스터는 캐패시터에 전송하거나 호출하기 위한 스위치로서 작용한다. 여기서 모스 캐패시터를 이용하면 전하가 일정 시간내에 방전되기 때문에 정보를 주기적으로 재충전시켜야 할 필요가 있다.
이런 형태의 메모리 소자를 동적 RAM 또는 DRAM이라고 한다. DRAM은 재충전(refresh)를 위한 부가적인 회로를 필요로 하지만, 메모리 셀의 면적이 단일 칩에 수 백만개 이상의 기억셀을 내장할 수 있을 정도로 작고, 전력소비가 적기 때문에 현재의 고집적 회로에서 매우 각광받는 소자이다. 그러나, 반도체 소자의 집적도가 현격히 증가됨에 따라 DRAM 또한 정보를 메모리하는 모스 캐패시터는 저장 전극 면적이 감소하여 전극에 축적되는 전하의 용량이 감소하고 있다. 이러한 결과 메모리 내용이 오출력되거나 α선등과 같은 방사선에 의하여 메모리 내용이 파괴되는 문제점이 발생했다. 이러한 문제를 해결하기 위하여, 스택 형 또는 실린더(cylinder)형의 전극이 제시되었다.
여기서, 종래의 스택 구조에 의한 디램의 캐패시터 형성방법을 첨부한 도면 제1도에 의하여 설명하면 ,먼저, 제1도에 도시된 바와 같이 트랜지스터(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성된 반도체기판에 층간 절연막(2) 및 희생 산화막(도시되지 않음3)이 공지된 증착 방식에 의하여 형성되고, 트랜지스터의 소오스 전극(도시되지 않음)이 노출되도록, 층간 절연막(2)와 희생 산화막이 식각된다. 그런 다음, 전체 구조물 상부에 소정 두께의 제1폴리실리콘막(3)이 증착된 후, 반도체 기판(1)상의 결과물이 충분히 매립될 만큼의 두께로 코어 산호막(도시되지 않음)이 증착된다. 이어서, 코어 산화막 상부에 마스크 패턴(도시되지 않음)이 제1폴리실리콘막(3)의 소정부분이 노출될 수 있도록 형성된다. 그 다음에 마스크 패턴에 의하여 코어 산화막이 식각된 다음, 제2폴리실리콘막(4)이 증착된다. 이어서, 제2폴리실리콘막(4)이 코어 산화막이 노출될 때 까지 에치백한 다음, 코어 산화막 및 희생 산화막이 습식 식각되어, 전하 저장 전극이 형성된다. 그 후, 유전체막(5)과, 플레이트 전극(6)이 형성되어, 캐패시터가 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 종래와 같이 스택 방식에 의하여 캐패시터가 형성되면, 소자가 형성되는 셀 영역과 소자가 형성되지 않는 주변 영역사이에 큰 단차가 발생하게 된다. 더욱 자세하게 설명하자면, 디램의 저장 용량을 증대시키기 위하여, 종래의 캐패시터는 폴리실리콘을 적층하여 형성함으로써, 캐패시터의 높이가 약 5000 내지 6000Å 정도의 높이를 갖게 된다. 한편, 소자의 주변 영역에는 이러한 캐패시터가 형성되지 않으므로, 캐패시터가 형성되는 셀 영역과 주변 영역간에 심한 단차가 분위기하게 된다. 이에 따라, 이후에 진행되는 패시베이션 또는 패턴 형성 공정시 진행하는데 심한 단차로 인하여, 제대로 증착되지 않고, 특히 패턴을 형성하는데 오정렬을 유발하는 문제점이 발생되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 디램의 트랜지스터가 형성되는 소자 형성영역과 주변 영역과의 단차를 최소화하여, 후속 공정의 패터닝 공정시 오정렬등의 문제점을 방지할 수 있는 디램의 캐패시터 형성방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 1. 소자와 소자를 분리하는 필드 산화막과, 디램을 구동시키는 트랜지스터 및 비트 라인이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판에 층간 절연막을 형성하는 단계; 상기 층간 절연막내에 T자형홀을 형성하는 단계; 상기 T자형 홀내에 전하 저장 전극을 형성하는 단계; 상기 전하 저장 전극 상부 및 양측으로 일정 거리만큼 떨어진 영역의 층간 절연막의 상부에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의하여 층간 절연막의 소정 깊이 만큼 습식 식각하는 단계; 및 상기 결과물 표면에 유전체막 및 플레이트전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
이와 같이, 소자가 형성되는 셀 영역과 소자가 형성되지 않는 주변 영역사이의 단차를 줄이기 위하여, 전하 저장 전극의 표면적으로 늘이는 구조를 갖으며, 층간 절연막내에 효과적으로 매립시켜 전하 저장 전극을 형성함으로써, 셀 영역과 주변 영역의 단차를 최소화하게 된다. 이로써, 이후의 패터닝 공정시 오정렬로 인한 불량이 방지된다.
[실시예]
이하, 첨부한 도면에 의거하여 본 발명이 양호한 실시예를 자세히 설명하기로 한다.
첨부한 도면 제2a도 내지 제2g도는 본 발명의 실시예에 따른 디램의 캐패시터 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 제2a도에 도시된 바와 같이, 소자와 소자를 분리하기 위한 필드 산화막(도시되지 않음)과 디램을 구동시키기 위한 트랜지스터(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성된 반도체기판(11)에 층간 절연막(12)이 형성된다. 이어서, 층간 절연막(12) 상부에 전하 전극용 제1마스크 패턴(13)이 소정 크기로 공지된 포토 리소그라피 공정에 의하여 형성되고, 이 제1마스크 패턴(13)에 의하여 층간 절연막(12)은 소정 깊이만큼, 바람직하게는 층간 절연막 두께의 2분의 1만큼 식각된다.
이어서, 제2b도에 도시된 바와 같이, 제1마스크 패턴(13)은 공지된 방법에 의하여 제거되고 ,제1마스크 패턴에 의하여 노출되는 층간 절연막의 폭보다 적은 폭이 노출될 수 있도록 제2마스크 패턴(14)이 형성된다. 그리고 나서, 제2마스크 패턴(14)에 의하여, 노출된 층간 절연막(12)이 기판의 소정 부분이 노출되도록 식각되어, 층간 절연막(12)내에 T자형 홀을 형성되게 된다.
그런 다음, 제2c도에서 와 같이, 제2마스크 패턴(14)이 제거되고, 노출된 반도체기판(11) 및 층간 절연막(12)에 이후에 전하 저장 전극으로 용이하게 형성하기 위하여 플러그 이온이 주입된다.
그후에 전하 전극 형성용 폴리실리콘막(15)이 제2d도에 도시된 것과 같이, 전체 구조물 표면에 고르게 증착된 후, 전도성을 개선하기 위한 불순물이 이온 주입된다.
제2e도는 전하 저장 전극(16)이 형성된 도면으로, 폴리실리콘막(15)은 공지된 이방성 식각 방식 예를 들어, 에치백 방식에 의하여 층간 절연막이 노출되도록 식각되어, 전하 저장 전극(16)이 형성된다.
그런 다음, 제2e도에 도시된 바와 같이, 전하저장 전극(16) 상부 및 전하 저장 전극(16)로부터 양측으로, 일정거리만큼 떨어진 위치에 제3마스크 패턴(17)이 형성된다.
그런 다음, 제2F도에 도시된 바와 같이, 층간 절연막에 인위적인 단차를 부여하기 위하여, 제3마스크 패턴(17)이 식각 마스크가 되어, 층간 절연막이 습식 식각된다.
제2g도는 디램의 캐패시터가 형성된 도면으로, 제3마스크 패턴(17)이 제거되고, 반도체기판의 결과물 표면에 비교적 유전율이 높은 ONO막(17)이 증착되고, 이어서, 플레이트 전극(18)이 형성되어, 층간 절연막내에 매립된 캐패시터가 형성된다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 소자가 형성되는 셀 영역과 소자가 형성되지 않는 주변 영역사이의 단차를 줄이기 위하여, 전하 저장 전극의 표면적으로 늘이는 구조를 갖으며, 층간 절연막내에 효과적으로 매립시켜 전하 저장 전극을 형성함으로써, 셀 영역과 주변 영역의 단차를 최소화하게 된다. 이로써, 이후의 패터닝 공정시 오정렬로 인한 불량이 방지된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 소자와 소자를 분리하는 필드 산화막과, 디램을 구동시키는 트랜지스터 및 비트 라인이 형성된 반도체기판을 제공하는 단계; 상기 반도체 기판에 층간 절연막을 형성하는 단계; 상기 층간 절연막내에 T자형홀을 형성하는 단계; 상기 T자형 홀내에 전하 저장 전극을 형성하는 단계; 상기 전하 저장 전극 상부 및 양측으로 일정 거리만큼 떨어진 영역의 층간 절연막의 상부에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의하여 층간 절연막의 소정 깊이만큼 습식 식각하는 단계; 및 상기 결과물 표면에 유전체막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 디램의 캐패시터 형성방법.
- 제1항에 있어서, 상기 T자형 홀은, 층간절연막 상부에 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 형태로 층간 절연막을 소정 깊이만큼 식각하는 단계; 상기 제1마스크 패턴을 제거하고, 제2마스크 패턴을 제1마스크 패턴의 크기 보다 노출되는 층간 절연막의 폭이 좁도록 형성하는 단계; 상기 제2마스크 패턴에 의하여 반도체 기판이 노출되도록 식각하는 단계 및 제2마스크 패턴을 제거하는 단계에 의하여 형성되는 것을 특징으로 하는 디램의 캐패시터 형성방법.
- 제2항에 있어서, 상기 층간 절연막이 제1마스크 패턴에 의하여 식각되는 깊이는 층간절연막의 증착 두께는 2분의 1정도인 것을 특징으로 하는 디램의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서, 상기 T자형 홀내에 전하 저장 전극을 형성하는 방법은, T자형 홀이 구비된 결과물 상부에 전하 저장 전극용 물질을 증착하는 단계; 상기 전하 저장 전극용 물질을 층간 절연막이 노출될때 까지 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 디램의 캐패시터 형성방법.
- 제1항에 있어서, 상기 층간 절연막내에 T자형 홀을 형성하는 단계와 전하 저장 전극을 형성하는 단계사이에 전하 저장 전극의 형성을 용이하게 하기 위한 플러그 이온을 주입하는 단계를 추가하는 것을 특징으로 하는 디램의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024505A KR100213980B1 (ko) | 1996-06-27 | 1996-06-27 | 디램의 캐패시터 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960024505A KR100213980B1 (ko) | 1996-06-27 | 1996-06-27 | 디램의 캐패시터 형성방법 |
Publications (2)
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|---|---|
| KR980006357A KR980006357A (ko) | 1998-03-30 |
| KR100213980B1 true KR100213980B1 (ko) | 1999-08-02 |
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| KR1019960024505A KR100213980B1 (ko) | 1996-06-27 | 1996-06-27 | 디램의 캐패시터 형성방법 |
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| KR (1) | KR100213980B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361530B1 (ko) * | 1999-04-22 | 2002-11-18 | 주식회사 하이닉스반도체 | 디램 소자의 제조방법 |
-
1996
- 1996-06-27 KR KR1019960024505A patent/KR100213980B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361530B1 (ko) * | 1999-04-22 | 2002-11-18 | 주식회사 하이닉스반도체 | 디램 소자의 제조방법 |
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|---|---|
| KR980006357A (ko) | 1998-03-30 |
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