JP2004247441A - 半導体装置 - Google Patents
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Abstract
【課題】ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できるＭＩＭ構造のキャパシタを備えた半導体装置を提供する。
【解決手段】半導体基板の上方に形成され、ＳＣホール２を有する層間絶縁膜１と、層間絶縁膜１のＳＣホール２内部に形成され、導電体からなるＳＣプラグ２ａと、ＳＣプラグ２ａ上に形成され、ＴｉＮ膜１１とＲｕ膜１２、Ｔａ２Ｏ５膜１３、Ｒｕ膜１４とからなるキャパシタを備え、ＳＣプラグ２ａは、導電体に囲まれた中央部内の上部に窒化膜６が設けられており、下部電極はＳＣプラグ２ａ上の窒化膜６を回避したＳＣプラグ２ａ周辺端部と接続しているものである。
【選択図】 図１
【解決手段】半導体基板の上方に形成され、ＳＣホール２を有する層間絶縁膜１と、層間絶縁膜１のＳＣホール２内部に形成され、導電体からなるＳＣプラグ２ａと、ＳＣプラグ２ａ上に形成され、ＴｉＮ膜１１とＲｕ膜１２、Ｔａ２Ｏ５膜１３、Ｒｕ膜１４とからなるキャパシタを備え、ＳＣプラグ２ａは、導電体に囲まれた中央部内の上部に窒化膜６が設けられており、下部電極はＳＣプラグ２ａ上の窒化膜６を回避したＳＣプラグ２ａ周辺端部と接続しているものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタを備えたＤＲＡＭの構造に関するものである。
【０００２】
【従来の技術】
従来のＭＩＭ構造のキャパシタを備えたＤＲＡＭの製造方法は、ビット線を覆う絶縁膜を形成し、絶縁膜にスルーホールを形成する。次に、スルーホール内部に多結晶シリコンからなるプラグを形成する。また、スルーホール上部のプラグを過剰にエッチングして、スルーホール上部に凹部を形成し、凹部にルテニウムシリサイド膜を形成することにより、プラグの上部にルテニウムシリサイド膜を形成する。更に、プラグおよびルテニウムシリサイド膜が形成された絶縁膜上に、シリコン窒化膜およびシリコン酸化膜を形成する。
【０００３】
次に、シリコン酸化膜およびシリコン窒化膜にエッチングを施し、孔（開口）を形成する。孔の底部では、ルテニウムシリサイドの表面を露出するだけでなく、多結晶シリコンからなるプラグの側面部の一部も露出される場合がある。
次に、孔の底部のルテニウムシリサイド表面にバリア膜を形成する。バリア膜は半導体基板を酸化処理することにより形成する。このような酸化処理により形成されるバリア膜は通常自然酸化膜であり、孔底部のルテニウムシリサイドに対して自己整合的に形成される。プラグの側面部が露出している場合にはプラグの側面部にシリコン酸化膜がバリア層として形成される。ルテニウムシリサイドに形成されるバリア膜はルテニウムシリサイドの酸化膜である。
【０００４】
次に、キャパシタの下部電極となるルテニウム膜を形成する。ルテニウム膜は、孔の側壁および底面を覆うように形成する。次に、キャパシタ絶縁膜を形成する。キャパシタ絶縁膜は多結晶酸化タンタルとする。次に、キャパシタの上部電極を形成する。上部電極は、たとえばルテニウム膜とする（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２１７４０３号公報（段落番号００７０〜００９８、図２４〜４６）
【０００６】
【発明が解決しようとする課題】
従来のキャパシタを備えたＤＲＡＭは以上のようであり、シリコンあるいはルテニウムシリサイド（プラグ）とルテニウム（キャパシタ下部電極）が直接接触する場合には、プラグからキャパシタ下部電極側にシリコンが供給され、供給されたシリコンは下部電極内を拡散し、キャパシタリークを引き起こす。また、キャパシタ下部電極が酸素を通すことから、キャパシタ絶縁膜の形成の際に、酸素がプラグに達して酸化してしまう。これらの問題点を回避するために、バリア膜を形成していた。
【０００７】
従来のバリア膜は自然酸化膜を用いていた。しかし、酸化膜は絶縁膜であり、良好な電気的導通を得るためにはやはり問題があった。
そこで、酸化抑制およびシリコン拡散抑制という両方の働きを持つものとして、ＴａＮ膜を使用している。
【０００８】
ところが、ＴａＮ膜はスパッタで成膜するためにカバッレジが悪いという問題点があった。このために、ストレージノードコンタクト（以下ＳＣと称する）プラグにＴａＮ膜を形成する際に、ＳＣ中央部に凹部が形成され、ボイドが発生する。その後、ＳＣプラグのＴａＮ膜上にキャパシタのストレージノード（以下ＳＮと称する）を形成すると、ＳＣ中央部のＳＮ直下では、ＴａＮ膜厚は非常に薄いものとなってしまい、ＳＣプラグとＳＮとの間において、酸化抑制およびシリコン拡散抑制の働きを十分に行えないという問題点があった。従って、コンタクト抵抗が安定せず、キャパシタリークが発生するという問題点があった。
【０００９】
この発明は上記のような問題点を解消するために成されたもので、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できるＭＩＭ構造のキャパシタを備えた半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板の上方に形成され、開口部を有する層間絶縁膜と、
層間絶縁膜の開口部内部に形成され、導電体からなるストレージノードコンタクトプラグと、
ストレージノードコンタクトプラグ上に形成され、下部電極、誘電体膜、上部電極とからなるキャパシタを備え、
ストレージノードコンタクトプラグは、導電体に囲まれた中央部内の上部に絶縁膜が設けられており、
下部電極はストレージノードコンタクトプラグ上の絶縁膜を回避したストレージノードコンタクトプラグ周辺端部と接続しているものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置のレイアウトを示す平面図であり、図２〜６は図１のレイアウトを用いた半導体装置の製造方法を示す図１のＡ−Ａにおける断面図である。
図１はＳＣ（ストレージノードコンタクト）ホール２とＳＮ（ストレージノード）用ホール１０とのレイアウトを示したものである。次に、この製造方法を図２〜６に従って順次説明を行う。
【００１２】
まず、図２（ａ）に示すように、半導体基板（図示せず）上にトランジスタ（図示せず）を形成した後、層間絶縁膜１を形成する。その後、層間絶縁膜１中にＳＣホール２を形成する。
次に、図２（ｂ）に示すように、全面にドープトポリシリコン膜３を成膜する。
次に、図２（ｃ）に示すように、ドープトポリシリコン膜３をエッチバックして、ＳＣホール２内にドープトシリコン膜３を埋め込む。
【００１３】
次に、図３（ａ）に示すように、全面にＴａＮ膜４をスパッタにて成膜する。スパッタを用いて成膜しているため、ＴａＮ膜４のカバレッジが悪く、ＳＣホール２内部への埋め込みにおいて、ＳＣホール２中央部ではＴａＮ膜４が薄くしか成膜されずボイド５が発生する。
【００１４】
次に、図３（ｂ）に示すように、ＴａＮ膜４をエッチバックして、ＳＣホール２内のドープトポリシリコン膜３上にＴａＮ膜４を埋め込んでＳＣプラグ２ａを形成する。このとき、ＳＣホール２内のＴａＮ膜４の中央部にボイド５は残存したままである。
【００１５】
このＴａＮ膜４は、後にＳＮ用ホール１０内に形成されるＳＮ電極の材料となるＲｕやＴｉＮが酸素を通すことによるＳＣホール２内のドープトポリシリコン膜３への酸化抑制の働きを行う。また、ＴａＮ膜４は、ＳＣホール２内のドープトポリシリコン膜３中のＳｉがＳＮ電極を形成しているＲｕ内へ拡散することを防止する働きも行う。
【００１６】
次に、図３（ｃ）に示すように、絶縁膜としての窒化膜６を成膜する。このとき、ボイド５内には窒化膜６が埋め込まれる。
次に、図４（ａ）に示すように、窒化膜６上に酸化膜７、窒化膜８、酸化膜９を順に積層して形成する。
【００１７】
次に、図４（ｂ）に示すように、ＳＮ用ホール１０を開口する。このとき、図１に示したレイアウトを用いて、ＳＮ用ホール１０はＳＣプラグ２ａの中央上部に開口することなく、ＳＣプラグ２ａ端部のみに重なるように開口する。このようにすれば、ＳＣプラグ２ａのＴａＮ膜４が薄く形成されボイド５となっている領域上にはＳＮ用ホール１０の開口はされず、ＴａＮ膜４のカバレッジが良好で充分な膜厚を有する領域上に形成できる。
【００１８】
次に、図４（ｃ）に示すように、ＳＮ用ホール１０内にＴｉＮ膜１１とＲｕ膜１２とを成膜する。このとき、ＴｉＮ膜１１はＳＣプラグ２ａの端部上にのみ形成されることになる。
【００１９】
次に、図５（ａ）に示すように、ＳＮ用ホール１０内をレジストまたは酸化膜２０で埋め込んだ後、ＣＭＰまたはエッチバックにより、酸化膜９上のＴｉＮ膜１１とＲｕ膜１２とを除去してキャパシタの下部電極であるＳＮを形成する。
次に、図５（ｂ）に示すように、ＳＮ用ホール１０内のレジストまたは酸化膜２０を除去する。このとき、ウエットエッチングによって酸化膜２０を除去した場合には下層へのしみ込みは窒化膜８でストップする。
【００２０】
次に、図５（ｃ）に示すように、Ｈ２ＳＯ４を用いてＴｉＮ膜１１をウエットエッチングする。
次に、図６に示すように、キャパシタ誘電体膜であるＴａ２Ｏ５膜１３およびキャパシタ上部電極であるＲｕ膜１４を成膜してキャパシタを完成させる。
【００２１】
このようにすれば、ＳＣプラグ２ａとＳＮ電極とは端部同士で接触することになり、ＳＮ電極であるＴｉＮ膜１１およびＲｕ膜１２はＳＣプラグ２ａのＴａＮ膜４が薄くなりボイド５を形成している領域上に形成されることはなく、常にＴａＮ膜４の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【００２２】
実施の形態２．
上記実施の形態１ではＳＣプラグ２ａをドープトポリシリコン膜―ＴａＮ膜構造としたものについて説明を行ったが、ここではＴｉＮ膜一層構造としたものについて説明する。
図７は実施の形態２の半導体装置を示す断面図である。図７に示すように、ＳＣプラグにおいて、上記実施の形態１に示したドープトポリシリコン膜―ＴａＮ膜のかわりにＴｉＮ膜を形成したものである。
【００２３】
また、図７に示す半導体装置の製造方法は、上記実施の形態１の図２（ａ）の工程を経た後、図２（ｂ）において、ドープトポリシリコン膜３のかわりにＣＶＤによりＴｉＮ膜１５を成膜して埋め込んで、ＴｉＮ膜１５一層からなるＳＣプラス２ｂを形成する。但し、このＣＶＤによるＴｉＮ膜１５は５０ｎｍ以上の厚さで成膜するとクラックが入るという問題がおこるために４０ｎｍ以下の薄さで成膜されるのが一般である。ＴｉＮ膜１５を４０ｎｍ以下に薄く成膜すると、ＳＣホール２内は埋まりきらず、ＳＣホール２中央部にボイド１６が細長く形成される。
【００２４】
ＴｉＮ膜はその表面が酸化されにくい性質を持つが、ＴａＮ膜が有する酸化抑制の効果はない。但し、ＳＣプラグ２ｂより下層への酸素の拡散は拡散距離が長いほど酸化抑制の効果は高くなり、ＴｉＮ膜１５の膜厚と下層への酸化抑制効果は比例する。つまり、ＴｉＮ膜１５中のボイド１６内にＳＮ電極であるＲｕ膜１２を通して酸素が入り込むと、ボイド１６は細長く形成されているため、ボイド１６下部のＴｉＮ膜１５の膜厚は非常に薄くなっており、酸化抑制の効果は極端に低いものとなる。
【００２５】
次に、実施の形態１の図３（ｃ）と同様に、ＴｉＮ膜１５上に窒化膜６を成膜する。このとき、ボイド１６には窒化膜６が埋め込まれる。
その後、実施の形態１の図３以下と同様の工程を経て、ＳＣプラグ２ｂとＳＮ電極であるＴｉＮ膜１１、Ｒｕ膜１２とが端部同士で接触する構造のキャパシタを完成させる。
【００２６】
このようにすれば、ＴｉＮ膜１５中のボイド１６が形成されている領域を避け、ＴｉＮ膜１５の膜厚も充分に確保することのできる領域上でＳＮ電極１１、１２とのコンタクトを取ることができる。従って、ＴｉＮ膜１５中の細長いボイド１６内にＳＮ電極であるＲｕ膜１２が入り込むことを防止でき、上記実施の形態１において得られる以上に安定したコンタクト抵抗およびキャパシタリークの抑制の効果を得ることができる。
【００２７】
実施の形態３．
図８はこの発明の実施の形態３の半導体装置のレイアウトを示す平面図であり、図９〜１１は図８のレイアウトを用いた半導体装置の製造方法を示す図８のＡ−Ａにおける断面図である。
図８はＳＣホール２とＳＮ用ホール１０とのレイアウトを示したものである。次に、この製造方法を図９〜１１に従って順次説明を行う。
【００２８】
まず、上記実施の形態１と同様にして図２〜図４（ａ）の工程を行う。
その後、図９（ａ）に示すように、ＳＮ用ホール１０を開口する。このとき、図８に示したレイアウトを用いて、ＳＮ用ホール１０はＳＣプラグ２ａの全面を覆うように開口する。
【００２９】
次に、図９（ｂ）に示すように、全面に絶縁膜としての窒化膜１７および酸化膜１８を成膜する。これにより、ボイド５は窒化膜１７によって埋め込まれる。このとき、窒化膜１７は酸化膜９、１８に対してエッチング選択比の取れる絶縁膜として形成されている。
【００３０】
次に、図９（ｃ）に示すように、エッチバックまたはＣＭＰによりＳＮ用ホール１０上の窒化膜１７および酸化膜１８を除去する。
次に、図９（ｄ）に示すように、酸化膜１８および窒化膜１７に異方性エッチングを施して、ボイド５上のみを窒化膜１７で覆い、ＳＣプラグ２ａの周辺部の窒化膜１７および酸化膜１８を除去し、ホール１９を形成する。
【００３１】
次に、図１０（ａ）に示すように、ホール１９内を含む全面にＴｉＮ膜１１とＲｕ膜１２とを成膜する。このとき、ＴｉＮ膜１１はＳＣプラグ２ａの端部上にて下層のＳＣプラグ２ａと接触している。
次に、図１０（ｂ）に示すように、ＣＭＰを用いて酸化膜９、１８上のＴｉＮ膜１１とＲｕ膜１２とを除去してホール１９内にキャパシタの下部電極を形成する。
次に、図１０（ｃ）に示すように、酸化膜９、１８を除去する。このとき、ウエットエッチングを用いて行っても下層へのしみ込みは窒化膜８、１７によって止めることができる。
【００３２】
次に、図１１（ａ）に示すように、Ｈ２ＳＯ４を用いてＴｉＮ膜１１をウエットエッチングする。
次に、図１１（ｂ）に示すように、キャパシタ誘電体膜であるＴａ２Ｏ５膜１３を形成する。
次に、図１１（ｃ）に示すように、キャパシタ上部電極であるＲｕ膜１４を成膜してキャパシタを完成させる。
【００３３】
このようにすれば、ＴａＮ膜４のボイド５内は窒化膜１７で埋め込まれ、ＳＣホール２とＳＮ用ホール１０との重なりのレイアウトを変更せずとも、ＳＣプラグ２ａとＳＮ電極１１、１２とは周端部同士で接触することになる。従って、キャパシタの下部電極であるＴｉＮ膜１１およびＲｕ膜１２はＳＣプラグ２ａのＴａＮ膜４が薄くなりボイド５を形成している領域上に形成されることはなく、常にＴａＮ膜４の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【００３４】
実施の形態４．
上記実施の形態２と同様に、上記実施の形態３ではＳＣプラグ２ａをドープトポリシリコン膜―ＴａＮ膜構造としたものについて説明を行ったが、ここではＴｉＮ膜一層構造としたものについて説明する。
【００３５】
図１２は実施の形態４の半導体装置を示す断面図である。図１２に示すように、ＳＣプラグにおいて、上記実施の形態３においてドープトポリシリコン膜―ＴａＮ膜のかわりにＴｉＮ膜１５を形成したものである。
また、図１２に示す半導体装置の製造方法は実施の形態２、および実施の形態３と同様であるので、ここでは詳しい説明は省略する。
【００３６】
このようにすれば、ＴｉＮ膜一層構造のＳＣプラグ２ｂ上にキャパシタを形成する場合に、ＴｉＮ膜１５中のボイド１６が形成されている領域を避け、ＴｉＮ膜１５の膜厚も充分に確保することのできる領域上でＳＮ電極１１、１２とのコンタクトを取ることができる。従って、ＴｉＮ膜１５中の細長いボイド１６内にＳＮ電極であるＲｕ膜１２が入り込むことを防止でき、上記実施の形態３において得られる以上に安定したコンタクト抵抗およびキャパシタリークの抑制の効果を得ることができる。
【００３７】
【発明の効果】
以上のようにこの発明によれば、半導体基板の上方に形成され、開口部を有する層間絶縁膜と、
層間絶縁膜の開口部内部に形成され、導電体からなるストレージノードコンタクトプラグと、
ストレージノードコンタクトプラグ上に形成され、下部電極、誘電体膜、上部電極とからなるキャパシタを備え、
ストレージノードコンタクトプラグは、導電体に囲まれた中央部内の上部に絶縁膜が設けられており、
下部電極はストレージノードコンタクトプラグ上の絶縁膜を回避したストレージノードコンタクトプラグ周辺端部と接続しているので、ストレージノード電極であるＴｉＮ膜およびＲｕ膜はストレージノードコンタクトプラグにおいてＴａＮ膜が薄い領域上に形成されることはなく、常にＴａＮ膜の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置のレイアウトを示す平面図である。
【図２】実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】実施の形態１の半導体装置を示す断面図である。
【図７】実施の形態２の半導体装置を示す断面図である。
【図８】実施の形態３の半導体装置のレイアウトを示す平面図である。
【図９】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１０】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１１】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１２】実施の形態４の半導体装置を示す断面図である。
【符号の説明】
２ ＳＣホール、２ａ，２ｂ ＳＣプラグ、３ ドープトポリシリコン膜、
４ ＴａＮ膜、６，８ 窒化膜、７，９ 酸化膜、１０ ＳＮ用ホール、
１１，１５ ＴｉＮ膜、１２ Ｒｕ膜。
【発明の属する技術分野】
この発明は半導体装置に関し、特に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタを備えたＤＲＡＭの構造に関するものである。
【０００２】
【従来の技術】
従来のＭＩＭ構造のキャパシタを備えたＤＲＡＭの製造方法は、ビット線を覆う絶縁膜を形成し、絶縁膜にスルーホールを形成する。次に、スルーホール内部に多結晶シリコンからなるプラグを形成する。また、スルーホール上部のプラグを過剰にエッチングして、スルーホール上部に凹部を形成し、凹部にルテニウムシリサイド膜を形成することにより、プラグの上部にルテニウムシリサイド膜を形成する。更に、プラグおよびルテニウムシリサイド膜が形成された絶縁膜上に、シリコン窒化膜およびシリコン酸化膜を形成する。
【０００３】
次に、シリコン酸化膜およびシリコン窒化膜にエッチングを施し、孔（開口）を形成する。孔の底部では、ルテニウムシリサイドの表面を露出するだけでなく、多結晶シリコンからなるプラグの側面部の一部も露出される場合がある。
次に、孔の底部のルテニウムシリサイド表面にバリア膜を形成する。バリア膜は半導体基板を酸化処理することにより形成する。このような酸化処理により形成されるバリア膜は通常自然酸化膜であり、孔底部のルテニウムシリサイドに対して自己整合的に形成される。プラグの側面部が露出している場合にはプラグの側面部にシリコン酸化膜がバリア層として形成される。ルテニウムシリサイドに形成されるバリア膜はルテニウムシリサイドの酸化膜である。
【０００４】
次に、キャパシタの下部電極となるルテニウム膜を形成する。ルテニウム膜は、孔の側壁および底面を覆うように形成する。次に、キャパシタ絶縁膜を形成する。キャパシタ絶縁膜は多結晶酸化タンタルとする。次に、キャパシタの上部電極を形成する。上部電極は、たとえばルテニウム膜とする（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２１７４０３号公報（段落番号００７０〜００９８、図２４〜４６）
【０００６】
【発明が解決しようとする課題】
従来のキャパシタを備えたＤＲＡＭは以上のようであり、シリコンあるいはルテニウムシリサイド（プラグ）とルテニウム（キャパシタ下部電極）が直接接触する場合には、プラグからキャパシタ下部電極側にシリコンが供給され、供給されたシリコンは下部電極内を拡散し、キャパシタリークを引き起こす。また、キャパシタ下部電極が酸素を通すことから、キャパシタ絶縁膜の形成の際に、酸素がプラグに達して酸化してしまう。これらの問題点を回避するために、バリア膜を形成していた。
【０００７】
従来のバリア膜は自然酸化膜を用いていた。しかし、酸化膜は絶縁膜であり、良好な電気的導通を得るためにはやはり問題があった。
そこで、酸化抑制およびシリコン拡散抑制という両方の働きを持つものとして、ＴａＮ膜を使用している。
【０００８】
ところが、ＴａＮ膜はスパッタで成膜するためにカバッレジが悪いという問題点があった。このために、ストレージノードコンタクト（以下ＳＣと称する）プラグにＴａＮ膜を形成する際に、ＳＣ中央部に凹部が形成され、ボイドが発生する。その後、ＳＣプラグのＴａＮ膜上にキャパシタのストレージノード（以下ＳＮと称する）を形成すると、ＳＣ中央部のＳＮ直下では、ＴａＮ膜厚は非常に薄いものとなってしまい、ＳＣプラグとＳＮとの間において、酸化抑制およびシリコン拡散抑制の働きを十分に行えないという問題点があった。従って、コンタクト抵抗が安定せず、キャパシタリークが発生するという問題点があった。
【０００９】
この発明は上記のような問題点を解消するために成されたもので、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できるＭＩＭ構造のキャパシタを備えた半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板の上方に形成され、開口部を有する層間絶縁膜と、
層間絶縁膜の開口部内部に形成され、導電体からなるストレージノードコンタクトプラグと、
ストレージノードコンタクトプラグ上に形成され、下部電極、誘電体膜、上部電極とからなるキャパシタを備え、
ストレージノードコンタクトプラグは、導電体に囲まれた中央部内の上部に絶縁膜が設けられており、
下部電極はストレージノードコンタクトプラグ上の絶縁膜を回避したストレージノードコンタクトプラグ周辺端部と接続しているものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置のレイアウトを示す平面図であり、図２〜６は図１のレイアウトを用いた半導体装置の製造方法を示す図１のＡ−Ａにおける断面図である。
図１はＳＣ（ストレージノードコンタクト）ホール２とＳＮ（ストレージノード）用ホール１０とのレイアウトを示したものである。次に、この製造方法を図２〜６に従って順次説明を行う。
【００１２】
まず、図２（ａ）に示すように、半導体基板（図示せず）上にトランジスタ（図示せず）を形成した後、層間絶縁膜１を形成する。その後、層間絶縁膜１中にＳＣホール２を形成する。
次に、図２（ｂ）に示すように、全面にドープトポリシリコン膜３を成膜する。
次に、図２（ｃ）に示すように、ドープトポリシリコン膜３をエッチバックして、ＳＣホール２内にドープトシリコン膜３を埋め込む。
【００１３】
次に、図３（ａ）に示すように、全面にＴａＮ膜４をスパッタにて成膜する。スパッタを用いて成膜しているため、ＴａＮ膜４のカバレッジが悪く、ＳＣホール２内部への埋め込みにおいて、ＳＣホール２中央部ではＴａＮ膜４が薄くしか成膜されずボイド５が発生する。
【００１４】
次に、図３（ｂ）に示すように、ＴａＮ膜４をエッチバックして、ＳＣホール２内のドープトポリシリコン膜３上にＴａＮ膜４を埋め込んでＳＣプラグ２ａを形成する。このとき、ＳＣホール２内のＴａＮ膜４の中央部にボイド５は残存したままである。
【００１５】
このＴａＮ膜４は、後にＳＮ用ホール１０内に形成されるＳＮ電極の材料となるＲｕやＴｉＮが酸素を通すことによるＳＣホール２内のドープトポリシリコン膜３への酸化抑制の働きを行う。また、ＴａＮ膜４は、ＳＣホール２内のドープトポリシリコン膜３中のＳｉがＳＮ電極を形成しているＲｕ内へ拡散することを防止する働きも行う。
【００１６】
次に、図３（ｃ）に示すように、絶縁膜としての窒化膜６を成膜する。このとき、ボイド５内には窒化膜６が埋め込まれる。
次に、図４（ａ）に示すように、窒化膜６上に酸化膜７、窒化膜８、酸化膜９を順に積層して形成する。
【００１７】
次に、図４（ｂ）に示すように、ＳＮ用ホール１０を開口する。このとき、図１に示したレイアウトを用いて、ＳＮ用ホール１０はＳＣプラグ２ａの中央上部に開口することなく、ＳＣプラグ２ａ端部のみに重なるように開口する。このようにすれば、ＳＣプラグ２ａのＴａＮ膜４が薄く形成されボイド５となっている領域上にはＳＮ用ホール１０の開口はされず、ＴａＮ膜４のカバレッジが良好で充分な膜厚を有する領域上に形成できる。
【００１８】
次に、図４（ｃ）に示すように、ＳＮ用ホール１０内にＴｉＮ膜１１とＲｕ膜１２とを成膜する。このとき、ＴｉＮ膜１１はＳＣプラグ２ａの端部上にのみ形成されることになる。
【００１９】
次に、図５（ａ）に示すように、ＳＮ用ホール１０内をレジストまたは酸化膜２０で埋め込んだ後、ＣＭＰまたはエッチバックにより、酸化膜９上のＴｉＮ膜１１とＲｕ膜１２とを除去してキャパシタの下部電極であるＳＮを形成する。
次に、図５（ｂ）に示すように、ＳＮ用ホール１０内のレジストまたは酸化膜２０を除去する。このとき、ウエットエッチングによって酸化膜２０を除去した場合には下層へのしみ込みは窒化膜８でストップする。
【００２０】
次に、図５（ｃ）に示すように、Ｈ２ＳＯ４を用いてＴｉＮ膜１１をウエットエッチングする。
次に、図６に示すように、キャパシタ誘電体膜であるＴａ２Ｏ５膜１３およびキャパシタ上部電極であるＲｕ膜１４を成膜してキャパシタを完成させる。
【００２１】
このようにすれば、ＳＣプラグ２ａとＳＮ電極とは端部同士で接触することになり、ＳＮ電極であるＴｉＮ膜１１およびＲｕ膜１２はＳＣプラグ２ａのＴａＮ膜４が薄くなりボイド５を形成している領域上に形成されることはなく、常にＴａＮ膜４の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【００２２】
実施の形態２．
上記実施の形態１ではＳＣプラグ２ａをドープトポリシリコン膜―ＴａＮ膜構造としたものについて説明を行ったが、ここではＴｉＮ膜一層構造としたものについて説明する。
図７は実施の形態２の半導体装置を示す断面図である。図７に示すように、ＳＣプラグにおいて、上記実施の形態１に示したドープトポリシリコン膜―ＴａＮ膜のかわりにＴｉＮ膜を形成したものである。
【００２３】
また、図７に示す半導体装置の製造方法は、上記実施の形態１の図２（ａ）の工程を経た後、図２（ｂ）において、ドープトポリシリコン膜３のかわりにＣＶＤによりＴｉＮ膜１５を成膜して埋め込んで、ＴｉＮ膜１５一層からなるＳＣプラス２ｂを形成する。但し、このＣＶＤによるＴｉＮ膜１５は５０ｎｍ以上の厚さで成膜するとクラックが入るという問題がおこるために４０ｎｍ以下の薄さで成膜されるのが一般である。ＴｉＮ膜１５を４０ｎｍ以下に薄く成膜すると、ＳＣホール２内は埋まりきらず、ＳＣホール２中央部にボイド１６が細長く形成される。
【００２４】
ＴｉＮ膜はその表面が酸化されにくい性質を持つが、ＴａＮ膜が有する酸化抑制の効果はない。但し、ＳＣプラグ２ｂより下層への酸素の拡散は拡散距離が長いほど酸化抑制の効果は高くなり、ＴｉＮ膜１５の膜厚と下層への酸化抑制効果は比例する。つまり、ＴｉＮ膜１５中のボイド１６内にＳＮ電極であるＲｕ膜１２を通して酸素が入り込むと、ボイド１６は細長く形成されているため、ボイド１６下部のＴｉＮ膜１５の膜厚は非常に薄くなっており、酸化抑制の効果は極端に低いものとなる。
【００２５】
次に、実施の形態１の図３（ｃ）と同様に、ＴｉＮ膜１５上に窒化膜６を成膜する。このとき、ボイド１６には窒化膜６が埋め込まれる。
その後、実施の形態１の図３以下と同様の工程を経て、ＳＣプラグ２ｂとＳＮ電極であるＴｉＮ膜１１、Ｒｕ膜１２とが端部同士で接触する構造のキャパシタを完成させる。
【００２６】
このようにすれば、ＴｉＮ膜１５中のボイド１６が形成されている領域を避け、ＴｉＮ膜１５の膜厚も充分に確保することのできる領域上でＳＮ電極１１、１２とのコンタクトを取ることができる。従って、ＴｉＮ膜１５中の細長いボイド１６内にＳＮ電極であるＲｕ膜１２が入り込むことを防止でき、上記実施の形態１において得られる以上に安定したコンタクト抵抗およびキャパシタリークの抑制の効果を得ることができる。
【００２７】
実施の形態３．
図８はこの発明の実施の形態３の半導体装置のレイアウトを示す平面図であり、図９〜１１は図８のレイアウトを用いた半導体装置の製造方法を示す図８のＡ−Ａにおける断面図である。
図８はＳＣホール２とＳＮ用ホール１０とのレイアウトを示したものである。次に、この製造方法を図９〜１１に従って順次説明を行う。
【００２８】
まず、上記実施の形態１と同様にして図２〜図４（ａ）の工程を行う。
その後、図９（ａ）に示すように、ＳＮ用ホール１０を開口する。このとき、図８に示したレイアウトを用いて、ＳＮ用ホール１０はＳＣプラグ２ａの全面を覆うように開口する。
【００２９】
次に、図９（ｂ）に示すように、全面に絶縁膜としての窒化膜１７および酸化膜１８を成膜する。これにより、ボイド５は窒化膜１７によって埋め込まれる。このとき、窒化膜１７は酸化膜９、１８に対してエッチング選択比の取れる絶縁膜として形成されている。
【００３０】
次に、図９（ｃ）に示すように、エッチバックまたはＣＭＰによりＳＮ用ホール１０上の窒化膜１７および酸化膜１８を除去する。
次に、図９（ｄ）に示すように、酸化膜１８および窒化膜１７に異方性エッチングを施して、ボイド５上のみを窒化膜１７で覆い、ＳＣプラグ２ａの周辺部の窒化膜１７および酸化膜１８を除去し、ホール１９を形成する。
【００３１】
次に、図１０（ａ）に示すように、ホール１９内を含む全面にＴｉＮ膜１１とＲｕ膜１２とを成膜する。このとき、ＴｉＮ膜１１はＳＣプラグ２ａの端部上にて下層のＳＣプラグ２ａと接触している。
次に、図１０（ｂ）に示すように、ＣＭＰを用いて酸化膜９、１８上のＴｉＮ膜１１とＲｕ膜１２とを除去してホール１９内にキャパシタの下部電極を形成する。
次に、図１０（ｃ）に示すように、酸化膜９、１８を除去する。このとき、ウエットエッチングを用いて行っても下層へのしみ込みは窒化膜８、１７によって止めることができる。
【００３２】
次に、図１１（ａ）に示すように、Ｈ２ＳＯ４を用いてＴｉＮ膜１１をウエットエッチングする。
次に、図１１（ｂ）に示すように、キャパシタ誘電体膜であるＴａ２Ｏ５膜１３を形成する。
次に、図１１（ｃ）に示すように、キャパシタ上部電極であるＲｕ膜１４を成膜してキャパシタを完成させる。
【００３３】
このようにすれば、ＴａＮ膜４のボイド５内は窒化膜１７で埋め込まれ、ＳＣホール２とＳＮ用ホール１０との重なりのレイアウトを変更せずとも、ＳＣプラグ２ａとＳＮ電極１１、１２とは周端部同士で接触することになる。従って、キャパシタの下部電極であるＴｉＮ膜１１およびＲｕ膜１２はＳＣプラグ２ａのＴａＮ膜４が薄くなりボイド５を形成している領域上に形成されることはなく、常にＴａＮ膜４の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【００３４】
実施の形態４．
上記実施の形態２と同様に、上記実施の形態３ではＳＣプラグ２ａをドープトポリシリコン膜―ＴａＮ膜構造としたものについて説明を行ったが、ここではＴｉＮ膜一層構造としたものについて説明する。
【００３５】
図１２は実施の形態４の半導体装置を示す断面図である。図１２に示すように、ＳＣプラグにおいて、上記実施の形態３においてドープトポリシリコン膜―ＴａＮ膜のかわりにＴｉＮ膜１５を形成したものである。
また、図１２に示す半導体装置の製造方法は実施の形態２、および実施の形態３と同様であるので、ここでは詳しい説明は省略する。
【００３６】
このようにすれば、ＴｉＮ膜一層構造のＳＣプラグ２ｂ上にキャパシタを形成する場合に、ＴｉＮ膜１５中のボイド１６が形成されている領域を避け、ＴｉＮ膜１５の膜厚も充分に確保することのできる領域上でＳＮ電極１１、１２とのコンタクトを取ることができる。従って、ＴｉＮ膜１５中の細長いボイド１６内にＳＮ電極であるＲｕ膜１２が入り込むことを防止でき、上記実施の形態３において得られる以上に安定したコンタクト抵抗およびキャパシタリークの抑制の効果を得ることができる。
【００３７】
【発明の効果】
以上のようにこの発明によれば、半導体基板の上方に形成され、開口部を有する層間絶縁膜と、
層間絶縁膜の開口部内部に形成され、導電体からなるストレージノードコンタクトプラグと、
ストレージノードコンタクトプラグ上に形成され、下部電極、誘電体膜、上部電極とからなるキャパシタを備え、
ストレージノードコンタクトプラグは、導電体に囲まれた中央部内の上部に絶縁膜が設けられており、
下部電極はストレージノードコンタクトプラグ上の絶縁膜を回避したストレージノードコンタクトプラグ周辺端部と接続しているので、ストレージノード電極であるＴｉＮ膜およびＲｕ膜はストレージノードコンタクトプラグにおいてＴａＮ膜が薄い領域上に形成されることはなく、常にＴａＮ膜の膜厚が充分な領域上に形成できる。従って、ＴａＮ膜を使用しても安定したコンタクト抵抗が得られ、キャパシタリークを抑制できる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置のレイアウトを示す平面図である。
【図２】実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】実施の形態１の半導体装置を示す断面図である。
【図７】実施の形態２の半導体装置を示す断面図である。
【図８】実施の形態３の半導体装置のレイアウトを示す平面図である。
【図９】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１０】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１１】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１２】実施の形態４の半導体装置を示す断面図である。
【符号の説明】
２ ＳＣホール、２ａ，２ｂ ＳＣプラグ、３ ドープトポリシリコン膜、
４ ＴａＮ膜、６，８ 窒化膜、７，９ 酸化膜、１０ ＳＮ用ホール、
１１，１５ ＴｉＮ膜、１２ Ｒｕ膜。
Claims (4)
- 半導体基板の上方に形成され、開口部を有する層間絶縁膜と、
前記層間絶縁膜の開口部内部に形成され、導電体からなるストレージノードコンタクトプラグと、
前記ストレージノードコンタクトプラグ上に形成され、下部電極、誘電体膜、上部電極とからなるキャパシタを備え、
前記ストレージノードコンタクトプラグは、前記導電体に囲まれた中央部内の上部に絶縁膜が設けられており、
前記下部電極は前記ストレージノードコンタクトプラグ上の前記絶縁膜を回避した前記ストレージノードコンタクトプラグ周辺端部と接続していることを特徴とする半導体装置。 - 前記ストレージノードコンタクトプラグは、ドープトポリシリコン膜上に窒化タンタル膜を設けた構成であり、前記絶縁膜は前記窒化タンタル膜中央部に形成されていることを特徴とする請求項１記載の半導体装置。
- 前記ストレージノードコンタクトプラグは、窒化チタン膜で形成されており、前記絶縁膜は前記窒化チタン膜中央部に形成されていることを特徴とする請求項１記載の半導体装置。
- 上記絶縁膜は、窒化膜で成ることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP2003034479A JP2004247441A (ja) | 2003-02-13 | 2003-02-13 | 半導体装置 |
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| JP2003034479A JP2004247441A (ja) | 2003-02-13 | 2003-02-13 | 半導体装置 |
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|---|---|
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781820B2 (en) | 2007-01-31 | 2010-08-24 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| US8120180B2 (en) | 2007-05-04 | 2012-02-21 | Hynix Semiconductor Inc. | Semiconductor device including ruthenium electrode and method for fabricating the same |
-
2003
- 2003-02-13 JP JP2003034479A patent/JP2004247441A/ja active Pending
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