JPH03106069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03106069A JPH03106069A JP1245908A JP24590889A JPH03106069A JP H03106069 A JPH03106069 A JP H03106069A JP 1245908 A JP1245908 A JP 1245908A JP 24590889 A JP24590889 A JP 24590889A JP H03106069 A JPH03106069 A JP H03106069A
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
遣を形成し、回路パターンの＠細化、高精度化を実現す
る半導体装置の製造方法を提供することを目的とし、 半導体基板表面を凹凸形状にした後、前記凸部側壁にサ
イドウォール層を形成する工程と、前記サイドウォール
層をマスクとしてセルファラインに不純物を添加し、前
記凸部上面及び前記凹部底面にそれぞれキャパシタコン
タクト領域及びビットコンタクト領域を形成する工程と
、前記サイドウォール層を除去した後、前記凸部側壁上
にゲート酸化膜を介して縦型のワードラインを形成する
工程と、前記ビットコンタクト領域に接続するビットラ
イン及び前記キャパシタコンタクト領域に接続するキャ
パシタ電極を形成する工程とを有するように構成する。
る半導体装置の製造方法を提供することを目的とし、 半導体基板表面を凹凸形状にした後、前記凸部側壁にサ
イドウォール層を形成する工程と、前記サイドウォール
層をマスクとしてセルファラインに不純物を添加し、前
記凸部上面及び前記凹部底面にそれぞれキャパシタコン
タクト領域及びビットコンタクト領域を形成する工程と
、前記サイドウォール層を除去した後、前記凸部側壁上
にゲート酸化膜を介して縦型のワードラインを形成する
工程と、前記ビットコンタクト領域に接続するビットラ
イン及び前記キャパシタコンタクト領域に接続するキャ
パシタ電極を形成する工程とを有するように構成する。
［概要］
半導体装置の製造方法に係り、特にＭＯＳ型半導体メモ
リの製造方法に関し、 比較的容易な製造プロセスにより縦型ＭＯＳ構［産業上
の利用分野］ 本発明は半導体装置の製造方法に係り、特にＭＯＳ型半
導体メモリの製造方法に関する。
リの製造方法に関し、 比較的容易な製造プロセスにより縦型ＭＯＳ構［産業上
の利用分野］ 本発明は半導体装置の製造方法に係り、特にＭＯＳ型半
導体メモリの製造方法に関する。
［従来の技術］
ＭＯＳ型半導体メモリは、年々、集積密度を向上させ、
Ｄ−ＲＡＭにおいては１０ｍｍ口に４Ｍ〜１６Ｍビット
のメモリ容量を集積するに至っている。また、今後にお
いても、更なる高集積化のために、回路パターンの微細
化、高精度化が求められている。そしてこうした要求に
応えるものとして、ＭＯＳトランジスタを縦型に形成す
ることが提案されている． ［発明が解決しようとする課題１ しかし、ＭＯＳトランジスタを縦型に形成してメモリの
回路パターンを微細化、高精度化するためには、従来以
上の高度な技術が必要とされ、またその製造工程も複雑
になる． そこで本発明は、比較的容易な製造プロセスにより縦型
ＭＯ Ｓ４ｉ１造を形成し、回路パターンの微細化、高
精度化を実現する半導体装置の製造方法を提供すること
を目的とする。
Ｄ−ＲＡＭにおいては１０ｍｍ口に４Ｍ〜１６Ｍビット
のメモリ容量を集積するに至っている。また、今後にお
いても、更なる高集積化のために、回路パターンの微細
化、高精度化が求められている。そしてこうした要求に
応えるものとして、ＭＯＳトランジスタを縦型に形成す
ることが提案されている． ［発明が解決しようとする課題１ しかし、ＭＯＳトランジスタを縦型に形成してメモリの
回路パターンを微細化、高精度化するためには、従来以
上の高度な技術が必要とされ、またその製造工程も複雑
になる． そこで本発明は、比較的容易な製造プロセスにより縦型
ＭＯ Ｓ４ｉ１造を形成し、回路パターンの微細化、高
精度化を実現する半導体装置の製造方法を提供すること
を目的とする。
［課題を解決するための千段］
上記課題は、半導体基板表面を凹凸形状にした後、前記
凸部側壁にサイドウォール層を形成する工程と、前記サ
イドウォール層をマスクとしてセルファラインに不純物
を添加し、前記凸部上面及び前記凹部底面にそれぞれキ
ャパシタコンタクト領域及びビットコンタクト領域を形
成する工程と、前記サイドウォール層を除去した後、前
記凸部側壁土にゲート酸化膜を介して縦型のワードライ
ンを形成する工程と、前記ビットコンタクト領域に接続
するビットライン及び前記キャパシタコンタクト領域に
接続するキャパシタ電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって達成される
。
凸部側壁にサイドウォール層を形成する工程と、前記サ
イドウォール層をマスクとしてセルファラインに不純物
を添加し、前記凸部上面及び前記凹部底面にそれぞれキ
ャパシタコンタクト領域及びビットコンタクト領域を形
成する工程と、前記サイドウォール層を除去した後、前
記凸部側壁土にゲート酸化膜を介して縦型のワードライ
ンを形成する工程と、前記ビットコンタクト領域に接続
するビットライン及び前記キャパシタコンタクト領域に
接続するキャパシタ電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって達成される
。
また上記課題は、半導体基板表面を凹凸形状にした後、
前記凸部１則壁にゲート酸化膜を介して縦型のワードラ
インを形成する工程と、前記ワードラインをマスクとし
てセルファラインに不純物を添加し、前記凸部上面及び
前記凹部底面にそれぞれキャパ−シタコンタクト領域及
びピットコンタクト領域を形成する工程と、前記ビット
コンタクト領域に接続するビットライン及び前記キャパ
シタコンタクト領域に接続するキャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって達成される。
前記凸部１則壁にゲート酸化膜を介して縦型のワードラ
インを形成する工程と、前記ワードラインをマスクとし
てセルファラインに不純物を添加し、前記凸部上面及び
前記凹部底面にそれぞれキャパ−シタコンタクト領域及
びピットコンタクト領域を形成する工程と、前記ビット
コンタクト領域に接続するビットライン及び前記キャパ
シタコンタクト領域に接続するキャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって達成される。
また上記課題は、半導＃基板表面を凹凸形状にした後、
前記凸部側壁にサイドウオール層を形成する工程と、前
記サイドウォール層をマスクとして選択酸化した後、前
記凸部上面及び前記凹部底面に不純物拡散用窓を開口す
る工程と、不純物が添加されたポリシリコン層を全面に
形成した後、前記ポリシリコン層から前記不純物拡散用
窓を介して不純物を拡散し、前記凸部上面及び前記凹部
底面にそれぞれキャパシタコンタクト領域及びビットコ
ンタクト領域を形成する工程と、前記ポリシリコン層を
選択的にエッチングして、前記キャパシタコンタクト領
域に接続するキャパシタ電極パッドと前記ビットコンタ
クト領域に接続するビットラインとに分離する工程と、
前記サイドウオール層を除去した後、前記凸部Ｍ１壁上
にゲート酸化膜を介して縦型のワードラインを形成する
工程と、前記キャパシタ電極パッドに接続するキャパシ
タ電極を形成する工程とを有することを特徴とする半導
体装置の製造方法によって達戒される。
前記凸部側壁にサイドウオール層を形成する工程と、前
記サイドウォール層をマスクとして選択酸化した後、前
記凸部上面及び前記凹部底面に不純物拡散用窓を開口す
る工程と、不純物が添加されたポリシリコン層を全面に
形成した後、前記ポリシリコン層から前記不純物拡散用
窓を介して不純物を拡散し、前記凸部上面及び前記凹部
底面にそれぞれキャパシタコンタクト領域及びビットコ
ンタクト領域を形成する工程と、前記ポリシリコン層を
選択的にエッチングして、前記キャパシタコンタクト領
域に接続するキャパシタ電極パッドと前記ビットコンタ
クト領域に接続するビットラインとに分離する工程と、
前記サイドウオール層を除去した後、前記凸部Ｍ１壁上
にゲート酸化膜を介して縦型のワードラインを形成する
工程と、前記キャパシタ電極パッドに接続するキャパシ
タ電極を形成する工程とを有することを特徴とする半導
体装置の製造方法によって達戒される。
［作 用コ
本発明は、半導体基板上にステップ状の凹凸部を形成し
、この凸部側壁に設けだサイドウォール層又はワードラ
イン（ゲート電極）をマスクとして、凸部上面及び四部
底面にそれぞれキャパシタコンタクト領域及びビットコ
ンタクト領域をセルファラインに形成し、これらビット
コンタクト領域及びキャパシタコンタクトＭ域に挟まれ
た凸部側壁にゲート酸化膜を介してワードラインを形成
することにより、ワードラインが縦型に形成された縦型
ＭＯＳトランジスタを、容易な製造プロセスを用いて高
精度に製造することができる。
、この凸部側壁に設けだサイドウォール層又はワードラ
イン（ゲート電極）をマスクとして、凸部上面及び四部
底面にそれぞれキャパシタコンタクト領域及びビットコ
ンタクト領域をセルファラインに形成し、これらビット
コンタクト領域及びキャパシタコンタクトＭ域に挟まれ
た凸部側壁にゲート酸化膜を介してワードラインを形成
することにより、ワードラインが縦型に形成された縦型
ＭＯＳトランジスタを、容易な製造プロセスを用いて高
精度に製造することができる。
［実施例Ｊ
以下、本発明を図示する実施例に基づいて具体的に説明
する。
する。
第１図は本発明の第１の実施例によるメモリセルの製造
方法を示す工程図、第２図は第１図に示された工程によ
り製造されたメモリセルの平面図である． 例えばｐ型シリコン基板１表面を凹凸状に選択エッチン
グして、素子領域にステップ状の凸部２を形成する（第
１図（ａ）参照）． 次いで、Ｐ型シリコン基板１上の全面に、Ｓｉｏ２層３
及びＳｔ，Ｎ，層４を順に形成した後、バターニングし
たレジスト（図示せず）を用いてフィールド領域のＳ
ｔ ｓ Ｎ Ａ層４を選択的に除去する。そして素子領
域上のレジスト及びＳｔ）Ｎ，層４をマスクとして、フ
ィールド領域に選択的にＢ“ （硼素イオン）のイオン
注入を行ない、Ｂ１イオン注入領域５を形成する。更に
ＣＶＤ（Ｃｈｅｍ＋ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法を用いて、全面に３ ｉ ０ ２層を堆
積した後、Ｒ Ｉ Ｅ （ Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）を行ない、凸部２ １Ｉ１１Ｊ壁のＳ
ｉｓＮ４１４上にＳ ｉ ０ ２からなるサイドウォー
ル７ｉ！６を形成する（第１図（ｂ）参照）。
方法を示す工程図、第２図は第１図に示された工程によ
り製造されたメモリセルの平面図である． 例えばｐ型シリコン基板１表面を凹凸状に選択エッチン
グして、素子領域にステップ状の凸部２を形成する（第
１図（ａ）参照）． 次いで、Ｐ型シリコン基板１上の全面に、Ｓｉｏ２層３
及びＳｔ，Ｎ，層４を順に形成した後、バターニングし
たレジスト（図示せず）を用いてフィールド領域のＳ
ｔ ｓ Ｎ Ａ層４を選択的に除去する。そして素子領
域上のレジスト及びＳｔ）Ｎ，層４をマスクとして、フ
ィールド領域に選択的にＢ“ （硼素イオン）のイオン
注入を行ない、Ｂ１イオン注入領域５を形成する。更に
ＣＶＤ（Ｃｈｅｍ＋ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法を用いて、全面に３ ｉ ０ ２層を堆
積した後、Ｒ Ｉ Ｅ （ Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）を行ない、凸部２ １Ｉ１１Ｊ壁のＳ
ｉｓＮ４１４上にＳ ｉ ０ ２からなるサイドウォー
ル７ｉ！６を形成する（第１図（ｂ）参照）。
次いで、ＳｉｘＮ＜層４をマスクとするＬＯＧＯ Ｓ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｔｌｉｃ
ｏｎ）法により、フィールド領域に厚い膜厚めフィール
ド酸化ＰＡ７を形成して、素子領域の分離を行なう。こ
のとき、Ｂ＋イオン注入領域５はアニールされてフィー
ルド酸化１１！７下のＰ＋型チャネルカット層５ａとな
る（第１図（ｃ）参照〉。
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｔｌｉｃ
ｏｎ）法により、フィールド領域に厚い膜厚めフィール
ド酸化ＰＡ７を形成して、素子領域の分離を行なう。こ
のとき、Ｂ＋イオン注入領域５はアニールされてフィー
ルド酸化１１！７下のＰ＋型チャネルカット層５ａとな
る（第１図（ｃ）参照〉。
次いで、サイドウォール屠６及びフィールド酸化ＷＡ７
をマスクとして、選択的にＡｓ＋ （ヒ素イオン〉のイ
オン注入を行ない、凸部２上面及び凹部底面のｐ型シリ
コン基板１表面にＡｓ＋イオン注入領域８を形成する（
第１図（ｄ）参照）。
をマスクとして、選択的にＡｓ＋ （ヒ素イオン〉のイ
オン注入を行ない、凸部２上面及び凹部底面のｐ型シリ
コン基板１表面にＡｓ＋イオン注入領域８を形成する（
第１図（ｄ）参照）。
次いで、Ａｓ＋イオン注入領域８をアニール処理して、
凸部２上面にｎ＋型キャパシタコンタクト領域（ソース
領域）８ａを形成し、凹部底而にｎ＋型ビットコンタク
ト領域（ドレイン領域）８ｂを形成する．そしてサイド
ウォール層６、ＳｔｓＮａ層４、Ｓｉｎ２層３及びフィ
ールド酸化膜７のエッチングを行ない、サイドウォール
層６、Ｓ ｉ Ｓ Ｎ ４層４及びＳ ｉ Ｏ ２層３
を除去すると共に、フィールド酸化Ｈ７をエッチバック
してＰ型シリコン基板１表面の凹部底面に合わせる平坦
化を行なう。続いて、露出された素子領域のＰ型シリコ
ン基板１上に、ゲート酸化ＦｙＡ９を形成する（第１図
（ｅ）参照）， 次いで、全面にポリシリコン層７を堆積した後、ＲＩＥ
を行ない、凸部２側壁のゲート酸化ｆｉ９上にポリシリ
コンからなるワードライン（ゲート電［！）１０を形成
する．そしてこのワードライン１０上に薄い膜厚のＳ
ｉ Ｏ ２層１１を形成する（第１図＜ｆ）参照）． 次いで、全面にＳ ｉ Ｏ ２からなる眉間絶縁層１２
を堆積させる．そしてＲＩＥ法による層間絶縁層１２の
選択エッチングを行ない、凹部底面のｎ１型ビットコン
タクト領域８ｂ上にビットコンタクトホール１３を開口
する．更に、開口するビットコンタクトホール１３の位
置合わせにずれが生じる場合の対策として、ビットコン
タクトホール１３内の層間絶縁層１２側壁に、Ｓ１０２
からなるサイドウォール層ｌ４を形成する（第１図（ｇ
）参照）。
凸部２上面にｎ＋型キャパシタコンタクト領域（ソース
領域）８ａを形成し、凹部底而にｎ＋型ビットコンタク
ト領域（ドレイン領域）８ｂを形成する．そしてサイド
ウォール層６、ＳｔｓＮａ層４、Ｓｉｎ２層３及びフィ
ールド酸化膜７のエッチングを行ない、サイドウォール
層６、Ｓ ｉ Ｓ Ｎ ４層４及びＳ ｉ Ｏ ２層３
を除去すると共に、フィールド酸化Ｈ７をエッチバック
してＰ型シリコン基板１表面の凹部底面に合わせる平坦
化を行なう。続いて、露出された素子領域のＰ型シリコ
ン基板１上に、ゲート酸化ＦｙＡ９を形成する（第１図
（ｅ）参照）， 次いで、全面にポリシリコン層７を堆積した後、ＲＩＥ
を行ない、凸部２側壁のゲート酸化ｆｉ９上にポリシリ
コンからなるワードライン（ゲート電［！）１０を形成
する．そしてこのワードライン１０上に薄い膜厚のＳ
ｉ Ｏ ２層１１を形成する（第１図＜ｆ）参照）． 次いで、全面にＳ ｉ Ｏ ２からなる眉間絶縁層１２
を堆積させる．そしてＲＩＥ法による層間絶縁層１２の
選択エッチングを行ない、凹部底面のｎ１型ビットコン
タクト領域８ｂ上にビットコンタクトホール１３を開口
する．更に、開口するビットコンタクトホール１３の位
置合わせにずれが生じる場合の対策として、ビットコン
タクトホール１３内の層間絶縁層１２側壁に、Ｓ１０２
からなるサイドウォール層ｌ４を形成する（第１図（ｇ
）参照）。
次いで、ポリシリコン層を堆積させた後、バターニング
を行ない、ビットコンタクトホール１３を介してｎ＋型
ビットコンタクト領域８ｂに接続するポリシリコンから
なるビットライン（トレイン電極）１５を形成する（第
１図（ｈ）参照）。
を行ない、ビットコンタクトホール１３を介してｎ＋型
ビットコンタクト領域８ｂに接続するポリシリコンから
なるビットライン（トレイン電極）１５を形成する（第
１図（ｈ）参照）。
次いで、全面にＳ ｉ ０２からなる眉間絶縁層１６を
堆積させる。そしてＲＩＥ法による層間絶縁層１６、ビ
ットライン１５及び層間絶縁層１２の選択エッチングを
行ない、凸部２上面に形成されたｎ＋型キャパシタコン
タクト領域８ａ上にキャパシタコンタクトホール１７を
開口する．このとき、このキャパシタコンタクトホール
１７は、ビットライン１５を貫通する位置に形成される
。更に、キャパシタコンタクトホール１７内のビットラ
イン１５及び層間絶縁層］．２．１６側壁に、Ｓ１０２
からなるサイドウォール層１８を形成する（第１図（ｉ
）参照〉． 次いで、ｎ＋型キャパシタコンタクト領域８ａ上のキャ
パシタコンタクトホールｌ７に、ポリシリコンからなる
キャパシタ電極（ソース電極〉１９を形成する．このキ
ャパシタ電極１９は、キャパシタ容量を高めるため表面
積を大きくしたフィンｔｆｌ遣を有している．そしてキ
ャパシタコンタクトホール１７内のキャパシタ電極１９
は、サイドウォール層１８によってビットライン１５と
完全に分離されている。続いて、フィン構造のキャパシ
タ電極１９上に、Ｓ ｉ Ｏ ２層／ Ｓ ｉ ｓ Ｎ
４層からなるキャパシタ絶縁！２０を形成する《第１
図（ｊ）参照）． このようにして、ワードライン１０がｐ型シリコン基板
１表面の凸部２側壁にゲート酸化ｗＡ９を介して縦型に
形成され、従ってｎ＋型きヤバシタコンタクト領域８ａ
とｎ＋型ビットコンタクト領域８ｂとに挟まれるチャネ
ルもｐ型シリコン基板１表面の凸部２側壁に沿って形成
されている縦型ＭＯＳ｝−ランジスタ構造のメモリセル
が作製される。
堆積させる。そしてＲＩＥ法による層間絶縁層１６、ビ
ットライン１５及び層間絶縁層１２の選択エッチングを
行ない、凸部２上面に形成されたｎ＋型キャパシタコン
タクト領域８ａ上にキャパシタコンタクトホール１７を
開口する．このとき、このキャパシタコンタクトホール
１７は、ビットライン１５を貫通する位置に形成される
。更に、キャパシタコンタクトホール１７内のビットラ
イン１５及び層間絶縁層］．２．１６側壁に、Ｓ１０２
からなるサイドウォール層１８を形成する（第１図（ｉ
）参照〉． 次いで、ｎ＋型キャパシタコンタクト領域８ａ上のキャ
パシタコンタクトホールｌ７に、ポリシリコンからなる
キャパシタ電極（ソース電極〉１９を形成する．このキ
ャパシタ電極１９は、キャパシタ容量を高めるため表面
積を大きくしたフィンｔｆｌ遣を有している．そしてキ
ャパシタコンタクトホール１７内のキャパシタ電極１９
は、サイドウォール層１８によってビットライン１５と
完全に分離されている。続いて、フィン構造のキャパシ
タ電極１９上に、Ｓ ｉ Ｏ ２層／ Ｓ ｉ ｓ Ｎ
４層からなるキャパシタ絶縁！２０を形成する《第１
図（ｊ）参照）． このようにして、ワードライン１０がｐ型シリコン基板
１表面の凸部２側壁にゲート酸化ｗＡ９を介して縦型に
形成され、従ってｎ＋型きヤバシタコンタクト領域８ａ
とｎ＋型ビットコンタクト領域８ｂとに挟まれるチャネ
ルもｐ型シリコン基板１表面の凸部２側壁に沿って形成
されている縦型ＭＯＳ｝−ランジスタ構造のメモリセル
が作製される。
次に、このようにして作製されたメモリセルの平面図を
、第２図に示す。
、第２図に示す。
ここで、第２図のＡＡ線断面図が上記第１図（Ｊ）に対
応する． 第１図（ｆ）に示す工程で形成されるワードライン１０
及び第１図（ｈ）に示す工程で形成されるビットライン
１５は、メッシュ状に配線されている．そしてビットコ
ンタクト部２１はビットライン１５のライン内に形成さ
れているが、キャパシタコンタクト部２２は、第１図（
ｉ）に示す工程で説明したように、ビットライン１５を
貫通する位置に形成されている。
応する． 第１図（ｆ）に示す工程で形成されるワードライン１０
及び第１図（ｈ）に示す工程で形成されるビットライン
１５は、メッシュ状に配線されている．そしてビットコ
ンタクト部２１はビットライン１５のライン内に形成さ
れているが、キャパシタコンタクト部２２は、第１図（
ｉ）に示す工程で説明したように、ビットライン１５を
貫通する位置に形成されている。
このように第１の実施例によれば、サイドウォール層６
をマスクとしてセルファラインにＡｓ＋イオン注入を行
ない、ｐ型シリコン基板１表面の凸部２上面及び凹部底
面にそれぞれｎ＋型キャパシタコンタクト領域８ａ及び
ｎ＋型ビットコンタクト領域８ｂを形成し、更にこれら
ｎ“型キャパシタコンタクト領域８ａ及びｎ＋型ビット
コンタクト領域８ｂに挾まれた凸部２１Ｐｌ壁にゲート
酸化膜９を介してワードライン１０を形成するため、容
易な製造プロセスを用いて高精度に縦型ＭＯＳトランジ
スタのメモリセルを製造することができる。
をマスクとしてセルファラインにＡｓ＋イオン注入を行
ない、ｐ型シリコン基板１表面の凸部２上面及び凹部底
面にそれぞれｎ＋型キャパシタコンタクト領域８ａ及び
ｎ＋型ビットコンタクト領域８ｂを形成し、更にこれら
ｎ“型キャパシタコンタクト領域８ａ及びｎ＋型ビット
コンタクト領域８ｂに挾まれた凸部２１Ｐｌ壁にゲート
酸化膜９を介してワードライン１０を形成するため、容
易な製造プロセスを用いて高精度に縦型ＭＯＳトランジ
スタのメモリセルを製造することができる。
次に、第３図及び第４図を用いて、本発明の第２の実施
例によるメモリセルの製造方法を説明する。
例によるメモリセルの製造方法を説明する。
例えばｐ型シリコン基板３１表面を凹凸状に選択エッチ
ングして、素子ＷＬｉｌｌｌにステップ状の凸部３２を
形成する（第３図（ａ）参照）。
ングして、素子ＷＬｉｌｌｌにステップ状の凸部３２を
形成する（第３図（ａ）参照）。
次いで、Ｐ型シリコン基板３１上の全面にＳｉｏ２層３
３及びＳｉｓＮｔ層３４を順に形成した後、パターニン
グしたレジスト（図示せず）を用いてフィールド領域の
ＳｉｔＮ＊Ｎ３４を選択的に除去する。そして素子領域
上のレジスト及びＳｉｓＮａ層３４をマスクとして、フ
ィールド領域に選択的にＢ＋のイオン注入を行ない、Ｂ
＋イオン注入領域３５を形成する（第３図（ｂ）参照〉
。
３及びＳｉｓＮｔ層３４を順に形成した後、パターニン
グしたレジスト（図示せず）を用いてフィールド領域の
ＳｉｔＮ＊Ｎ３４を選択的に除去する。そして素子領域
上のレジスト及びＳｉｓＮａ層３４をマスクとして、フ
ィールド領域に選択的にＢ＋のイオン注入を行ない、Ｂ
＋イオン注入領域３５を形成する（第３図（ｂ）参照〉
。
次いで、３ｉ１Ｎ＜層４をマスクとするＬＯＣＯＳ法に
よりフィールド領域に厚い膜厚のフィールド酸化ＷＡ３
６を形成し、素子領域の分離を行なう。このとき、Ｂ“
イオン注入領域３５はアニールされてフィールド酸化膜
３６下のｐ＋型チャネルカット層３５ａとなる（第３図
（ｃ）参照）。
よりフィールド領域に厚い膜厚のフィールド酸化ＷＡ３
６を形成し、素子領域の分離を行なう。このとき、Ｂ“
イオン注入領域３５はアニールされてフィールド酸化膜
３６下のｐ＋型チャネルカット層３５ａとなる（第３図
（ｃ）参照）。
次いで、フィールド酸化膜３６をエッチバックし、Ｐ型
シリコン基板３１表面の凹部底面に合わせる平坦化を行
なう（第３図（ｄ）参照）。
シリコン基板３１表面の凹部底面に合わせる平坦化を行
なう（第３図（ｄ）参照）。
次いで、Ｓ ｉ ｉ Ｎ４ Ｎ３４及びｓｉｏ．層３３
をエッチング除去した後、露出された素子領域のｐ型シ
リコン基板３１上に、ゲート酸化ｆｉ３７を形成する．
そして全面にポリシリコン層を堆積した後にＲＩＥを行
ない、凸部３２側壁のゲート酸化膜３７上にポリシリコ
ンからなるワードライン３８を形成する。続いて、ワー
ドライン３８をマスクとして、選択的にＡｓ’のイオン
注入を行ない、素子領域のｐ型シリコン基板１表面の凸
部３２上面及び凹部底面にＡｓ＋イオン注入領域３９を
形成する．そしてワードライン３８上にＳｉ０２層４０
を形成する（第３図（ｅ）参照）．次いで、Ａｓ＋イオ
ン注入領域３９をアニール処理して、凸部３２上面にｎ
＋型キャパシタコンタクト領域３９ａを形成し、凹部底
面にｎ十型ビットコンタクト領域３９ｂを形成する。そ
して全面にＳｉｎ２からなる眉間絶縁層４１を堆積させ
た後、ＲＩＥ法による層間絶縁１４１の選択エッチング
を行ない、凹部底面のｎ＋型ビットコンタクト領域３９
ｂ上にビットコンタクトホール４２を開口する．更に、
開口するビットコンタクトホール４２の位置合わせにず
れが生じる場合の対策として、ビットコンタクトホール
４２内の層間絶縁層４１側壁に、Ｓｉｎ２からなるサイ
ドウォール層４３を形成する（第３図（ｆ）参照）．次
いで、ポリシリコン層を堆積させた後、バターニングを
行ない、ビットコンタクトホール４２を介してｎ“型ビ
ットコンタクト領域３９ｂに接続するポリシリコンから
なるビットライン４４を形成する（第３図＜ｇ）参照）
． 次いで、全面にＳｉｎ２からなる層間絶縁層４５を堆積
させる。そしてＲＩＥ法による層間絶縁層４１．４５の
選択エッチングを行ない、凸部３２上面のｎ＋型キャパ
シタコンタクト領ＭＵ ３ ９ ａ上にキャパシタコン
タクトホール４６を開口する。
をエッチング除去した後、露出された素子領域のｐ型シ
リコン基板３１上に、ゲート酸化ｆｉ３７を形成する．
そして全面にポリシリコン層を堆積した後にＲＩＥを行
ない、凸部３２側壁のゲート酸化膜３７上にポリシリコ
ンからなるワードライン３８を形成する。続いて、ワー
ドライン３８をマスクとして、選択的にＡｓ’のイオン
注入を行ない、素子領域のｐ型シリコン基板１表面の凸
部３２上面及び凹部底面にＡｓ＋イオン注入領域３９を
形成する．そしてワードライン３８上にＳｉ０２層４０
を形成する（第３図（ｅ）参照）．次いで、Ａｓ＋イオ
ン注入領域３９をアニール処理して、凸部３２上面にｎ
＋型キャパシタコンタクト領域３９ａを形成し、凹部底
面にｎ十型ビットコンタクト領域３９ｂを形成する。そ
して全面にＳｉｎ２からなる眉間絶縁層４１を堆積させ
た後、ＲＩＥ法による層間絶縁１４１の選択エッチング
を行ない、凹部底面のｎ＋型ビットコンタクト領域３９
ｂ上にビットコンタクトホール４２を開口する．更に、
開口するビットコンタクトホール４２の位置合わせにず
れが生じる場合の対策として、ビットコンタクトホール
４２内の層間絶縁層４１側壁に、Ｓｉｎ２からなるサイ
ドウォール層４３を形成する（第３図（ｆ）参照）．次
いで、ポリシリコン層を堆積させた後、バターニングを
行ない、ビットコンタクトホール４２を介してｎ“型ビ
ットコンタクト領域３９ｂに接続するポリシリコンから
なるビットライン４４を形成する（第３図＜ｇ）参照）
． 次いで、全面にＳｉｎ２からなる層間絶縁層４５を堆積
させる。そしてＲＩＥ法による層間絶縁層４１．４５の
選択エッチングを行ない、凸部３２上面のｎ＋型キャパ
シタコンタクト領ＭＵ ３ ９ ａ上にキャパシタコン
タクトホール４６を開口する。
更に、キャパシタコンタクトホール４６内の眉間絶縁層
４１．４５側壁には、３ ｉ ０ ２からなるサイドウ
ォール層４７を形成する（第３図（ｉ）参照）。
４１．４５側壁には、３ ｉ ０ ２からなるサイドウ
ォール層４７を形成する（第３図（ｉ）参照）。
次いで、ｎ＋型キャパシタコンタクト領域３つａ上のキ
ャパシタコンタクトホール４６に、ポリシリコンからな
るフィン構造のキャパシタ電ｔｊｆｌ４８を形成する。
ャパシタコンタクトホール４６に、ポリシリコンからな
るフィン構造のキャパシタ電ｔｊｆｌ４８を形成する。
続いて、フィン構造のキャパシタ電極４８上に、Ｓ ｉ
Ｏ ２層／ＳｉｘＮ＋層からなるキャパシタ絶縁１４
９を形成する（第３図（ｉ）参照）． このようにして、ワードライン３８がｐ型シリコン基板
３１表面の凸部３２側壁にゲート酸化膜３７を介して縦
型に形威され、従ってｎ＋型キャパシタコンタクト領域
３９ａとｎ１型ビットコンタクト領域３９ｂとに挟まれ
るチャネルもｐ型シリコン基板３１表面の凸部３２側壁
に沿って形成される縦型ＭＯＳトランジスタ構造のメモ
リセルが作製される． 次に、このようにして作製されたメモリセルの平面図を
、第４図に示す． ここで、第４図のＢＢ線断面図が上記第３図（ｉ）に対
応する． 第３図（ｅ）に示す工程で形成されるワードライン３８
及び第３図（ｇ）に示す工程で形成されるビットライン
４４は、メッシュ状に配線されている．そしてビットコ
ンタクト部５０はビットライン４４のラインから外れて
形成されており、またキャパシタコンタクト部５１もビ
ヅトライン４４を避けた位置に形成されている。
Ｏ ２層／ＳｉｘＮ＋層からなるキャパシタ絶縁１４
９を形成する（第３図（ｉ）参照）． このようにして、ワードライン３８がｐ型シリコン基板
３１表面の凸部３２側壁にゲート酸化膜３７を介して縦
型に形威され、従ってｎ＋型キャパシタコンタクト領域
３９ａとｎ１型ビットコンタクト領域３９ｂとに挟まれ
るチャネルもｐ型シリコン基板３１表面の凸部３２側壁
に沿って形成される縦型ＭＯＳトランジスタ構造のメモ
リセルが作製される． 次に、このようにして作製されたメモリセルの平面図を
、第４図に示す． ここで、第４図のＢＢ線断面図が上記第３図（ｉ）に対
応する． 第３図（ｅ）に示す工程で形成されるワードライン３８
及び第３図（ｇ）に示す工程で形成されるビットライン
４４は、メッシュ状に配線されている．そしてビットコ
ンタクト部５０はビットライン４４のラインから外れて
形成されており、またキャパシタコンタクト部５１もビ
ヅトライン４４を避けた位置に形成されている。
このように第２の実施例によれば、ｐ型シリコン基板３
１表面の凸部３２側壁にゲート酸化膜３７を介してワー
ドライン３８を形成し、このワードライン３８をマスク
としてセルファラインにＡＳ＋イオン注入を行ない、凸
部２上面及び凹部底面にそれぞれｎ＋型キャパシタコン
タクト領域３９ａ及びｎ′″型ビットコンタクト領域３
９ｂを形成するため、容易なＩｌ！遺プロセスを用いて
高精度に縦型ＭＯＳトランジスタのメモリセルを製造す
ることができる。
１表面の凸部３２側壁にゲート酸化膜３７を介してワー
ドライン３８を形成し、このワードライン３８をマスク
としてセルファラインにＡＳ＋イオン注入を行ない、凸
部２上面及び凹部底面にそれぞれｎ＋型キャパシタコン
タクト領域３９ａ及びｎ′″型ビットコンタクト領域３
９ｂを形成するため、容易なＩｌ！遺プロセスを用いて
高精度に縦型ＭＯＳトランジスタのメモリセルを製造す
ることができる。
次に、第５図を用いて、本発明の第３の実施例によるメ
モリセルの製造方法を説明する．例えばＰ型シリコン基
板６１表面を所定の形状にバターニングしたレジスト６
２を用いて凹凸状に選択エッチングし、素子領域として
のステップ状の凸部６３を形成する．更にレジスト６２
をマスクとして、凹部底面のフィールド領域に選択的に
Ｂ＋のイオン注入を行ない、Ｂ＋イオン注入領域６４を
形成する。（第５図（ａ＞参照）。
モリセルの製造方法を説明する．例えばＰ型シリコン基
板６１表面を所定の形状にバターニングしたレジスト６
２を用いて凹凸状に選択エッチングし、素子領域として
のステップ状の凸部６３を形成する．更にレジスト６２
をマスクとして、凹部底面のフィールド領域に選択的に
Ｂ＋のイオン注入を行ない、Ｂ＋イオン注入領域６４を
形成する。（第５図（ａ＞参照）。
次いで、Ｂ“イオン注入領域６４をアニール処理してＰ
＋型チャネルカットＭ ６ ４ ａを形成し、またｐ型
シリコン基板６１上の全面に、Ｓ ｉ Ｏ ｔ層６５及
びＳｉ３Ｎ．層を順に形成する．そしてＲＩＥによって
ＳｉｚＮｉ層のみを除去することにより、凸部６］ＩＩ
！ｌ聖のＳｉＯ２層６５上ニｓｉ，Ｎ４からなるサイド
ウォール層６６を形成する（第５図（ｂ）参照）． 次いで、サイドウォール１６６をマスクとするＬＯＣＯ
Ｓ法により、凸部６３上面及び凹部底面のｐ＋型チャネ
ルカット層６４ａ上に厚い膜厚のウエット酸化膜６７を
形成する（第５図（ｃ）参照）． 次いで、所定の形状にバターニングしたレジスト６８及
びサイドウォール層６６をマスクとしてウエット酸化膜
６７を選択的にエッチングし、凸部６３上面及び測面下
部のｐ型シリコン基板６１上にキャパシタコンタクト領
域用窓６９及びビットコンタクト領域用窓７０をそれぞ
れ開口する。
＋型チャネルカットＭ ６ ４ ａを形成し、またｐ型
シリコン基板６１上の全面に、Ｓ ｉ Ｏ ｔ層６５及
びＳｉ３Ｎ．層を順に形成する．そしてＲＩＥによって
ＳｉｚＮｉ層のみを除去することにより、凸部６］ＩＩ
！ｌ聖のＳｉＯ２層６５上ニｓｉ，Ｎ４からなるサイド
ウォール層６６を形成する（第５図（ｂ）参照）． 次いで、サイドウォール１６６をマスクとするＬＯＣＯ
Ｓ法により、凸部６３上面及び凹部底面のｐ＋型チャネ
ルカット層６４ａ上に厚い膜厚のウエット酸化膜６７を
形成する（第５図（ｃ）参照）． 次いで、所定の形状にバターニングしたレジスト６８及
びサイドウォール層６６をマスクとしてウエット酸化膜
６７を選択的にエッチングし、凸部６３上面及び測面下
部のｐ型シリコン基板６１上にキャパシタコンタクト領
域用窓６９及びビットコンタクト領域用窓７０をそれぞ
れ開口する。
そしてフィールド領域のＰ＋型チャネルカット層６４ａ
上のウエット酸化膜６７は、凸部６３の素子領域を分離
するフィールド酸化ＷＡ６ ７ ａとなる（第５図（ｄ
）参照）。
上のウエット酸化膜６７は、凸部６３の素子領域を分離
するフィールド酸化ＷＡ６ ７ ａとなる（第５図（ｄ
）参照）。
次いで、Ａｓが添加されたポリシリコン層７１を全面に
形成し、更にこのポリシリコン層７１上にＳ ｉ Ｏ
２からなるキャップ層７２を形成する．そしてポリシリ
コン層７１からキャパシタコンタクト領域用窓６９及び
ビットコンタクト領域用窓７０を介してＡｓ不純物を拡
散し、凸部６３上面及び側面下部のＰ型シリコン基板６
１表面にそれぞれｎ１型キャパシタコンタクト領域７３
及びｎ“型ビットコンタクト領域７４を形成する（第５
図（ｅ）参照）． 次いで、平坦化技術を用いて、凸部６３周囲のサイドウ
ォール層６６上方のキャップ層７２の出っ彊り部分を除
去する．そして露出したポリシリコン層７１を一定程度
エッチング除去した後、再びその表面を酸化してＳ ｉ
Ｏ ２層７５を形成する。
形成し、更にこのポリシリコン層７１上にＳ ｉ Ｏ
２からなるキャップ層７２を形成する．そしてポリシリ
コン層７１からキャパシタコンタクト領域用窓６９及び
ビットコンタクト領域用窓７０を介してＡｓ不純物を拡
散し、凸部６３上面及び側面下部のＰ型シリコン基板６
１表面にそれぞれｎ１型キャパシタコンタクト領域７３
及びｎ“型ビットコンタクト領域７４を形成する（第５
図（ｅ）参照）． 次いで、平坦化技術を用いて、凸部６３周囲のサイドウ
ォール層６６上方のキャップ層７２の出っ彊り部分を除
去する．そして露出したポリシリコン層７１を一定程度
エッチング除去した後、再びその表面を酸化してＳ ｉ
Ｏ ２層７５を形成する。
こうしてポリシリコン層７ｌは、ｎ＋型キャパシタコン
タクト領域７３上のキャパシタ７４％バッド７１ａとｎ
＋型ビットコンタクト領域７４上のビットライン７ｌｂ
とにそれぞれ分離される（第５図（ｆ）参照）． 次いで、凸部６３開壁のサイドウォール層６６及びＳ
ｉ Ｏ ２層６５をエッチング除去する．そしてｎ＋型
キャパシタコンタクト領域７３とｎ＋型ビットコンタク
ト領域７４とに挟まれた凸部６３側壁に、ゲート酸化Ｗ
Ａ７６を形成する（第５図（ｇ）参照）。
タクト領域７３上のキャパシタ７４％バッド７１ａとｎ
＋型ビットコンタクト領域７４上のビットライン７ｌｂ
とにそれぞれ分離される（第５図（ｆ）参照）． 次いで、凸部６３開壁のサイドウォール層６６及びＳ
ｉ Ｏ ２層６５をエッチング除去する．そしてｎ＋型
キャパシタコンタクト領域７３とｎ＋型ビットコンタク
ト領域７４とに挟まれた凸部６３側壁に、ゲート酸化Ｗ
Ａ７６を形成する（第５図（ｇ）参照）。
次いで、全面にポリシリコン層を堆積した後、バターニ
ングを行ない、凸部６３側壁のゲート酸化ＷＡ７６上に
ポリシリコンからなるワードライン７７を形成する。更
に全面に８１０２からなる眉間絶縁層７８を堆積させる
（第５図（ｈ）参照）．次いで、ＲＩＥ法による眉間絶
縁層７８、ワードライン７７及びＳ ｉ Ｏ ２ Ｆ＠
７ ５の選択ヱッチングを行ない、キャパシタ電極パ
ッド７１ａ上にキャパシタコンタクトホール７９を開口
する．更にキャパシタコンタクトホール７９内の眉間絶
縁層７８、ワードライン７７及びＳ ｉ Ｏ ２層７５
１！Ｉｆ壁に、Ｓ１０２からなるサイドウォール層８０
を形成する（第５図（１）参照）． 次いで、ポリシリコン層を堆積させた後、バターニング
を行ない、キャパシタコンタクトホール７９を介してキ
ャパシタ電極バッド７１ａに接続されるポリシリコンか
らなるキャパシタ電極８１を形成する。続いて、キャパ
シタ電極８１上に、ＳｉＯ２層／ＳｉｓＮａ層からなる
キャパシタ絶縁層８２を形成する．そしてこのキャパシ
タ絶縁層８２及び層間絶縁層７８上に、ポリシリコンか
らなるセルプレート８３を形成する（第５図（Ｊ）参照
）． このようにして、ワードライン７７がｐ型シリコン基板
６１表面の凸部６３側壁にゲート酸化膜７６を介して縦
型に形成され、従ってｎ＋型キャパシタコンタクト領域
７３とｎ＋型ビットコンタクト領域７４とに挟まれるチ
ャネルもｐ型シリコン基板６１表面の凸部６３側壁に沿
って形威される縦型ＭＯＳ｝−ランジスタ梢造のメモリ
セルが作製される． このように第３の実施例によれば、サイドウォール層６
６をマスクとして、Ａｓが添加されたポリシリコン層７
１からセルファラインにＡｓ不純物を拡散し、Ｐ型シリ
コン基板６１表面の凸部６３上面及び側面下部にそれぞ
れｎ＋型キャパシタコンタクト領域７３及びｎ＋型ビッ
トコンタクト領域７４を形成し、更にサイドウォール層
６６を除去した後、ｎ＋型キャパシタコンタクト領域７
３及びｎ＋型ビットコンタクト領域７４に挟まれた凸部
６３側壁にゲート酸化膜７６を介してワードライン７７
を形成するため、容易な製造プロセスを用いて高精度に
縦型ＭＯＳトランジスタのメモリセルをｌ！！遣するこ
とができる．［発明の効果］ 以上のように本発明によれば、半導体基板上に凸部を形
成し、この凸部側壁に設けたサイドウォール層又は電極
をマスクとしてセルファラインに不純物領域を形成し、
これら不純物領域に挟まれた凸部側壁にゲート酸化膜を
介して電極を形成することにより、縦型ＭＯＳトランジ
スタを製造することができる． これにより、半導体装置の回路パターンの１１４１１１
化、高精度化を比較的容易な製造プロセスにより実現す
ることができる．
ングを行ない、凸部６３側壁のゲート酸化ＷＡ７６上に
ポリシリコンからなるワードライン７７を形成する。更
に全面に８１０２からなる眉間絶縁層７８を堆積させる
（第５図（ｈ）参照）．次いで、ＲＩＥ法による眉間絶
縁層７８、ワードライン７７及びＳ ｉ Ｏ ２ Ｆ＠
７ ５の選択ヱッチングを行ない、キャパシタ電極パ
ッド７１ａ上にキャパシタコンタクトホール７９を開口
する．更にキャパシタコンタクトホール７９内の眉間絶
縁層７８、ワードライン７７及びＳ ｉ Ｏ ２層７５
１！Ｉｆ壁に、Ｓ１０２からなるサイドウォール層８０
を形成する（第５図（１）参照）． 次いで、ポリシリコン層を堆積させた後、バターニング
を行ない、キャパシタコンタクトホール７９を介してキ
ャパシタ電極バッド７１ａに接続されるポリシリコンか
らなるキャパシタ電極８１を形成する。続いて、キャパ
シタ電極８１上に、ＳｉＯ２層／ＳｉｓＮａ層からなる
キャパシタ絶縁層８２を形成する．そしてこのキャパシ
タ絶縁層８２及び層間絶縁層７８上に、ポリシリコンか
らなるセルプレート８３を形成する（第５図（Ｊ）参照
）． このようにして、ワードライン７７がｐ型シリコン基板
６１表面の凸部６３側壁にゲート酸化膜７６を介して縦
型に形成され、従ってｎ＋型キャパシタコンタクト領域
７３とｎ＋型ビットコンタクト領域７４とに挟まれるチ
ャネルもｐ型シリコン基板６１表面の凸部６３側壁に沿
って形威される縦型ＭＯＳ｝−ランジスタ梢造のメモリ
セルが作製される． このように第３の実施例によれば、サイドウォール層６
６をマスクとして、Ａｓが添加されたポリシリコン層７
１からセルファラインにＡｓ不純物を拡散し、Ｐ型シリ
コン基板６１表面の凸部６３上面及び側面下部にそれぞ
れｎ＋型キャパシタコンタクト領域７３及びｎ＋型ビッ
トコンタクト領域７４を形成し、更にサイドウォール層
６６を除去した後、ｎ＋型キャパシタコンタクト領域７
３及びｎ＋型ビットコンタクト領域７４に挟まれた凸部
６３側壁にゲート酸化膜７６を介してワードライン７７
を形成するため、容易な製造プロセスを用いて高精度に
縦型ＭＯＳトランジスタのメモリセルをｌ！！遣するこ
とができる．［発明の効果］ 以上のように本発明によれば、半導体基板上に凸部を形
成し、この凸部側壁に設けたサイドウォール層又は電極
をマスクとしてセルファラインに不純物領域を形成し、
これら不純物領域に挟まれた凸部側壁にゲート酸化膜を
介して電極を形成することにより、縦型ＭＯＳトランジ
スタを製造することができる． これにより、半導体装置の回路パターンの１１４１１１
化、高精度化を比較的容易な製造プロセスにより実現す
ることができる．
第１図は、本発明の第１の実施例によるメモリセルの製
造方法を示す工程図、 第２図は、第１図に示された工程により製造されたメモ
リセルの平面図、 第３図は、本発明の第２の実施例によるメモリセルの製
造方法を示す工程図、 第４図は、第３図に示された工程により製造されたメモ
リセルの平面図、 第５図は、本発明の第３の実施例によるメモリセルの製
造方法を示す工程図である。 図において、 １，３１．６１・・・・・・ｐ型シリコン基板、２，３
２．６３・・・・・・凸部、 ３，１１．３３，４０，６５．７５・・・・・・ＳｉＯ
２層、 ４．３４・・・・・・ＳｉｉＮｎ層、 ５，３５．６４・・・・・・Ｂ＋イオン注入領域、５
ａ ． ３ ５ ａ ， ６ ４ ａ・・・・・・ｐ＋
型チャネルカット層、 ６・・・・・・サイドウォール層、 ７＋ ３ ６ ＋ ６ ７ ａ・・・・・・フィールド
酸化膜、８，３９・・・・・・Ａｓ”イオン注入領域、
８ａ，３９ａ．７３・・・・・・ｎ１型キャパシタコン
タクト領域、 ８ｂ ３９ｂ ７４・・・・・・ｎ＋型ビットコン
タクト領域、 ９，３７．７６・・・・・・ゲート酸化膜、１０，３８
．７７・・・・・・ワードライン、１２ １６，４１
，４５．７８・・・・・・層間絶縁層、１３．４２・・
・・・・ビットコンタクトホール、１４，１８，４３，
４７，６６．８０・・・・・・サイドウォール層、 １５ ４４ ７ｌｂ・・・・・・ビットライン、１
７，４６，７．９・・・・・・キャバシタコンタクトホ
ーノレ １９ ４８．８１・・・・・・吉ヤバシタ電極、２０
４９．８２・・・・・・キャパシタ絶縁層、２１．
５０・・・・・・ビットコンタクト部、２２．５１・・
・・・・キャパシタコンタクト部、６２．６８・・・・
・・レジスト、 ６７・・・・・・ウエット酸化膜、 ６９・・・・・・キャパシタコンタクト領域用窓、７０
・・・・・・ビットコンタクト領域用窓、７１・・・・
・・ポリシリコン層、 ７２・・・・・・キャップ層、 ７１ａ・・・・・・キャパシタ電極パッド、８３・・・
・・・セルプレート。
造方法を示す工程図、 第２図は、第１図に示された工程により製造されたメモ
リセルの平面図、 第３図は、本発明の第２の実施例によるメモリセルの製
造方法を示す工程図、 第４図は、第３図に示された工程により製造されたメモ
リセルの平面図、 第５図は、本発明の第３の実施例によるメモリセルの製
造方法を示す工程図である。 図において、 １，３１．６１・・・・・・ｐ型シリコン基板、２，３
２．６３・・・・・・凸部、 ３，１１．３３，４０，６５．７５・・・・・・ＳｉＯ
２層、 ４．３４・・・・・・ＳｉｉＮｎ層、 ５，３５．６４・・・・・・Ｂ＋イオン注入領域、５
ａ ． ３ ５ ａ ， ６ ４ ａ・・・・・・ｐ＋
型チャネルカット層、 ６・・・・・・サイドウォール層、 ７＋ ３ ６ ＋ ６ ７ ａ・・・・・・フィールド
酸化膜、８，３９・・・・・・Ａｓ”イオン注入領域、
８ａ，３９ａ．７３・・・・・・ｎ１型キャパシタコン
タクト領域、 ８ｂ ３９ｂ ７４・・・・・・ｎ＋型ビットコン
タクト領域、 ９，３７．７６・・・・・・ゲート酸化膜、１０，３８
．７７・・・・・・ワードライン、１２ １６，４１
，４５．７８・・・・・・層間絶縁層、１３．４２・・
・・・・ビットコンタクトホール、１４，１８，４３，
４７，６６．８０・・・・・・サイドウォール層、 １５ ４４ ７ｌｂ・・・・・・ビットライン、１
７，４６，７．９・・・・・・キャバシタコンタクトホ
ーノレ １９ ４８．８１・・・・・・吉ヤバシタ電極、２０
４９．８２・・・・・・キャパシタ絶縁層、２１．
５０・・・・・・ビットコンタクト部、２２．５１・・
・・・・キャパシタコンタクト部、６２．６８・・・・
・・レジスト、 ６７・・・・・・ウエット酸化膜、 ６９・・・・・・キャパシタコンタクト領域用窓、７０
・・・・・・ビットコンタクト領域用窓、７１・・・・
・・ポリシリコン層、 ７２・・・・・・キャップ層、 ７１ａ・・・・・・キャパシタ電極パッド、８３・・・
・・・セルプレート。
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面を凹凸形状にした後、前記凸部側壁
にサイドウォール層を形成する工程と、前記サイドウォ
ール層をマスクとしてセルファラインに不純物を添加し
、前記凸部上面及び前記凹部底面にそれぞれキャパシタ
コンタクト領域及びビットコンタクト領域を形成する工
程と、前記サイドウォール層を除去した後、前記凸部側
壁上にゲート酸化膜を介して縦型のワードラインを形成
する工程と、 前記ビットコンタクト領域に接続するビットライン及び
前記キャパシタコンタクト領域に接続するキャパシタ電
極を形成する工程と を有することを特徴とする半導体装置の製造方法。 ２、半導体基板表面を凹凸形状にした後、前記凸部側壁
にゲート酸化膜を介して縦型のワードラインを形成する
工程と、 前記ワードラインをマスクとしてセルファラインに不純
物を添加し、前記凸部上面及び前記凹部底面にそれぞれ
キャパシタコンタクト領域及びビットコンタクト領域を
形成する工程と、 前記ビットコンタクト領域に接続するビットライン及び
前記キャパシタコンタクト領域に接続するキャパシタ電
極を形成する工程と を有することを特徴とする半導体装置の製造方法。 ３、半導体基板表面を凹凸形状にした後、前記凸部側壁
にサイドウォール層を形成する工程と、前記サイドウォ
ール層をマスクとして選択酸化した後、前記凸部上面及
び前記凹部底面に不純物拡散用窓を開口する工程と、 不純物が添加されたポリシリコン層を全面に形成した後
、前記ポリシリコン層から前記不純物拡散用窓を介して
不純物を拡散し、前記凸部上面及び前記凹部底面にそれ
ぞれキャパシタコンタクト領域及びビットコンタクト領
域を形成する工程と、前記ポリシリコン層を選択的にエ
ッチングして、前記キャパシタコンタクト領域に接続す
るキャパシタ電極パッドと前記ビットコンタクト領域に
接続するビットラインとに分離する工程と、 前記サイドウォール層を除去した後、前記凸部側壁上に
ゲート酸化膜を介して縦型のワードラインを形成する工
程と、 前記キャパシタ電極パッドに接続するキャパシタ電極を
形成する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245908A JPH03106069A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245908A JPH03106069A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106069A true JPH03106069A (ja) | 1991-05-02 |
Family
ID=17140619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245908A Pending JPH03106069A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106069A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
-
1989
- 1989-09-20 JP JP1245908A patent/JPH03106069A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
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