JP2000036574A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2000036574A
JP2000036574A JP10203286A JP20328698A JP2000036574A JP 2000036574 A JP2000036574 A JP 2000036574A JP 10203286 A JP10203286 A JP 10203286A JP 20328698 A JP20328698 A JP 20328698A JP 2000036574 A JP2000036574 A JP 2000036574A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
contact hole
plug
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10203286A
Other languages
English (en)
Inventor
Yoshiki Okumura
喜紀 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10203286A priority Critical patent/JP2000036574A/ja
Priority to US09/222,429 priority patent/US6734486B2/en
Publication of JP2000036574A publication Critical patent/JP2000036574A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

(57)【要約】 【課題】 層間絶縁膜からのプラグの突出を防止するこ
とで、回路部間で平坦化プロセスで許容される段差を越
える段差が生じることを防止するとともに、突出したプ
ラグに起因するパーティクル発生を防止する。 【解決手段】 層間絶縁膜１１に対するポリシリコンプ
ラグ１３のエッチング選択比が例えば１０となるエッチ
ング条件で、層間絶縁膜１１を全面に渡ってエッチバッ
クすることにより、ポリシリコンプラグ１３をビット線
コンタクトホール１２内の所定の深さに達するまでリセ
スさせてリセスポリシリコンプラグ２７を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、メモリセル部と、ロジック回
路などのように構成の異なる複数の回路部が１つの基板
上に混在する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置、特にダイナミックＲＡＭ
（ＤＲＡＭ）では、高集積化、大容量化が進むに伴い、
ソフトエラー耐性の維持、およびキャパシタ容量確保の
目的でメモリセルの三次元化が４Ｍ（メガ）ＤＲＡＭ世
代以降図られてきている。このメモリセルの三次元化の
ための構造は、ＤＲＡＭ世代が進むに伴い淘汰され、ス
タックトキャパシタセルとトレンチキャパシタセルとに
集約されつつある。
【０００３】シリコン基板内に溝を形成し、その深さに
よりキャパシタ容量を確保しようとするトレンチキャパ
シタセルとは反対に、スタックトキャパシタセルは、キ
ャパシタをシリコン基板上に積み上げるように形成し、
その高さによりキャパシタ容量を確保しようとするもの
である。その代表例としては、１６ＭＤＲＡＭ世代から
用いられ始めた厚膜スタックトキャパシタセル、６４Ｍ
ＤＲＡＭ世代から用いられ始めた円筒キャパシタセル、
フィンキャパシタセルおよび厚膜粗面キャパシタセルな
どがある。これらのスタックトキャパシタセルのうち、
円筒キャパシタセルを有するＤＲＡＭ９０の構成および
製造工程について図２３（ａ）、（ｂ）〜図３２
（ａ）、（ｂ）を用いて説明する。
【０００４】ここで、図２３〜図３２における（ａ）は
ＤＲＡＭ９０のメモリセル部を示す部分断面図であり、
図２３〜図３２における（ｂ）はＤＲＡＭ９０のメモリ
セル部の周辺に形成された、センスアンプやデコーダな
どの周辺回路部を示す部分断面図である。
【０００５】まず、図２３（ａ）および図２３（ｂ）に
示す工程において、Ｐ型シリコン半導体基板１内にフィ
ールド酸化膜２を選択的に形成する。そして、図示しな
いレジストをマスクとしてＰ型不純物イオンおよび、Ｎ
型不純物イオンをそれぞれ選択的に注入することによっ
て、Ｐ型シリコン半導体基板１内に、メモリセル部にお
いてはＰ型ウェル領域３を、周辺回路部においてはＰ型
ウェル領域３とＮ型ウェル領域４を形成する。
【０００６】次に、フィールド酸化膜２が形成されてい
ないＰ型ウェル領域３上およびＮ型ウェル領域４上にゲ
ート酸化膜５を形成し、当該ゲート酸化膜５上に選択的
にゲート電極６を形成する。このとき、フィールド酸化
膜２の上部にはゲート電極６と同一の工程でワード線６
１が形成される。
【０００７】そして、メモリセル部のゲート酸化膜５の
直下のＰ型ウェル領域３内に、ゲート電極６をマスクと
して、低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、選択的にＮ型ソース・ドレイン領域７１、７
２、７３を形成し、また、同様の工程で周辺回路部のゲ
ート酸化膜５の直下のＰ型ウェル領域３内に、選択的に
Ｎ型ソース・ドレイン領域７４、７５を形成する。
【０００８】次に、図２４（ａ）および図２４（ｂ）に
示す工程において、全面に渡って酸化膜ＯＸ１を形成し
た後、周辺回路部のＰ型ウェル領域３の上部以外にレジ
ストＲ１を形成し、このレジストＲ１をマスクとして酸
化膜ＯＸ１をエッチバックすることにより、周辺回路部
のＰ型ウェル領域３上のゲート電極６の両端にサイドウ
ォール酸化膜１０を形成する。
【０００９】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０15〜４×
１０15ｃｍ-2）のＮ型不純物イオンを注入することによ
って、Ｎ+型ソース・ドレイン領域９１および９２を形
成する。
【００１０】次に、レジストＲ１を除去した後、図２５
（ａ）および図２５（ｂ）に示す工程において、周辺回
路部のＮ型ウェル領域４の上部以外にレジストＲ２を形
成し、このレジストＲ２をマスクとして酸化膜ＯＸ１を
エッチバックすることにより、周辺回路部のＮ型ウェル
領域４上のゲート電極６の両端にサイドウォール酸化膜
１０を形成する。
【００１１】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０15〜４×１０15ｃｍ-2）のＰ型不
純物（ＢあるいはＢＦ2）イオンを注入することによっ
て、Ｐ+型ソース・ドレイン領域８１および８２を形成
する。
【００１２】次に、レジストＲ２を除去した後、図２６
（ａ）および図２６（ｂ）に示す工程において、全面に
渡って酸化膜を形成し、平坦化することにより層間絶縁
膜１１（第１の層間絶縁膜）を形成する。なお、層間絶
縁膜１１は他の層間絶縁膜と区別するためにビット線下
層の層間絶縁膜と呼称される。
【００１３】次に、メモリセル部においてＮ型ソース・
ドレイン領域７２に達するように、層間絶縁膜１１を貫
通するビット線コンタクトホール１２を形成する。
【００１４】次に、層間絶縁膜１１の全面に渡ってＮ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰ
（Chemical Mechanical Polishing）によりビット線コ
ンタクトホール１２内以外のポリシリコン層を除去し、
ビット線コンタクトホール１２内にポリシリコンプラグ
１３を形成する。
【００１５】次に、図２７（ａ）および図２７（ｂ）に
示す工程において、周辺回路部のＮ+型ソース・ドレイ
ン領域９１および９２、Ｐ+型ソース・ドレイン領域８
１および８２に達するように、層間絶縁膜１１を貫通す
るビット線コンタクトホール１４を形成する。そして、
ＴｉＮ（窒化チタン）やＷ（タングステン）などの金属
層、あるいは、それらの多層膜を層間絶縁膜１１の全面
に形成し、ＣＭＰによりビット線コンタクトホール１４
以外の金属層を除去し、ビット線コンタクトホール１４
内に金属プラグ１５を形成する。
【００１６】次に、図２８（ａ）および図２８（ｂ）に
示す工程において、ＴｉＮやＷなどの金属層、あるい
は、それらの多層膜を層間絶縁膜１１の全面に形成し、
写真製版およびエッチングによりパターニングすること
で金属ビット線１６を形成する。なお、金属ビット線１
６はポリシリコンプラグ１３および金属プラグ１５に接
続されるようにパターニングされる。
【００１７】なお、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線コンタクトホ
ール１４は必ずしもビット線に接続するためのものでは
ないが、金属ビット線１６に接続されるのでこのように
呼称する。
【００１８】また、図２３（ｂ）〜図２８（ｂ）には示
していないが、周辺回路部においてはワード線６１（す
なわちゲート電極６）と同一製造プロセスで形成される
ＴＧ（トランスファゲート）配線なども形成されてお
り、その形成位置はゲート電極６とほぼ同じ層に形成さ
れている。従って、ビット線コンタクトホール１４を用
いてＴＧ配線と金属ビット線１６を電気的に接続しても
良い。
【００１９】すなわち、図２７（ｂ）に示す工程におい
て、ビット線コンタクトホール１４を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール１４とほぼ同
じ）を同時に形成し、ビット線コンタクトホール１４内
に金属プラグ１５を埋め込む際に、同時にＴＧ配線に達
するビット線コンタクトホール内にも金属プラグ１５を
埋め込むようにすれば良い。
【００２０】次に、図２９（ａ）および図２９（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１７を形
成する。なお、層間絶縁膜１７は他の層間絶縁膜と区別
するためにストレージノード下層の層間絶縁膜と呼称さ
れる。
【００２１】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【００２２】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【００２３】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【００２４】次に、図３０（ａ）および図３０（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜１９および円筒キャパシ
タ形成用絶縁膜２６の周囲にのみストレージノード形成
用導体層が残るように、エッチバックによりストレージ
ノード形成用導体層を選択的に除去する。ここで、残さ
れたストレージノード形成用導体層はストレージノード
の側壁部を構成する側面膜２０となる。なお、底面膜１
９と側面膜２０とでストレージノードＳＮを構成する。
【００２５】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図３１（ａ）および図３１（ｂ）に示
す工程において、底面膜１９および側面膜２０の表面に
キャパシタゲート絶縁膜２１を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極２２となる。
【００２６】次に、図３２（ａ）および図３２（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【００２７】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においては金属ビット線１６に達
するように層間絶縁膜２３および１７を貫通するアルミ
配線コンタクトホール２４Ｂを形成する。
【００２８】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【００２９】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ９０を得ることができる。
【００３０】なお、図２８（ｂ）〜図３２（ｂ）には示
していないが、周辺回路部においては金属ビット線１６
と同一製造プロセスで形成されるＢＬ（ビットライン）
配線なども形成されており、その形成位置はビット線１
６とほぼ同じ層に形成されている。従って、アルミ配線
コンタクトホール２４Ｂを用いて、ＢＬ配線とアルミ配
線２５とを電気的に接続しても良い。
【００３１】
【発明が解決しようとする課題】一般に高集積化、大容
量化されたＤＲＡＭでは、写真製版において高解像度が
要求されるため、そのトレードオフとしてフォーカスマ
ージンが低下してしまう。
【００３２】従って、高集積化、大容量化に伴ってパタ
ーン段差部における高低差が大きくなって、その大きさ
がフォーカスマージンを越えると、写真製版による配線
形成が極めて困難となる。特に、キャパシタをシリコン
基板の上に積み上げて形成するスタックトキャパシタセ
ルでは、パターン段差部における高低差が顕著であり、
なるべく高低差を低減することが必要不可欠となる。そ
のため、図３２（ａ）、（ｂ）に示すように、層間絶縁
膜１１、層間絶縁膜１７、層間絶縁膜２３を平坦化して
いる。
【００３３】しかしながら、このような平坦化プロセス
を行うと、アルミ配線からシリコン基板までの層間膜の
厚さが厚くなりすぎて、アルミ配線とシリコン基板、あ
るいはアルミ配線とＴＧ配線とを接続するコンタクトホ
ールを開口することが極めて困難になる傾向がある。こ
のため、図３２（ａ）、（ｂ）において示すように、周
辺回路部においてはアルミ配線とシリコン基板、あるい
はアルミ配線とＴＧ配線との電気的接続は、金属ビット
線１６および図示しないＢＬ配線を介して、ビット線コ
ンタクトホール１４に埋め込まれている金属プラグ１５
によって行われている。
【００３４】しかしながら、周辺回路部における金属プ
ラグ１５の使用および、メモリセル部におけるポリシリ
コンプラグ１３の使用は、以下に説明するような不具合
の原因となる場合がある。
【００３５】すなわち、ビット線コンタクトホール１４
を開口した後、金属プラグ１５を形成するための金属層
を形成する前に、ビット線コンタクトホール１４の底部
の自然酸化膜をエッチングにより除去する工程が必要で
ある。この工程は、金属プラグ１５とシリコン基板とが
オーミック接続され、かつ、接触抵抗が低くなるように
するためのものであるが、このとき、層間絶縁膜１１も
エッチングされ、メモリセル部においては、ビット線コ
ンタクトホール１２内のポリシリコンプラグ１３が部分
的に突出してしまう。
【００３６】ポリシリコンプラグ１３の突出はメモリセ
ル部にのみに存在し、周辺回路部には存在しない。従っ
て、ポリシリコンプラグ１３のＣＭＰに対する研磨レー
トが層間絶縁膜１１の研磨レートよりも小さい場合、金
属プラグ１５の形成に際してのＣＭＰ工程において、ポ
リシリコンプラグ１３の突出を除去しようとすれば、周
辺回路部の層間絶縁膜１１のオーバーポリッシュとな
り、周辺回路部の層間絶縁膜１１が皿状に窪む、いわゆ
るディッシング現象が生じ、層間絶縁膜１１をメモリセ
ル部および周辺回路部の全域に渡って平坦化できなくな
ってしまう。その結果、メモリセル部と周辺回路部とで
平坦化プロセスで許容される段差を越える段差が生じて
しまい、場合によっては写真製版によるビット線形成時
のフォーカスマージンを越えることとなって、ビット線
形成が困難になるという問題がある。なお、研磨条件
（ＣＭＰのための研磨パッドの硬さ、研磨剤の種類）に
よっては、メモリセル部にディッシング現象が生じる場
合もある。
【００３７】また、ポリシリコンプラグ１３の突出部分
が完全に研磨されない場合には、金属ビット線１６の形
成時にプロセス上の不具合の発生原因となることもあ
る。以下、図３３〜図３５を用いて金属ビット線１６の
形成時のポリシリコンプラグ１３の突出部分に起因する
プロセス上の不具合について説明する。
【００３８】すなわち、金属ビット線１６の形成におい
ては、写真製版によりビット線形成のためのレジストパ
ターン（ビット線レジストパターンと呼称）をビット線
コンタクトホール１４に重ね合わせることになる。この
とき、重ね合わせにずれが生じる可能性があるので、ビ
ット線レジストパターンには重ね合わせマージンが設け
られているが、この重ね合わせマージンを越えるような
ずれが生じる場合もある。この状態を図３３に示す。
【００３９】図３３は、ビット線コンタクトホール１４
上（すなわちポリシリコンプラグ１３上）にビット線レ
ジストパターンＲＰを重ね合わせた状態を示す平面図で
あり、ビット線レジストパターンＲＰには重ね合わせの
ためのマージン部ＭＰが設けられているが、ビット線コ
ンタクトホール１４はマージン部ＭＰからはみ出した状
態となっている。
【００４０】図３３に示すＡＡ線における断面図を図３
４に示す。図３４に示すように、ポリシリコンプラグ１
３が層間絶縁膜１１から突出し、その上にビット線材料
としてＴｉＮやＷなどの金属層ＭＬが形成されている。
従って、金属層ＭＬは突出部を有し、ビット線レジスト
パターンＲＰはその上に形成されている。そして、ビッ
ト線レジストパターンＲＰはポリシリコンプラグ１３の
真上からずれた位置に形成されているので、ビット線レ
ジストパターンＲＰをマスクとして金属層ＭＬをエッチ
ングすると、図３５に示すように、ビット線レジストパ
ターンＲＰに覆われていない側のポリシリコンプラグ１
３の端縁部にサイドウォール状の金属層ＭＬが残ること
になる。この金属層ＭＬの残渣は以後の工程を経るうち
に剥がれて、パーティクル発生の原因となるという問題
があった。
【００４１】本発明は上記のような問題点を解消するた
めになされたもので、構成の異なる複数の回路部を備
え、各回路部の層間絶縁膜に埋め込まれたプラグによ
り、層間絶縁膜を挟んで上下関係にある層（半導体層、
導体層）の電気的接続を行う半導体装置において、層間
絶縁膜からのプラグの突出を防止することで、回路部間
で平坦化プロセスで許容される段差を越える段差が生じ
ることを防止するとともに、突出したプラグに起因する
パーティクル発生を防止することを目的とする。
【００４２】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に形成され、それぞれ
構成の異なる第１および第２の回路部を備えた半導体装
置であって、前記第１の回路部が、前記半導体基板上に
形成された層間絶縁膜の第１の部分を貫通して形成され
た第１のコンタクトホールと、一方端が前記半導体基板
に電気的に接続され、他方端が前記第１のコンタクトホ
ール内に奥まって位置するように配設された導体のリセ
スプラグと、前記第１の層間絶縁膜の第１の部分上に形
成された配線層とほぼ同じ材質で構成され、前記配線層
と前記リセスプラグとを電気的に接続するように、前記
第１のコンタクトホール内に埋め込まれた第１の埋め込
み層とを備え、前記第２の回路部が、前記半導体基板上
に形成された前記層間絶縁膜の第２の部分を貫通して形
成された第２のコンタクトホールと、前記第１の層間絶
縁膜の第２の部分上に形成された前記配線層とほぼ同じ
材質で構成され、前記配線層と前記半導体基板とを電気
的に接続するように、前記第２のコンタクトホール内に
埋め込まれた第２の埋め込み層とを備えている。
【００４３】本発明に係る請求項２記載の半導体装置
は、前記第１のコンタクトホールが、前記層間絶縁膜の
主面から前記リセスプラグの他方端までの部分の開口径
が、前記リセスプラグが埋め込まれた部分の開口径より
も広くなった拡大コンタクト部を有している。
【００４４】本発明に係る請求項３記載の半導体装置
は、前記リセスプラグがポリシリコンを材料として構成
され、前記配線層および前記第１および第２の埋め込み
層が金属を材料として構成されている。
【００４５】本発明に係る請求項４記載の半導体装置
は、前記第１の回路部が、キャパシタに電荷を蓄積する
ことでデータを保持するデータ保持部であって、前記第
２の回路部が、前記データ保持部に連動して動作する周
辺回路部である。
【００４６】本発明に係る請求項５記載の半導体装置の
製造方法は、半導体基板上に形成された第１および第２
の回路部を備えた半導体装置の製造方法であって、前記
半導体基板上の前記第１および第２の回路部となる部分
に対応させて、層間絶縁膜の第１の部分および第２の部
分を形成する工程(ａ)と、前記層間絶縁膜の第１の部分
を貫通して前記半導体基板上に達する第１のコンタクト
ホールを形成する工程(ｂ)と、第１のコンタクトホール
を埋め込んで、その一方端が前記半導体基板に電気的に
接続されるように導体のプラグを形成する工程(ｃ)と、
その他方端が前記第１のコンタクトホール内に奥まって
位置するまで前記プラグをエッチングして、リセスプラ
グを形成する工程(ｄ)と、前記層間絶縁膜の第２の部分
を貫通して前記半導体基板上に達する第２のコンタクト
ホールを形成する工程(ｅ)と、前記層間絶縁膜の第１お
よび第２の部分上に配線層を形成するのに伴って、前記
第１のコンタクトホール内に、前記配線層と前記リセス
プラグとを電気的に接続するように前記配線層とほぼ同
じ材質の第１の埋め込み層を形成し、前記第２のコンタ
クトホール内に、前記配線層と前記半導体基板とを電気
的に接続するように前記配線層とほぼ同じ材質の第２の
埋め込み層を形成する工程(ｆ)とを備えている。
【００４７】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｅ)に先だって、前記第１のコン
タクトホールの前記層間絶縁膜の主面から前記リセスプ
ラグの他方端までの部分の開口径を、ウエットエッチン
グにより前記リセスプラグが埋め込まれた部分の開口径
よりも広くして拡大コンタクト部を形成する工程をさら
に備えている。
【００４８】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｃ)が、ポリシリコンを材料とし
て前記プラグを形成する工程を含み、前記工程(ｆ)が、
金属を材料として前記配線層および前記第１および第２
の埋め込み層を形成する工程を含んでいる。
【００４９】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｄ)が、前記層間絶縁膜に対する
前記プラグのエッチング選択比が５〜２０となるエッチ
ング条件で前記プラグをエッチングする工程を含んでい
る。
【００５０】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｄ)が、前記他方端が、前記第１
のコンタクトホールの深さの半分以下に達するまで、前
記プラグをエッチングする工程を含んでいる。
【００５１】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造工程＞本発明に係る実施の形態１とし
て、円筒キャパシタセルを有するダイナミックＲＡＭ
（ＤＲＡＭ）１００の構成および製造工程について図１
（ａ）、（ｂ）〜図１０（ａ）、（ｂ）を用いて説明す
る。なお、ＤＲＡＭ１００の構成は最終工程を説明する
図１０（ａ）、（ｂ）に示す。
【００５２】ここで、図１〜図１０における（ａ）はＤ
ＲＡＭ１００のメモリセル部（データ保持部）を示す部
分断面図であり、図１〜図１０における（ｂ）はＤＲＡ
Ｍ１００のメモリセル部の周辺に形成された、センスア
ンプやデコーダなどの周辺回路部を示す部分断面図であ
る。
【００５３】まず、図１（ａ）および図１（ｂ）に示す
工程において、Ｐ型シリコン半導体基板１内にフィール
ド酸化膜２を選択的に形成する。そして、図示しないレ
ジストをマスクとしてＰ型不純物イオンおよび、Ｎ型不
純物イオンをそれぞれ選択的に注入することによって、
Ｐ型シリコン半導体基板１内に、メモリセル部において
はＰ型ウェル領域３を、周辺回路部においてはＰ型ウェ
ル領域３とＮ型ウェル領域４を形成する。
【００５４】次に、フィールド酸化膜２が形成されてい
ないＰ型ウェル領域３上およびＮ型ウェル領域４上にゲ
ート酸化膜５を形成し、当該ゲート酸化膜５上に選択的
にゲート電極６を形成する。このとき、フィールド酸化
膜２の上部にはゲート電極６と同一の工程でワード線６
１が形成される。
【００５５】そして、メモリセル部のゲート酸化膜５の
直下のＰ型ウェル領域３内に、ゲート電極６をマスクと
して、低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、選択的にＮ型ソース・ドレイン領域７１、７
２、７３を形成し、また、同様の工程で周辺回路部のゲ
ート酸化膜５の直下のＰ型ウェル領域３内に、選択的に
Ｎ型ソース・ドレイン領域７４、７５を形成する。
【００５６】次に、図２（ａ）および図２（ｂ）に示す
工程において、全面に渡って酸化膜ＯＸ１を形成した
後、周辺回路部のＰ型ウェル領域３の上部以外にレジス
トＲ１を形成し、このレジストＲ１をマスクとして酸化
膜ＯＸ１をエッチバックすることにより、周辺回路部の
Ｐ型ウェル領域３上のゲート電極６の両端にサイドウォ
ール酸化膜１０を形成する。
【００５７】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０15〜４×
１０15ｃｍ-2）のＮ型不純物イオンを注入することによ
って、Ｎ+型ソース・ドレイン領域９１および９２を形
成する。
【００５８】次に、レジストＲ１を除去した後、図３
（ａ）および図３（ｂ）に示す工程において、周辺回路
部のＮ型ウェル領域４の上部以外にレジストＲ２を形成
し、このレジストＲ２をマスクとして酸化膜ＯＸ１をエ
ッチバックすることにより、周辺回路部のＮ型ウェル領
域４上のゲート電極６の両端にサイドウォール酸化膜１
０を形成する。
【００５９】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０15〜４×１０15ｃｍ-2）のＰ型不
純物（ＢあるいはＢＦ2）イオンを注入することによっ
て、Ｐ+型ソース・ドレイン領域８１および８２を形成
する。
【００６０】次に、レジストＲ２を除去した後、図４
（ａ）および図４（ｂ）に示す工程において、全面に渡
って酸化膜を形成し、平坦化することにより層間絶縁膜
１１（第１の層間絶縁膜）を形成する。なお、層間絶縁
膜１１は他の層間絶縁膜と区別するためにビット線下層
の層間絶縁膜と呼称される。
【００６１】なお、層間絶縁膜１１および後に示す層間
絶縁膜１７および２３は、メモリセル部および周辺回路
部に同時に形成されたほぼ同じ材質の絶縁膜であるが、
メモリセル部と周辺回路部とで区別するために、メモリ
セル部上において形成されるものを第１の部分、周辺回
路部上において形成されるものを第２の部分と呼称す
る。
【００６２】次に、メモリセル部においてＮ型ソース・
ドレイン領域７２に達するように、層間絶縁膜１１を貫
通するビット線コンタクトホール１２（第１のコンタク
トホール）を形成する。
【００６３】次に、層間絶縁膜１１の全面に渡ってＮ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰ
（Chemical Mechanical Polishing）によりビット線コ
ンタクトホール１２内以外のポリシリコン層を除去し、
ビット線コンタクトホール１２内にポリシリコンプラグ
１３を形成する。
【００６４】次に、図５（ａ）および図５（ｂ）に示す
ように、層間絶縁膜１１に対するポリシリコンプラグ１
３のエッチング選択比が例えば１０となるエッチング条
件で、層間絶縁膜１１を全面に渡ってエッチバックする
ことにより、ポリシリコンプラグ１３をビット線コンタ
クトホール１２内の所定の深さに達するまでリセスさせ
てリセスポリシリコンプラグ２７（リセスプラグ）を形
成する。なお、本工程におけるエッチング選択比および
リセス深さの決定条件については、後に図１２〜図１４
を用いて詳述する。
【００６５】次に、図６（ａ）および図６（ｂ）に示す
工程において、周辺回路部のＮ+型ソース・ドレイン領
域９１および９２、Ｐ+型ソース・ドレイン領域８１お
よび８２に達するように、ＲＩＥ（Reactive Ion Etchi
ng）などの異方性エッチングにより層間絶縁膜１１を貫
通するビット線コンタクトホール１４（第２のコンタク
トホール）を形成する。そして、ＴｉＮ（窒化チタン）
やＷ（タングステン）などの金属層、あるいは、それら
の多層膜を層間絶縁膜１１の全面に形成し、金属層（あ
るいは、金属多層膜）をビット線コンタクトホール１２
および１４内に埋め込んで、埋め込み層１６Ａおよび１
６Ｂ（第１および第２の埋め込み層）を形成する。そし
て、写真製版およびエッチングにより金属層（あるい
は、金属多層膜）をパターニングすることで金属ビット
線１６（配線層）を形成する。なお、金属多層膜をビッ
ト線コンタクトホール１２および１４内に埋め込んだ場
合には、コンタクトホールの大きさによっては１種類の
金属しか埋め込まれない場合もあるが、その場合でも実
質的には配線層を埋め込んだと言うことができる。
【００６６】なお、ビット線コンタクトホール１４の形
成後、金属層（あるいは、金属多層膜）を埋め込む前
に、ビット線コンタクトホール１４の底部の自然酸化膜
をフッ酸などを用いたウエットエッチングにより除去す
る。
【００６７】また、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線コンタクトホ
ール１４は必ずしもビット線に接続するためのものでは
ないが、金属ビット線１６に接続されるのでこのように
呼称する。
【００６８】なお、図１（ｂ）〜図６（ｂ）には示して
いないが、周辺回路部においてはワード線６１（すなわ
ちゲート電極６）と同一製造プロセスで形成されるＴＧ
（トランスファゲート）配線なども形成されており、そ
の形成位置はゲート電極６とほぼ同じ層に形成されてい
る。従って、ビット線コンタクトホール１４を用いてＴ
Ｇ配線と金属ビット線１６を電気的に接続しても良い。
【００６９】すなわち、図６（ｂ）に示す工程におい
て、ビット線コンタクトホール１４を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール１４とほぼ同
じ）を同時に形成し、ビット線コンタクトホール１４内
に埋め込み層１６Ｂを形成する際に、同時にＴＧ配線に
達するビット線コンタクトホール内にも埋め込み層１６
Ｂを形成するようにすれば良い。
【００７０】次に、図７（ａ）および図７（ｂ）に示す
工程において、層間絶縁膜１１の全面に渡って酸化膜を
形成し、平坦化することにより層間絶縁膜１７を形成す
る。なお、層間絶縁膜１７は他の層間絶縁膜と区別する
ためにストレージノード下層の層間絶縁膜と呼称され
る。
【００７１】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【００７２】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【００７３】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【００７４】次に、図８（ａ）および図８（ｂ）に示す
工程において、全面に渡ってストレージノード形成用導
体層を再び形成し、底面膜１９および円筒キャパシタ形
成用絶縁膜２６の周囲にのみストレージノード形成用導
体層が残るように、エッチバックによりストレージノー
ド形成用導体層を選択的に除去する。ここで、残された
ストレージノード形成用導体層はストレージノードの側
壁部を構成する側面膜２０となる。なお、底面膜１９と
側面膜２０とでストレージノードＳＮを構成する。
【００７５】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図９（ａ）および図９（ｂ）に示す工
程において、底面膜１９および側面膜２０の表面にキャ
パシタゲート絶縁膜２１を形成する。そして、全面に渡
ってセルプレート形成用導電膜を形成し、写真製版およ
びエッチングの工程を経て、メモリセル部にのみセルプ
レート形成用導電膜を残す。ここで、残されたセルプレ
ート形成用導電膜はセルプレート電極２２となる。
【００７６】次に、図１０（ａ）および図１０（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【００７７】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においては金属ビット線１６に達
するように層間絶縁膜２３および１７を貫通するアルミ
配線コンタクトホール２４Ｂを形成する。
【００７８】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【００７９】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ１００を得ることができる。
【００８０】なお、図６（ｂ）〜図１０（ｂ）には示し
ていないが、周辺回路部においては金属ビット線１６と
同一製造プロセスで形成されるＢＬ（ビットライン）配
線なども形成されており、その形成位置はビット線１６
とほぼ同じ層に形成されている。従って、アルミ配線コ
ンタクトホール２４Ｂを用いて、ＢＬ配線とアルミ配線
２５とを電気的に接続しても良い。
【００８１】ここで、図１０（ａ）に示すＡＡ線での矢
視平面図を図１１に示す。なお、図１１においては層間
絶縁膜に覆われて見えない配線についても実線で示して
いる。
【００８２】図１１において、金属ビット線１６はＢＬ
配線１６Ｌと一体で形成され、ビット線コンタクトホー
ル１２を覆うように配設されている。また、ゲート電極
６はＴＧ配線６Ｌと一体で形成されている。なお、図１
１に示すＢＯＯＢ線での断面図が、図１０（ａ）に示す
ＡＡ線以下を示している。
【００８３】＜Ａ−２．リセスポリシリコンプラグの形
成条件について＞以下に、図５（ａ）を用いて説明した
リセスポリシリコンプラグ２７の形成条件について図１
２〜図１４を用いてさらに説明する。
【００８４】図１２は、リセス工程前の層間絶縁膜１１
と、層間絶縁膜１１を貫通するビット線コンタクトホー
ル１２内に埋め込まれたポリシリコンプラグ１３とを示
している。図１２に示すようにリセス工程前の層間絶縁
膜１１の厚さをＴoxとする。
【００８５】図１３は、リセス工程後の層間絶縁膜１１
と、ビット線コンタクトホール１２内のリセスポリシリ
コンプラグ２７とを示している。また、図１３において
はリセス工程前の層間絶縁膜１１の表面位置を破線で示
している。
【００８６】図１３に示すように、リセス工程によりエ
ッチングされた層間絶縁膜１１の厚さの減少分をΔＴ、
リセス工程後の層間絶縁膜１１の厚さをＴox−ΔＴ、ポ
リシリコンプラグ１３のリセス量をＸrec、リセスポリ
シリコンプラグ２７の高さをＴox−Ｘrecとする。な
お、層間絶縁膜１１の厚さの減少分ΔＴは、層間絶縁膜
１１に対するポリシリコンプラグ１３のエッチング選択
比をＳelとすれば、ΔＴ＝Ｘrec／Ｓelとなる。
【００８７】次に、エッチング選択比およびリセス深さ
の決定条件について説明する。エッチング選択比および
リセス深さを決定するには、リセスポリシリコンプラグ
２７が構造的に安定して形成される条件（構造安定条
件）、およびリセスポリシリコンプラグ２７がプロセス
的に安定して形成される条件（プロセス安定条件）を考
慮する必要がある。
【００８８】そして、構造安定条件の具体的指標として
は、例えば、リセス工程後のリセスポリシリコンプラグ
２７の端面（半導体シリコン基板に接する側とは反対
側）が、ビット線コンタクトホール１２のどこに位置し
ているかを示す値（ｇ値と呼称）を挙げることができ
る。なお、リセスポリシリコンプラグ２７が構造的に安
定するためには、ｇ値は０＜ｇ＜１の範囲にある必要が
ある。ここで、リセスポリシリコンプラグ２７の端面
が、ビット線コンタクトホール１２の中間点にあればｇ
＝０．５となる。
【００８９】プロセス安定条件としては、例えば、選択
比Ｓelを１上げた場合と、現状の選択比Ｓelを維持した
場合とで層間絶縁膜１１のエッチング量を比較した値
（ｆ値と呼称）を挙げることができる。なお、プロセス
的に安定するためにはｆ値は０＜ｆ＜１の範囲にある必
要がある。ここで、ｆ＝０．１とは、選択比Ｓelを現状
より１上げた場合に、層間絶縁膜１１のエッチング量が
現状の選択比Ｓelを維持した場合よりも１０％しか増加
しないことを意味している。
【００９０】次に、図１２および図１３に示す諸量およ
びｇ値、ｆ値を用いて構造安定条件を数式化した結果を
数式（１）〜（３）に、プロセス安定条件を数式化した
結果を数式（４）に示す。なお、選択比ＳelはＳel＞１
である。
【００９１】
【数１】
【００９２】
【数２】
【００９３】
【数３】
【００９４】
【数４】
【００９５】そして、数式（２）および（３）に基づい
て作成したグラフを図１４に示す。なお、図１４の作成
においては、層間絶縁膜１１の厚さを５００ｎｍ、ｇ＝
０．５とし、エッチング選択比Ｓelを１〜２０まで変化
させて、エッチング選択比に対するプラグリセス量Ｘre
c、層間絶縁膜１１の厚さの減少分ΔＴをプロットした
ものである。
【００９６】そして、数式（４）からプロセス安定条件
を満たすエッチング選択比Ｓelを求めると、Ｓel＝１
０．５（ｆ＝０．１、ｇ＝０．５の場合）となり、Ｓel
＝１０．５の場合のプラグリセス量Ｘrec、層間絶縁膜
１１の厚さの減少分ΔＴを図１４のグラフから求める
と、Ｘrec＝２６３ｎｍ、ΔＴ＝２５ｎｍとなり、最終
的なリセスポリシリコンプラグ２７の高さは２３８ｎｍ
程度となる。
【００９７】ここで、プラグリセス量Ｘrec、層間絶縁
膜１１の厚さの減少分ΔＴの選択比依存性は、選択比５
以上ではＸrec、ΔＴともに安定していることが図１４
から判断できる。従って、リセスポリシリコンプラグ２
７の端面がビット線コンタクトホール１２の中間点に位
置しているという安定した構造を、プロセス的に安定し
て形成するには選択比を１０程度に設定すれば良いこと
が判る。なお、ｇ値が０．５の場合は、リセスポリシリ
コンプラグ２７が厚過ぎず、薄過ぎず、構造的に安定し
ている条件を満たしていると言える。
【００９８】また、ｇ値が０＜ｇ＜１の間であれば、す
なわちポリシリコンプラグ１３のリセス量がいくらであ
っても、選択比を１０程度とすれば、構造的にも、プロ
セス的にも安定してリセスポリシリコンプラグ２７を形
成することができることが判る。
【００９９】＜Ａ−３．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態１によれば、図５
（ａ）を用いて説明したように、層間絶縁膜１１を全面
に渡ってエッチバックすることにより、ポリシリコンプ
ラグ１３をビット線コンタクトホール１２内の所定の深
さに達するまでリセスさせてリセスポリシリコンプラグ
２７を形成するので、図６（ｂ）を用いて説明したよう
に、ビット線コンタクトホール１４の形成後、金属層
（あるいは、金属多層膜）を埋め込む前に、ビット線コ
ンタクトホール１４の底部の自然酸化膜をフッ酸などを
用いたウエットエッチングにより除去する際に、層間絶
縁膜１１が併せて除去されてもリセスポリシリコンプラ
グ２７が突出することが防止される。従って、金属ビッ
ト線１６の形成においてビット線レジストパターンの重
ね合わせにずれが生じても、金属ビット線１６の形成材
料が突出したプラグの端縁部にサイドウォール状に残渣
として残るということがなく、それが剥がれて、パーテ
ィクル発生の原因となるという問題を防止できる。
【０１００】また、ビット線コンタクトホール１４内に
金属層（あるいは、金属多層膜）を埋め込むと同時に金
属ビット線１６も同時に形成するので、ビット線コンタ
クトホール１４内に金属ビット線１６の形成とは別の工
程で金属プラグを埋め込むという従来の製造方法では必
要であったＣＭＰ工程が不要となるので、ＣＭＰに起因
してメモリセル部と周辺回路部とで平坦化プロセスで許
容される段差を越える段差が生じることが防止され、両
者の段差が写真製版によるビット線形成時のフォーカス
マージンを越えて、ビット線形成が困難になるという問
題が発生しなくなる。
【０１０１】また、構造的には、レイアウト的に厳しい
条件で設計されるメモリセル部において、その端面がビ
ット線コンタクトホール１２内に奥まって位置するリセ
スポリシリコンプラグ２７に、金属ビット線１６とほぼ
同じ材質の埋め込み層１６Ａを接続することになる。こ
の場合、リセスポリシリコンプラグ２７とシリコン半導
体基板の物理的性質は近似しているので、リセスポリシ
リコンプラグ２７が熱膨張したような場合でも、シリコ
ン半導体基板およびリセスポリシリコンプラグ２７の周
囲の構成にストレスが加わることを抑制でき、かつ、金
属の埋め込み層１６Ａにより金属ビット線１６とシリコ
ン半導体基板との間の電気抵抗を低減することができ
る。
【０１０２】＜Ａ−４．変形例＞以上の説明において
は、ＤＲＡＭのメモリセル部と周辺回路部とを例に採
り、メモリセル部のビット線コンタクトホール内に、当
該コンタクトホールの深さよりも高さが低いリセスポリ
シリコンプラグを埋め込んだ半導体装置およびその製造
方法について説明したが、本発明の適用はこれに限定さ
れるものではなく、構成の異なる複数の回路部を備え、
各回路部の層間絶縁膜に埋め込まれたプラグにより、層
間絶縁膜を挟んで上下関係にある層（半導体層、導体
層）の電気的接続を行う半導体装置であれば適用可能で
ある。
【０１０３】＜Ｂ．実施の形態２＞以上説明した本発明
に係る実施の形態２においては、メモリセル部において
ポリシリコンプラグをリセスしてリセスポリシリコンプ
ラグを形成し、ビット線を形成すると同時にビット線形
成用材料で、リセスポリシリコンプラグを埋め込んだビ
ット線コンタクトホール、および、周辺回路部のビット
線コンタクトホール内を埋め込んだ半導体装置およびそ
の製造方法について説明したが、半導体装置が微細化し
ていく一方で、それと同じ程度には写真製版における重
ね合せ精度は向上しないのが実状である。従って、半導
体装置が微細化するに伴い、例えばビット線をビット線
コンタクホールに重ね合わせる場合、重ね合わせずれに
より、ビット線とビット線コンタクトホールの接触面積
が、コンタクトホールの開口面積よりも小さくなり、ま
た、接触面積のばらつきも大きくなる。この結果、ビッ
ト線とビット線コンタクトホールの接触抵抗が高くな
り、接触抵抗のばらつきも大きくなる。この傾向は、特
に、最小デザインルールによりレイアウトされるメモリ
セル部において顕著となっている。なお、最小デザイン
ルールを適用すると写真製版が困難となるなど、プロセ
ス的に支障をきたす可能性のある周辺回路部では最小デ
ザインルールよりも緩いデザインルールでレイアウトさ
れており、上述の傾向は若干緩くなっている。
【０１０４】＜Ｂ−１．製造工程＞本発明に係る実施の
形態２として、円筒キャパシタセルを有するＤＲＡＭ２
００の構成および製造工程について図１５（ａ）、
（ｂ）〜図２０（ａ）、（ｂ）を用いて説明する。な
お、図１５（ａ）、（ｂ）に示す構成に至るまでの工程
は、実施の形態１において図１（ａ）、（ｂ）〜図５
（ａ）、（ｂ）を用いて説明したＤＲＡＭ１００の製造
方法と同じであるので重複する説明は省略する。また、
ＤＲＡＭ２００の構成は最終工程を説明する図２０
（ａ）、（ｂ）に示す。
【０１０５】ここで、図１５〜図２０における（ａ）は
ＤＲＡＭ２００のメモリセル部（データ保持部）を示す
部分断面図であり、図１５〜図２０における（ｂ）はＤ
ＲＡＭ２００のメモリセル部の周辺に形成された、セン
スアンプやデコーダなどの周辺回路部を示す部分断面図
である。
【０１０６】図５（ａ）、（ｂ）を用いて説明したよう
に、層間絶縁膜１１に対するポリシリコンプラグ１３の
エッチング選択比が例えば１０となるエッチング条件
で、層間絶縁膜１１を全面に渡ってエッチバックするこ
とにより、ポリシリコンプラグ１３をビット線コンタク
トホール１２内の所定の深さに達するまでリセスさせて
リセスポリシリコンプラグ２７を形成した後、図１５
（ａ）、（ｂ）に示すように、層間絶縁膜１１のウエッ
トエッチングを行い、ビット線コンタクトホール１２の
開口径を所定の大きさに拡大することで拡大コンタクト
部２８を形成する。なお、拡大コンタクト部２８の深さ
はリセスポリシリコンプラグ２７に達する程度であり、
その断面輪郭形状は湾曲した形状である。また、拡大コ
ンタクト部２８の開口径の決定条件については、後に図
２１、図２２を用いて詳述する。
【０１０７】次に、図１６（ａ）および図１６（ｂ）に
示す工程において、周辺回路部のＮ+型ソース・ドレイ
ン領域９１および９２、Ｐ+型ソース・ドレイン領域８
１および８２に達するように、ＲＩＥなどの異方性エッ
チングにより層間絶縁膜１１を貫通するビット線コンタ
クトホール１４を形成する。そして、ＴｉＮやＷなどの
金属層、あるいは、それらの多層膜を層間絶縁膜１１の
全面に形成し、金属層（あるいは、金属多層膜）をビッ
ト線コンタクトホール１４および拡大コンタクト部２８
内に埋め込んで埋め込み層１６Ａを形成する。そして、
写真製版およびエッチングにより金属層（あるいは、金
属多層膜）をパターニングすることで金属ビット線１６
を形成する。なお、金属多層膜をビット線コンタクトホ
ール１４および拡大コンタクト部２８内に埋め込んだ場
合には、コンタクトホールまたはコンタクト部の大きさ
によっては１種類の金属しか埋め込まれない場合もある
が、その場合でも実質的に配線層を埋め込んだというこ
とができる。
【０１０８】なお、ビット線コンタクトホール１４の形
成後、金属層（あるいは、金属多層膜）を埋め込んで埋
め込み層１６Ｂを形成する前に、ビット線コンタクトホ
ール１４の底部の自然酸化膜をフッ酸などを用いたウエ
ットエッチングにより除去する。
【０１０９】また、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線コンタクトホ
ール１４は必ずしもビット線に接続するためのものでは
ないが、金属ビット線１６に接続されるのでこのように
呼称する。
【０１１０】次に、図１７（ａ）および図１７（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１７を形
成する。なお、層間絶縁膜１７は他の層間絶縁膜と区別
するためにストレージノード下層の層間絶縁膜と呼称さ
れる。
【０１１１】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【０１１２】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【０１１３】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【０１１４】次に、図１８（ａ）および図１８（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜１９および円筒キャパシ
タ形成用絶縁膜２６の周囲にのみストレージノード形成
用導体層が残るように、エッチバックによりストレージ
ノード形成用導体層を選択的に除去する。ここで、残さ
れたストレージノード形成用導体層はストレージノード
の側壁部を構成する側面膜２０となる。なお、底面膜１
９と側面膜２０とでストレージノードＳＮを構成する。
【０１１５】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図１９（ａ）および図１９（ｂ）に示
す工程において、底面膜１９および側面膜２０の表面に
キャパシタゲート絶縁膜２１を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極２２となる。
【０１１６】次に、図２０（ａ）および図２０（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【０１１７】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においては金属ビット線１６に達
するように層間絶縁膜２３および１７を貫通するアルミ
配線コンタクトホール２４Ｂを形成する。
【０１１８】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【０１１９】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ２００を得ることができる。
【０１２０】＜Ｂ−２．拡大コンタクト部の開口径の決
定条件について＞以下に、図１５（ａ）を用いて説明し
た拡大コンタクト部２８の形成条件について図２１およ
び図２２を用いてさらに説明する。
【０１２１】図２１は、最小デザインルールによりレイ
アウトされたメモリセル部において、ビット線とビット
線コンタクホールとの重ね合わせにずれが生じた場合を
模式的に表した図であり、並列する２本のビット線ＢＬ
１およびＢＬ２が、ビット線コンタクホールＣＨ１およ
びＣＨ２上に形成された状態を示している。
【０１２２】図２１に示すように、ビット線ＢＬ１およ
びＢＬ２の線幅はＦであり、両者の間隔もＦとなってい
る。ビット線コンタクホールＣＨ１およびＣＨ２の半径
は共にＲであり、その直径２Ｒはビット線ＢＬ１および
ＢＬ２の線幅Ｆと同じになるように設定されている。そ
して、図２１においてはビット線ＢＬ１およびＢＬ２が
長さＤだけビット線コンタクホールＣＨ１およびＣＨ２
上からずれた状態が示されている。従って、ビット線Ｂ
Ｌ１およびＢＬ２とビット線コンタクホールＣＨ１およ
びＣＨ２との接触面積が小さくなり、その分だけ接触抵
抗が増加することになる。この接触抵抗の増加分を補償
するため、ビット線コンタクホールＣＨ１およびＣＨ２
の開口半径をΔＲだけ大きくして拡大コンタクト部ＣＨ
１０およびＣＨ２０を形成し、その上にビット線ＢＬ１
およびＢＬ２を形成した状態を図２２に示す。
【０１２３】図２２に示すように、拡大ビット線コンタ
クホールＣＨ１０およびＣＨ２０の半径は共にＲ＋ΔＲ
であり、拡大ビット線コンタクホールＣＨ１０の中心
と、ビット線ＢＬ１の端縁部と拡大ビット線コンタクホ
ールＣＨ１０の円周との交点を結んだ線を斜辺とする直
角三角形の中心側の角度をαとする。なお、図２２にお
いてはビット線コンタクホールＣＨ１を破線で示してい
る。
【０１２４】拡大コンタクト部の開口径の決定条件とし
ては、図２２に示した拡大ビット線コンタクホールとビ
ット線の重なり部分の面積が、拡大前のビット線コンタ
クホールの面積よりも大きいことが挙げられ、これを図
２１および図２２に示す諸量を用いて数式化した結果を
数式（５）および（６）に示す。
【０１２５】
【数５】
【０１２６】
【数６】
【０１２７】数式（５）および（６）においてはビット
線コンタクホールの半径Ｒをビット線の線幅Ｆの半分と
している。また、数式（６）が成り立つためにはＤ＜Ｆ
／２である必要がある。
【０１２８】このような数式（５）および（６）を満た
すように開口半径の増加分ΔＲを設定することで、ビッ
ト線がビット線コンタクホール上からずれた場合であっ
ても接触抵抗の増加を抑制することができる。
【０１２９】なお、ビット線コンタクトホールの開口半
径の拡大は、隣接するビット線コンタクトホールとショ
ートしない程度に抑える必要があり、その条件は図２１
および図２２に示す諸量を用いるとＤ＋ΔＲ＜Ｆとな
る。
【０１３０】＜Ｂ−３．特徴的作用効果＞本発明に係る
実施の形態２によれば、図１５（ａ）を用いて説明した
ように、リセスポリシリコンプラグ２７を形成した後、
層間絶縁膜１１のウエットエッチングを行い、ビット線
コンタクトホール１２の開口径を拡大して拡大コンタク
ト部２８を形成し、金属ビット線１６の形成の際にビッ
ト線形成用材料で、拡大コンタクト部２８を埋め込むの
で、金属ビット線１６の重ね合わせずれが生じた場合で
あっても接触抵抗の増加を抑制することができる。
【０１３１】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、その他方端が第１のコンタクトホール内に奥
まって位置するように配設された導体のリセスプラグ
に、配線層とほぼ同じ材質で構成された第１の埋め込み
層を接続することで配線層とリセスプラグとを電気的に
接続するので、例えば、リセスプラグを半導体基板と同
等の物理的性質を有する材質で構成し、配線層および第
１の埋め込み層を電気伝導性の良好な材質で構成するこ
とで、半導体基板には物理的なストレスが加わらず、か
つ半導体基板と配線層との間の電気抵抗を低減すること
ができる。
【０１３２】本発明に係る請求項２記載の半導体装置に
よれば、第１のコンタクトホールの層間絶縁膜の主面か
らリセスプラグの他方端までの部分の開口径が、リセス
プラグが埋め込まれた部分の開口径よりも広くなってい
るので、製造過程において配線層を形成する際に、配線
層の重ね合わせ、すなわちレジストパターンの重ね合わ
せにずれが生じた場合であっても、開口径の拡大による
配線層と第１の埋め込み層との接触面積の増加分が、重
ね合わせずれによる配線層と第１の埋め込み層との接触
面積の減少分以上となるように開口径を拡大すれば、配
線層と第１の埋め込み層の接触抵抗が増加することを抑
制できる。
【０１３３】本発明に係る請求項３記載の半導体装置に
よれば、リセスプラグをポリシリコンで構成するので、
半導体基板がシリコン基板で構成されている場合に、リ
セスプラグが半導体基板と同等の物理的性質を有するこ
とにり、半導体基板には物理的なストレスが加わらず、
また、配線層および第１および第２の埋め込み層を金属
で構成するので半導体基板と配線層との間の電気抵抗を
低減することができる。
【０１３４】本発明に係る請求項４記載の半導体装置に
よれば、レイアウト的に厳しい条件で設計されるデータ
保持部においてリセスプラグをポリシリコンで構成する
ことにより、半導体基板に物理的なストレスが加わるこ
とを極力防止でき、また、レイアウト的に比較的緩やか
な条件で設計され、物理的なストレスが加わりにくい周
辺回路部においては、第２の埋め込み層を金属で構成す
ることにより、半導体基板と配線層との間の電気抵抗を
低減することができる。
【０１３５】本発明に係る請求項５記載の半導体装置の
製造方法によれば、配線層を形成する前には、第１のコ
ンタクトホール内にリセスプラグの他方端と第１のコン
タクトホールの側面とで規定される空間が形成されるこ
とになり、例えば、第２のコンタクトホールの形成後
に、その底部の自然酸化膜をエッチングにより除去する
際に、層間絶縁膜が併せて除去されてもリセスプラグが
突出することが防止される。従って、配線層の形成にお
いてレジストパターンの重ね合わせにずれが生じても、
配線層の形成材料が突出したプラグの端縁部にサイドウ
ォール状に残渣として残るということがなく、それが剥
がれて、パーティクル発生の原因となるという問題を防
止できる。また、配線層の形成とともに第２のコンタク
トホールに第２の埋め込み層を埋め込むので、第２のコ
ンタクトホール内に配線層の形成とは別の工程で第２の
コンタクトホール専用のプラグを埋め込む場合に必要で
あったＣＭＰ工程が不要となるので、ＣＭＰに起因して
第１の回路部と第２の回路部とで平坦化プロセスで許容
される段差を越える段差が生じることが防止され、両者
の段差が写真製版による配線層形成時のフォーカスマー
ジンを越えて、配線層形成が困難になるという問題が発
生しなくなる。
【０１３６】本発明に係る請求項６記載の半導体装置の
製造方法によれば、第１のコンタクトホールの層間絶縁
膜の主面からリセスプラグの他方端までの部分の開口径
を、リセスプラグが埋め込まれた部分の開口径よりも広
くできるので、配線層を形成する際に、配線層の重ね合
わせ、すなわちレジストパターンの重ね合わせにずれが
生じた場合であっても、開口径の拡大による配線層と第
１の埋め込み層との接触面積の増加分が、重ね合わせず
れによる配線層と第１の埋め込み層との接触面積の減少
分以上となるように開口径を拡大すれば、配線層と第１
の埋め込み層の接触抵抗が増加することを抑制した半導
体装置を得ることができる。
【０１３７】本発明に係る請求項７記載の半導体装置の
製造方法によれば、リセスプラグがポリシリコンで構成
されるので、半導体基板がシリコン基板で構成されてい
る場合に、リセスプラグが半導体基板と同等の物理的性
質を有することになり、半導体基板には物理的なストレ
スが加わらず、また、配線層および第１および第２の埋
め込み層が金属で構成されるので、半導体基板と配線層
との間の電気抵抗を低減した半導体装置を得ることがで
きる。
【０１３８】本発明に係る請求項８記載の半導体装置の
製造方法によれば、層間絶縁膜に対するプラグのエッチ
ング選択比が５〜２０となるエッチング条件でプラグを
エッチングすることにより、リセスプラグを構造的にも
プロセス的にも安定して形成することができる。
【０１３９】本発明に係る請求項９記載の半導体装置の
製造方法によれば、プラグの他方端が、第１のコンタク
トホールの深さの約半分に達するまでエッチングするこ
とで、構造的に安定したリセスプラグを得ることができ
る。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図２】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図３】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図４】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図５】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図６】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図７】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図８】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図９】 本発明に係る実施の形態１の製造工程を説明
する断面図である。
【図１０】 本発明に係る実施の形態１の製造工程を説
明する断面図である。
【図１１】 本発明に係る実施の形態１の構成を説明す
る部分平面図である。
【図１２】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図１３】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図１４】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図１５】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図１６】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図１７】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図１８】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図１９】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図２０】 本発明に係る実施の形態２の製造工程を説
明する断面図である。
【図２１】 拡大コンタクト部の開口径の決定条件を説
明する図である。
【図２２】 拡大コンタクト部の開口径の決定条件を説
明する図である。
【図２３】 従来の半導体装置の製造工程を説明する断
面図である。
【図２４】 従来の半導体装置の製造工程を説明する断
面図である。
【図２５】 従来の半導体装置の製造工程を説明する断
面図である。
【図２６】 従来の半導体装置の製造工程を説明する断
面図である。
【図２７】 従来の半導体装置の製造工程を説明する断
面図である。
【図２８】 従来の半導体装置の製造工程を説明する断
面図である。
【図２９】 従来の半導体装置の製造工程を説明する断
面図である。
【図３０】 従来の半導体装置の製造工程を説明する断
面図である。
【図３１】 従来の半導体装置の製造工程を説明する断
面図である。
【図３２】 従来の半導体装置の製造工程を説明する断
面図である。
【図３３】 従来の半導体装置の問題点を説明する図で
ある。
【図３４】 従来の半導体装置の問題点を説明する図で
ある。
【図３５】 従来の半導体装置の問題点を説明する図で
ある。
【符号の説明】
１１ 層間絶縁膜、１２，１４ コンタクトホール、１
６ 金属ビット線、１６Ａ，１６Ｂ 埋め込み層、２７
リセスポリシリコンプラグ、２８ 拡大コンタクト
部。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、それぞれ構成
    の異なる第１および第２の回路部を備えた半導体装置で
    あって、 前記第１の回路部は、 前記半導体基板上に形成された層間絶縁膜の第１の部分
    を貫通して形成された第１のコンタクトホールと、 一方端が前記半導体基板に電気的に接続され、他方端が
    前記第１のコンタクトホール内に奥まって位置するよう
    に配設された導体のリセスプラグと、 前記第１の層間絶縁膜の第１の部分上に形成された配線
    層とほぼ同じ材質で構成され、前記配線層と前記リセス
    プラグとを電気的に接続するように、前記第１のコンタ
    クトホール内に埋め込まれた第１の埋め込み層とを備
    え、 前記第２の回路部は、 前記半導体基板上に形成された前記層間絶縁膜の第２の
    部分を貫通して形成された第２のコンタクトホールと、 前記第１の層間絶縁膜の第２の部分上に形成された前記
    配線層とほぼ同じ材質で構成され、前記配線層と前記半
    導体基板とを電気的に接続するように、前記第２のコン
    タクトホール内に埋め込まれた第２の埋め込み層と、を
    備える半導体装置。
  2. 【請求項２】 前記第１のコンタクトホールは、 前記層間絶縁膜の主面から前記リセスプラグの他方端ま
    での部分の開口径が、前記リセスプラグが埋め込まれた
    部分の開口径よりも広くなった拡大コンタクト部を有す
    る、請求項１記載の半導体装置。
  3. 【請求項３】 前記リセスプラグはポリシリコンを材料
    として構成され、 前記配線層および前記第１および第２の埋め込み層は金
    属を材料として構成される、請求項１または請求項２記
    載の半導体装置。
  4. 【請求項４】 前記第１の回路部は、 キャパシタに電荷を蓄積することでデータを保持するデ
    ータ保持部であって、 前記第２の回路部は、 前記データ保持部に連動して動作する周辺回路部であ
    る、請求項３記載の半導体装置。
  5. 【請求項５】 半導体基板上に形成され、それぞれ構成
    の異なる第１および第２の回路部を備えた半導体装置の
    製造方法であって、 (ａ)前記半導体基板上の前記第１および第２の回路部と
    なる部分に対応させて、層間絶縁膜の第１の部分および
    第２の部分を形成する工程と、 (ｂ)前記層間絶縁膜の第１の部分を貫通して前記半導体
    基板上に達する第１のコンタクトホールを形成する工程
    と、 (ｃ)第１のコンタクトホールを埋め込んで、その一方端
    が前記半導体基板に電気的に接続されるように導体のプ
    ラグを形成する工程と、 (ｄ)その他方端が前記第１のコンタクトホール内に奥ま
    って位置するまで前記プラグをエッチングして、リセス
    プラグを形成する工程と、 (ｅ)前記層間絶縁膜の第２の部分を貫通して前記半導体
    基板上に達する第２のコンタクトホールを形成する工程
    と、 (ｆ)前記層間絶縁膜の第１および第２の部分上に配線層
    を形成するのに伴って、 前記第１のコンタクトホール内に、前記配線層と前記リ
    セスプラグとを電気的に接続するように前記配線層とほ
    ぼ同じ材質の第１の埋め込み層を形成し、 前記第２のコンタクトホール内に、前記配線層と前記半
    導体基板とを電気的に接続するように前記配線層とほぼ
    同じ材質の第２の埋め込み層を形成する工程と、を備え
    る半導体装置の製造方法。
  6. 【請求項６】 前記工程(ｅ)に先だって、 前記第１のコンタクトホールの前記層間絶縁膜の主面か
    ら前記リセスプラグの他方端までの部分の開口径を、ウ
    エットエッチングにより前記リセスプラグが埋め込まれ
    た部分の開口径よりも広くして拡大コンタクト部を形成
    する工程をさらに備える、請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】 前記工程(ｃ)は、 ポリシリコンを材料として前記プラグを形成する工程を
    含み、 前記工程(ｆ)は、 金属を材料として前記配線層および前記第１および第２
    の埋め込み層を形成する工程を含む、請求項５または請
    求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記工程(ｄ)は、 前記層間絶縁膜に対する前記プラグのエッチング選択比
    が５〜２０となるエッチング条件で前記プラグをエッチ
    ングする工程を含む、請求項５または請求項６記載の半
    導体装置の製造方法。
  9. 【請求項９】 前記工程(ｄ)は、 前記他方端が、前記第１のコンタクトホールの深さの半
    分以下に達するまで、前記プラグをエッチングする工程
    を含む、請求項８記載の半導体装置の製造方法。
JP10203286A 1998-07-17 1998-07-17 半導体装置およびその製造方法 Pending JP2000036574A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10203286A JP2000036574A (ja) 1998-07-17 1998-07-17 半導体装置およびその製造方法
US09/222,429 US6734486B2 (en) 1998-07-17 1998-12-29 Recessed plug semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10203286A JP2000036574A (ja) 1998-07-17 1998-07-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2000036574A true JP2000036574A (ja) 2000-02-02

Family

ID=16471541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10203286A Pending JP2000036574A (ja) 1998-07-17 1998-07-17 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6734486B2 (ja)
JP (1) JP2000036574A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358172B2 (en) * 2006-02-21 2008-04-15 International Business Machines Corporation Poly filled substrate contact on SOI structure
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959319A (en) * 1995-04-18 1999-09-28 Nippon Steel Corporation Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same
JPH09191084A (ja) * 1996-01-10 1997-07-22 Nec Corp 半導体装置及びその製造方法
US5670417A (en) * 1996-03-25 1997-09-23 Motorola, Inc. Method for fabricating self-aligned semiconductor component
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
US6083824A (en) * 1998-07-13 2000-07-04 Taiwan Semiconductor Manufacturing Company Borderless contact

Also Published As

Publication number Publication date
US20010048125A1 (en) 2001-12-06
US6734486B2 (en) 2004-05-11

Similar Documents

Publication Publication Date Title
US7368776B2 (en) Semiconductor device comprising a highly-reliable, constant capacitance capacitor
KR0170312B1 (ko) 고집적 dram 셀 및 그 제조방법
US8710673B2 (en) Wiring structure in a semiconductor device, method of forming the wiring structure, semiconductor device including the wiring structure and method of manufacturing the semiconductor device
US6215187B1 (en) Semiconductor device and manufacturing method thereof
US6458692B1 (en) Method of forming contact plug of semiconductor device
US20080061352A1 (en) Semiconductor device and method of manufacturing the same
US6710466B2 (en) Method of fabricating integrated circuit having self-aligned metal contact structure
US6777341B2 (en) Method of forming a self-aligned contact, and method of fabricating a semiconductor device having a self-aligned contact
JP4406945B2 (ja) 半導体記憶装置の製造方法
US6281073B1 (en) Method for fabricating dynamic random access memory cell
US5665626A (en) Method of making a chimney capacitor
JP4646595B2 (ja) 半導体記憶装置
JPH1079491A (ja) 半導体装置およびその製造方法
US6607954B2 (en) Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US6674111B2 (en) Semiconductor device having a logic transistor therein
JP2000058783A (ja) 半導体装置およびその製造方法
US20070281434A1 (en) Capacitor of semiconductor device applying damascene process and method of fabricating the same
JP2000036574A (ja) 半導体装置およびその製造方法
JP3435849B2 (ja) 半導体装置の製造方法
KR100277080B1 (ko) 다이나믹랜덤억세스메모리장치및그제조방법
US10256312B1 (en) Semiconductor structure with a gap between conductor features and fabrication method thereof
GB2395067A (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
US8093639B2 (en) Method for fabricating a semiconductor device
KR20000008799A (ko) 고집적 반도체 공정의 토폴로지 개선을 위한디램 구조 및 제조방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees