JPH0666435B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0666435B2 JPH0666435B2 JP63121275A JP12127588A JPH0666435B2 JP H0666435 B2 JPH0666435 B2 JP H0666435B2 JP 63121275 A JP63121275 A JP 63121275A JP 12127588 A JP12127588 A JP 12127588A JP H0666435 B2 JPH0666435 B2 JP H0666435B2
- Authority
- JP
- Japan
- Prior art keywords
- plate electrode
- memory device
- semiconductor memory
- window
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置、特にダイナミックRAMのメ
モリセルキャパシタの改良に関する。
モリセルキャパシタの改良に関する。
（従来の技術） ダイナミックRAM（以下、DRAMと称する）は、１個のメ
モリセルが選択用トランジスタとキャパシタとから構成
されており、他のメモリに比べて素子数が少なく、高集
積化に適していることが知られている。また、メモリ等
の半導体集積回路では、集積度の増大に伴い、異方性エ
ッチング技術を使用して垂直な断面形状を持つ配線を形
成することによって素子の微細化を図ることが一般的に
なっている。しかし、異方性エッチング技術により段差
のある表面上に微細な配線を形成しようとすると、段差
の側面上にエッチングされていない部分が残り、配線が
短絡状態になるという問題が生じる。
モリセルが選択用トランジスタとキャパシタとから構成
されており、他のメモリに比べて素子数が少なく、高集
積化に適していることが知られている。また、メモリ等
の半導体集積回路では、集積度の増大に伴い、異方性エ
ッチング技術を使用して垂直な断面形状を持つ配線を形
成することによって素子の微細化を図ることが一般的に
なっている。しかし、異方性エッチング技術により段差
のある表面上に微細な配線を形成しようとすると、段差
の側面上にエッチングされていない部分が残り、配線が
短絡状態になるという問題が生じる。
第４図は従来のDRAMのメモリセル部分の素子構造を示す
斜視図である。図において、11はＰ型半導体基板、12は
基板11の表面に形成され、選択用トランジスタのソー
ス，ドレイン領域となるＮ型領域、13はゲート絶縁膜、
14はメモリキャパシタ用の絶縁膜、15はメモリキャパシ
タ用のプレート電極を構成する１層目の配線層、16は選
択用トランジスタのゲート、つまりワードラインを構成
する２層目の配線層、17は１層目と２層目の配線層を分
離するための絶縁膜である。
斜視図である。図において、11はＰ型半導体基板、12は
基板11の表面に形成され、選択用トランジスタのソー
ス，ドレイン領域となるＮ型領域、13はゲート絶縁膜、
14はメモリキャパシタ用の絶縁膜、15はメモリキャパシ
タ用のプレート電極を構成する１層目の配線層、16は選
択用トランジスタのゲート、つまりワードラインを構成
する２層目の配線層、17は１層目と２層目の配線層を分
離するための絶縁膜である。
メモリセルワードラインとなる２層目の配線層16は、全
面に配線材料を堆積した後、異方性エッチング技術を用
いた選択エッチング法により必要な箇所のみを残し、他
は除去することによって形成される。ところが、絶縁膜
17が平坦化されていず、図示のように段差が発生してい
ると、この段差の側面に２層目の配線層16が残り、ワー
ドライン毎に分離されなくなってしまう。
面に配線材料を堆積した後、異方性エッチング技術を用
いた選択エッチング法により必要な箇所のみを残し、他
は除去することによって形成される。ところが、絶縁膜
17が平坦化されていず、図示のように段差が発生してい
ると、この段差の側面に２層目の配線層16が残り、ワー
ドライン毎に分離されなくなってしまう。
このようなエッチング残りの発生を防止するためには、
１層目の配線層15の段差側面を垂直にせず、その全周囲
の側面を傾斜角度が45度以下となるような緩斜面にすれ
ばよい。ところがこの場合には配線層15の寸法が大きく
なり、集積度の向上は図れない。すなわち、第５図に示
すように配線層15の段差側面を45度（θ＝45゜）を緩斜
面とし、その配線幅Ｌを１μｍ以下にするためには配線
層15の厚さＤは0.5μｍ以下にする必要がある。しか
し、配線層15の厚さを薄くしすぎると抵抗値が増大する
ため、あまく薄くすることはできない。従って、配線層
15は適度な厚さが必要となり、これによって配線層16の
寸法が大きくなってしまう。DRAMではこの配線層15がメ
モリキャパシタのプレート電極として用いられており、
このプレート電極をチップ上全体に形成し、必要な箇所
に窓を形成し、この窓内に選択用トランジスタを形成し
ている。そして、隣接する窓相互間は必要な距離だけ離
す必要があるため、配線層15の寸法が大きくなることに
よってチップ面積が増大する。
１層目の配線層15の段差側面を垂直にせず、その全周囲
の側面を傾斜角度が45度以下となるような緩斜面にすれ
ばよい。ところがこの場合には配線層15の寸法が大きく
なり、集積度の向上は図れない。すなわち、第５図に示
すように配線層15の段差側面を45度（θ＝45゜）を緩斜
面とし、その配線幅Ｌを１μｍ以下にするためには配線
層15の厚さＤは0.5μｍ以下にする必要がある。しか
し、配線層15の厚さを薄くしすぎると抵抗値が増大する
ため、あまく薄くすることはできない。従って、配線層
15は適度な厚さが必要となり、これによって配線層16の
寸法が大きくなってしまう。DRAMではこの配線層15がメ
モリキャパシタのプレート電極として用いられており、
このプレート電極をチップ上全体に形成し、必要な箇所
に窓を形成し、この窓内に選択用トランジスタを形成し
ている。そして、隣接する窓相互間は必要な距離だけ離
す必要があるため、配線層15の寸法が大きくなることに
よってチップ面積が増大する。
（発明が解決しようとする課題） このように従来の半導体記憶装置ではメモリキャパシタ
のプレート電極の段差側面の全周囲が緩斜面となるよう
に形成しているため、その面積が大きくなり、チップ面
積が大型化するという欠点がある。
のプレート電極の段差側面の全周囲が緩斜面となるよう
に形成しているため、その面積が大きくなり、チップ面
積が大型化するという欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的はチップ面積の縮小化を図ることができる半導体
記憶装置を提供することにある。
の目的はチップ面積の縮小化を図ることができる半導体
記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置は半導体基板と、この基板上
に形成され複数の窓部を有するキャパシタ用のプレート
電極と、上記各窓部の基板内に形成された選択用トラン
ジスタと、上記窓部と交差するように形成される上記選
択用トランジスタのゲート用配線とを具備し、少なくと
も上記窓部どうしが隣接する部分ではプレート電極の側
面の傾斜角度が大きく設定され、ゲート用配線と交差す
る部分ではプレート電極の側面の傾斜角度が小さく設定
されていることにより構成される。
に形成され複数の窓部を有するキャパシタ用のプレート
電極と、上記各窓部の基板内に形成された選択用トラン
ジスタと、上記窓部と交差するように形成される上記選
択用トランジスタのゲート用配線とを具備し、少なくと
も上記窓部どうしが隣接する部分ではプレート電極の側
面の傾斜角度が大きく設定され、ゲート用配線と交差す
る部分ではプレート電極の側面の傾斜角度が小さく設定
されていることにより構成される。
（作用） 選択トランジスタ形成領域の周囲のプレート電極の段差
側面において、ワードラインが交差する面では基板に対
して30゜の緩斜面をなし、異方性エッチングによるエッ
チング残りをなくしてワードライン間のショートを防止
する。また、選択用トランジスタが形成されている窓部
が互いに隣接する部分の面では基板に対してほぼ垂直な
面をなし、この窓部どうしの間隔を小さくして高集積化
を達成する。
側面において、ワードラインが交差する面では基板に対
して30゜の緩斜面をなし、異方性エッチングによるエッ
チング残りをなくしてワードライン間のショートを防止
する。また、選択用トランジスタが形成されている窓部
が互いに隣接する部分の面では基板に対してほぼ垂直な
面をなし、この窓部どうしの間隔を小さくして高集積化
を達成する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明をダイナミックRAM（以下、DRAMと称
する）に実施した場合のパターン平面図であり、第２図
は第１図のＡ−Ａ′線に沿った断面図、第３図は第１図
のＢ−Ｂ′線に沿った断面図である。
する）に実施した場合のパターン平面図であり、第２図
は第１図のＡ−Ａ′線に沿った断面図、第３図は第１図
のＢ−Ｂ′線に沿った断面図である。
図において、Ｐ型半導体基板１上にはフィールド絶縁膜
２が形成されており、この絶縁膜２によってメモリセル
間分離がなされている。さらに基板全面には絶縁膜３を
介して、例えばポリシリコンからなるキャパシタ用のプ
レート電極４が形成されている。このプレート電極４
の、上記フィールド絶縁膜２で分離されたメモリセル領
域に対応した箇所には略長方形状の窓部５が形成されて
いる。これら各窓部５内では、基板１上に絶縁膜３を介
して２個の選択用トランジスタのゲート電極６が形成さ
れており、基板表面には両トランジスタのソース，ドレ
イン領域となるＮ型領域7,8,9が形成されている。そし
て、各ゲート電極６は複数の窓部５にわたって連続的に
形成されており、プレート電極４上では絶縁膜10を介在
させることによってプレート電極４で分離されている。
２が形成されており、この絶縁膜２によってメモリセル
間分離がなされている。さらに基板全面には絶縁膜３を
介して、例えばポリシリコンからなるキャパシタ用のプ
レート電極４が形成されている。このプレート電極４
の、上記フィールド絶縁膜２で分離されたメモリセル領
域に対応した箇所には略長方形状の窓部５が形成されて
いる。これら各窓部５内では、基板１上に絶縁膜３を介
して２個の選択用トランジスタのゲート電極６が形成さ
れており、基板表面には両トランジスタのソース，ドレ
イン領域となるＮ型領域7,8,9が形成されている。そし
て、各ゲート電極６は複数の窓部５にわたって連続的に
形成されており、プレート電極４上では絶縁膜10を介在
させることによってプレート電極４で分離されている。
ところで、上記キャパシタ用のプレート電極４の各窓部
５における４辺のうち、上記ゲート電極６が交差する２
辺におけるプレート電極４の側面の傾斜角度θは、第３
図の断面図に示すように30度程度に設定され、この辺に
おける側面は緩斜面で構成されている。また、キャパシ
タ用のプレート電極４の各窓部５における４辺のうち、
ゲート電極６が交差しない残りの辺におけるプレート電
極４の側面の傾斜角度θは第２図の断面図に示すように
約90度に設定され、この辺における側面はほぼ垂直な面
で構成されている。
５における４辺のうち、上記ゲート電極６が交差する２
辺におけるプレート電極４の側面の傾斜角度θは、第３
図の断面図に示すように30度程度に設定され、この辺に
おける側面は緩斜面で構成されている。また、キャパシ
タ用のプレート電極４の各窓部５における４辺のうち、
ゲート電極６が交差しない残りの辺におけるプレート電
極４の側面の傾斜角度θは第２図の断面図に示すように
約90度に設定され、この辺における側面はほぼ垂直な面
で構成されている。
上記構成のDRAMでは、各窓部５において、ゲート電極６
が交差する２辺におけるプレート電極４の側面の傾斜角
度θが約30゜程度に設定されている。このため、異方性
エッチング技術によってゲート電極６を形成する際に、
従来のようにプレート電極４による段差部でエッチング
残りが生じることはない。従って、ワードラインを構成
する第２層目の配線間（ゲート電極６の相互間）のショ
ートを防止することができる。
が交差する２辺におけるプレート電極４の側面の傾斜角
度θが約30゜程度に設定されている。このため、異方性
エッチング技術によってゲート電極６を形成する際に、
従来のようにプレート電極４による段差部でエッチング
残りが生じることはない。従って、ワードラインを構成
する第２層目の配線間（ゲート電極６の相互間）のショ
ートを防止することができる。
一方、ゲート電極６が交差しない窓部５の辺では、プレ
ート電極４の側面の傾斜角度θが約90゜程度に設定され
ている。このため、プレート電極４の窓部相互間の距
離、すなわち、第１図中のＨを十分に小さくでき、集積
度が向上される。
ート電極４の側面の傾斜角度θが約90゜程度に設定され
ている。このため、プレート電極４の窓部相互間の距
離、すなわち、第１図中のＨを十分に小さくでき、集積
度が向上される。
［発明の効果］ 以上説明したようにこの発明によれば、信頼性と共にチ
ップ面積の縮小化を図ることができる半導体記憶装置が
提供できる。
ップ面積の縮小化を図ることができる半導体記憶装置が
提供できる。
【図面の簡単な説明】 第１図はこの発明に係る半導体記憶装置のパターン平面
図、第２図及び第３図はそれぞれ第１図装置の異なる断
面図、第４図は従来の半導体記憶装置における一部の斜
視図、第５図は従来の半導体記憶装置における一部の断
面図である。 １……Ｐ型半導体基板、２……フィールド絶縁膜、3,10
……絶縁膜、４……キャパシタ用のプレート電極、５…
…窓部、６……選択用トランジスタのゲート電極、7,8,
9……Ｎ型領域。
図、第２図及び第３図はそれぞれ第１図装置の異なる断
面図、第４図は従来の半導体記憶装置における一部の斜
視図、第５図は従来の半導体記憶装置における一部の断
面図である。 １……Ｐ型半導体基板、２……フィールド絶縁膜、3,10
……絶縁膜、４……キャパシタ用のプレート電極、５…
…窓部、６……選択用トランジスタのゲート電極、7,8,
9……Ｎ型領域。
Claims (1)
- 【請求項１】半導体基板と、 上記基板上に形成され複数の窓部を有するキャパシタ用
のプレート電極と、 上記各窓部の基板内に形成された選択用トランジスタ
と、 上記窓部と交差するように形成される上記選択用トラン
ジスタのゲート用配線とを具備し、 少なくとも上記窓部どうしが隣接する部分ではプレート
電極の側面の傾斜角度が大きく設定され、ゲート用配線
と交差する部分ではプレート電極の側面の傾斜角度が小
さく設定されてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121275A JPH0666435B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121275A JPH0666435B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290254A JPH01290254A (ja) | 1989-11-22 |
| JPH0666435B2 true JPH0666435B2 (ja) | 1994-08-24 |
Family
ID=14807223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121275A Expired - Fee Related JPH0666435B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666435B2 (ja) |
-
1988
- 1988-05-18 JP JP63121275A patent/JPH0666435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01290254A (ja) | 1989-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |