DE3542939C2

DE3542939C2 - Verfahren zur Herstellung eines Speicherbauelements

Info

Publication number: DE3542939C2
Application number: DE3542939A
Authority: DE
Inventors: Kazuo Hirabayashi; Makoto Yamamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-12-05
Filing date: 1985-12-04
Publication date: 1995-04-27
Anticipated expiration: 2005-12-05
Also published as: JPS61135165A; US4707717A; JPH031838B2; DE3542939A1

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Speicherbauelements, das Speicher-Feldeffekt-Transistoren umfaßt.

Zur Herstellung eines solchen Halbleiter-Speicherbauelements gemäß einer der Anmelderin bekannten Technik (interner Stand der Technik) werden nacheinan der die verschiedenen Ebenen: Halbleitersubstrat, Feldisolier film, erdfreie Gate-Elektrodenschicht, Gate-Elektrodenschicht, Kontaktierungsloch und metallische Verdrahtungsschicht gebil det, wie die Fig. 1A-1F zeigen. Die Fig. 2A-2F und 3A-3F sind Querschnittsansichten der Fig. 1A-1F entlang den Schnittlinien II-II′ bzw. III-III′ von Fig. 1F.

Die Fig. 1F, 2F und 3F zeigen Gate-Elektroden 1 aus Polysilizium, die eine Adreßleitung für jede Spalte einer matrixförmig angeordneten Gruppe von Speichertransistoren bilden. Eine Source-Diffusions schicht 2 ist parallel zu den Gate-Elektroden 1 angeordnet und bildet eine Datenleitung für die Gruppe von Speichertransistoren. Eine Drain-Diffusionsschicht 3 ist matrixförmig angeordnet und bildet Drain- Elektroden für jeden Speichertransistor. Ein Source- Kontaktierungsloch 4 ist in der Source-Diffusions schicht 2 vorgesehen. Ein Drain-Kontaktierungsloch 5 ist in der Drain-Diffusions schicht 3 in den Speichertransistoren vorgesehen. Eine metallische Verdrahtungsschicht 6 aus Aluminium ist von der Gate-Elektro denschicht 1 getrennt und über dieser angeordnet und mit der Source-Diffusionsschicht 2 durch das Source-Kontaktie rungsloch 4 verbunden zur Bildung einer Dateneinfüh rungsleitung. Eine zweite metallische Verdrahtungs schicht 7 aus Aluminium ist parallel zu der metalli schen Verdrahtungsschicht 6 für die Speichertransisto ren angeordnet und mit der Drain-Diffusionsschicht 3 durch das Drain-Kontaktierungsloch 5 verbunden zur Bildung einer Adreßleitung für jede Reihe der Speicher transistoren.

Eine erdfreie Gateschicht 8 ("floating gate") aus Polysilizium ist unter den Gate-Elektroden 1 zwischen der Source-Diffu sionsschicht 2 und der Drain-Diffusionsschicht 3 in jedem Speichertransistor für die Speicherung von Ladun gen vorgesehen. Ein Feldisolierfilm 9 aus Siliziumoxid (SiO₂) ist auf einem Halbleitersubstrat 10 mit Ausnahme der Abschnitte über der Source-Diffusionsschicht 2 und der Drain-Diffusionsschicht 3 sowie Abschnitten unmit telbar unter der erdfreien Gateschicht 8 für die Tren nung der Speichertransistoren vorgesehen.

Nachstehend wird das Herstellungsverfahren für das so aufgebaute Halbleiter-Speicherbauelement unter Bezug nahme auf die Fig. 1-3 erläutert.

Wie die Fig. 1A, 2A und 3A zeigen, wird der Feldiso lierfilm 9 mit einer Dicke von 0,7-0,8 µm (7000-8000 Å) selektiv auf dem Halbleitersubstrat 10 gebildet, wonach eine dünne Oxidschicht 11a mit einer Dicke von ca. 0,05 µm (500 Å) auf der Oberfläche des Halbleitersubstrats 10 gebildet wird. Es ist zu beachten, daß die Fig. 1A-1F der besseren Übersicht halber die Oxidschicht 11a zeigen. Dann wird auf der gesamten Oberfläche des Halbleitersubstrats 10 und der Oxidschicht 11a ein Polysiliziumfilm 8a mit einer Dicke von ca. 0,3 µm (3000 Å) gebildet (Fig. 2B) und dann selektiv geätzt unter Bildung eines Polysiliziumfilms 8b in Form eines Streifens mit einer Breite W, wie die Fig. 1B und 1C in Richtung II-II′ (Fig. 1F) zeigen. Dann wird auf der Gesamtoberfläche des Halbleitersubstrats 10 ein dünner Oxidfilm 12a, der eine Isolierschicht bildet, mit einer Dicke von ca. 0,06 µm (600 Å) auf der Oxidschicht 11a und teilweise dem Polysilizium 8b gemäß den Fig. 2C und 3C gebildet. Es ist zu beachten, daß die Fig. 1A-1F der Klarheit halber den Oxidfilm 12a nicht zeigen. Auf der Gesamtoberfläche des Oxidfilms 12a wird ein Polysiliziumfilm 1a als Gate-Elektrodenschicht mit einer Dicke von ca. 0,3 µm (3000 Å) gemäß den Fig. 1D, 2D und 3D gebildet.

Die so aufeinandergeschichtete Filmanordnung wird ge ätzt unter Bildung eines Profils gemäß den Fig. 2E und 3E. Dabei wird zuerst der Polysiliziumfilm 1a geätzt zur Bildung der Gate-Elektroden 1, die das in den Fig. 2E und 3E gezeigte Profil hat. Durch Verwen dung der Gate-Elektroden 1 als Maske werden der Oxidfilm 12a, der Polysiliziumfilm 8b und die Oxidschicht 11a so geätzt, daß sie jeweils den Gate-Oxidfilm 12, die erdfreie Gate-Elektrodenschicht 8 und den erdfreien Gateoxidfilm 11 in dieser Reihenfolge unterhalb der Gate-Elektroden 1 bilden. Dann werden durch ein gemeinsames Diffusionsverfahren die Source-Diffusions schicht 2 und die Drain-Diffusionsschicht 3 in dem Halbleitersubstrat 10 gemäß den Fig. 2E und 3E gebil det.

Dann wird eine Isolierschicht 13 mit einer Dicke von ca. 0,8 µm (8000 Å) auf der gesamten Oberfläche des Halbleitersubstrats 10 aufgebracht. Die Isolierschicht 13 wird dann so abgeätzt, daß das Source-Kontaktierungsloch 4 und das Drain-Kontaktie rungsloch 5 gemäß den Fig. 3F bzw. 2F gebildet werden.

Schließlich werden die Source- und Drain-Kontaktie rungslöcher 4 und 5 in die metallischen Verdrahtungs schichten 6 und 7 in Form eines Bands, das in Richtung II-II′ (Fig. 1F) verläuft, eingebettet; die Verdrah tungsschichten sind mit den Diffusionsschichten 2 und 3 im Halbleitersubstrat 10 verbunden, so daß das Halb leiter-Speicherbauelement fertig ist.

Bei dem auf diese Weise ausgebildeten Halbleiter-Spei cherbauelement hat der Rand oder die Umgebung des Source-Kontaktierungslochs 4 einen Querschnitt III-III (Fig. 1F), bei dem das Halbleitersubstrat 10 ebenfalls etwas geätzt ist, wie Fig. 3F zeigt. Dies rührt daher, daß der Randabschnitt des Source-Kontaktierungslochs 4 im Halbleitersubstrat 10 keinen Polysiliziumfilm wie etwa den Film 8a aufweist, so daß beim Ätzen des Oxid films 12a, des Polysiliziumfilms 8a und der Oxidschicht 11a unter Verwendung der Gate-Elektroden 1 als Maske das Halbleitersubstrat 10 gleichzeitig mit dem Ätzen der Oxidschicht 11a etwas geätzt wird. Daher ist die Niveau-Differenz T2 zwischen dem Source-Kontaktie rungsloch 4 und dem Randabschnitt größer als die Niveau-Differenz T1 zwischen dem Drain-Kontaktierungsloch 5 und dem Randabschnitt.

Wenn bei gleichzeitiger Bildung des Source-Kontaktierungslochs 4 und des Drain-Kontak tierungslochs 5 die Ätztiefen dieser Löcher der Ätz tiefe des Drain-Kontaktierungslochs 5 entsprechen sol len, erreicht das Source-Kontaktierungsloch 4 das Halb leitersubstrat 10 nicht, so daß ein fehlerhaftes Bauelement entsteht; wenn dagegen die Ätztie fen derjenigen des Source-Kontaktierungslochs 4 ent sprechen sollen, wird der Durchmesser des Drain-Kontak tierungslochs 5 vergrößert, was nachteiligerweise in einem Bauelement mit insgesamt großer Fläche resul tiert. Auch wenn im übrigen das Source-Kontaktierungs loch 4 vollständig geformt wird, ist seine Tiefe doch zu groß, so daß die metallische Verdrahtungsschicht 7 möglicherweise das Halbleitersubstrat 10 nicht kontak tiert oder die Verbindung unterbrochen werden kann.

Aus der DE 32 30 067 A1 ist ein Verfahren zur Herstellung ei nes Speicherbauelements bekannt, welches Feldeffekttransisto ren mit Speicherfunktion und Lese-/Schreib-Transistoren auf weist. Bei den bekannten Speicherbauelementen sind weiterhin Source-Bereiche (auf Masse gelegt) sowie spaltenförmige Drain-Bereiche und zeilenförmige Gate-Elektroden vorgesehen sowie dazugehörige Verdrahtungsschichten. Das bekannte Ver fahren umfaßt weiterhin auch das Bilden von Feld-Isolier filmen, das Bilden von Oxidschichten, Ätz- und Dotier schritte. Dadurch, daß bei dem bekannten Speicherbauelement eine gemeinsame Source-Bahn (Masse) vorgesehen ist, können sich nicht die eingangs genannten Probleme verschiedener Kon taktierungsloch-Tiefen ergeben.

Aus der DE 31 06 202 A1, insbesondere aus der dort ersichtli chen Fig. 15 ist ein Speicherbauelement bekannt, bei welchem die Kontaktierungslöcher für Drain- und Source-Elektroden verschieden voneinander sind. Über Trennungsbereiche ist der Druckschrift nichts entnehmbar.

Aus der DE 31 45 102 A1 ist ein Speicherbauelement bekannt, das allerdings keine matrixförmige Anordnung mehrerer Speicherzellen zeigt.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der anhand der Fig. 1-3 eingangs erläuterten Art dahingehend weiterzubilden, daß eine geringere, insbesondere eine gleich mäßigere Tiefe der Kontaktierungslöcher sichergestellt ist.

Diese Aufgabe wird durch ein Verfahren nach dem Pa tentanspruch 1 gelöst. Bevorzugte Ausführungsformen der Erfindung ergeben sich aus den Unteransprüchen.

Ein wesentlicher Punkt der Erfindung liegt darin, daß eine "blinde" Elektrode vorgesehen wird, die beim Ätzen die ge wünschte Symmetrie sicherstellt.

Anhand der Zeichnung wird eine Ausführungsform der Erfindung näher erläutert. Es zeigen:

Fig. 1A-1F Draufsichten auf die Oberfläche eines be kannten Halbleiter-Speicherbauelements in den jeweiligen Herstellungsphasen des Bau elements;

Fig. 2A-2F Querschnittsansichten eines bekannten Halbleiter-Speicherbauelements bzw. des Bauelements nach der Erfindung entlang der Schnittlinie II-II′ in den Fig. 1F bzw. 4F in den jeweiligen Herstellungsphasen, die den in den Fig. 1A-1F gezeigten Schritten entsprechen;

Fig. 3A-3F Querschnittsansichten des bekannten Halb leiter-Speicherbauelements entlang der Schnittlinie III-III′ von Fig. 1F in den jeweiligen Herstellungsphasen entsprechend den Schritten nach den Fig. 1A-1F;

Fig. 4A-4F Draufsichten auf die Oberfläche einer Aus führungsform des Halbleiter-Speicherbau elements in den jewei ligen Herstellungsphasen; und

Fig. 5A-5F Querschnittsansichten des Halbleiter-Spei cherbauelements entlang der Schnittlinie V-V′ von Fig. 4F in den jeweiligen Herstellungsphasen, die den Schritten nach den Fig. 4A-4F entsprechen.

Nachstehend wird eine Ausführungsform des Halbleiter- Speicherbauelements erläutert, wobei die Flächenkonfi gurationen eines Halbleitersubstrats, eines Feldiso lierfilms, einer erdfreien Gate-Elektrodenschicht, einer Gate-Elektrodenschicht, eines Kontaktierungslochs und einer metallischen Verdrahtungsschicht nacheinander entsprechend den Fig. 4A-4F ausgebildet werden. Die Querschnittsansichten entlang der Linie V-V′ (Fig. 4F) jeder der Fig. 4A-4F sind in den Fig. 5A-5F darge stellt. Die Bezugsziffern 1-13 bezeichnen zwar in sämt lichen Figuren identische oder einander entsprechende Elemente; bei dieser Ausführungsform ist jedoch die Struktur des Feldisolierfilms 9 des bekannten Speicher bauelements gemäß den Fig. 1-3 um das Source-Kontak tierungsloch 4 herum bzw. in dessen Umgebung modifi ziert. Dabei ist der Feldisolierfilm 9 durch einen Feldisolierfilm 14 ersetzt, der um einen Abschnitt herum vorgesehen ist, der vom von einem Trennungsbereich 15 zwischen der metallischen Verdrahtungsschicht 6 und der Gate-Elektroden 1 zum Source-Kontaktierungsloch 4 verläuft. Eine blinde Gate-Elektrodenschicht 16 ist unmittelbar unter der Gate-Elektrodenschicht 1 im Trennungsbereich 15 angeordnet.

Nachstehend wird unter Bezugnahme auf die Fig. 2, 4 und 5 das Verfahren zur Herstellung des derart aufgebauten Halbleiter-Speicherbauelements erläutert.

Zuerst wird auf dem Halbleitersubstrat 10 der Feldiso lierfilm 14 mit einer Dicke von 0,7-0,8 µm (7000-8000 Å) selektiv um einen Abschnitt herum, der vom Trennungsbereich 15 zwischen der metallischen Verdrahtungsschicht 6 und den Gate-Elektroden 1 die später gebildet werden, verläuft, jedoch nicht auf diesem Abschnitt, gebildet (Fig. 4A). Dann wird auf der Gesamtfläche des Halbleitersubstrats 10 eine dünne Oxidschicht 11a (in den Fig. 4A-4F nicht gezeigt) mit einer Dicke von ca. 0,05 µm (500 Å) gebildet (Fig. 2A und 5A). Dann wird auf der Gesamtfläche des Halbleitersubstrats 10 der Polysiliziumfilm 8a mit einer Dicke von 0,3 µm (3000 Å) gebildet (Fig. 2B und 5B) und dann selektiv geätzt unter Bildung des Polysiliziumfilms 8b in Form eines Streifens mit einer Breite W in Richtung II-II′ (Fig. 4F) sowie eines Polysiliziumfilms 16a in Form eines Streifens mit einer Breite S in derselben Richtung (Fig. 4B). Anschließend wird auf der Gesamtoberfläche des Halbleitersubstrats 10 der dünne Oxidfilm 12a (in Fig. 4A-4F nicht gezeigt) mit einer Dicke von ca. 0,06 µm (600 Å) gebildet. Dann wird auf der Gesamt oberfläche des Oxidfilms 12a der Polysiliziumfilm 1a mit einer Dicke von ca. 0,3 µm (3000 Å) gebildet (Fig. 2D, 4D und 5D).

Die so geschichtete Filmanordnung wird geätzt zur Bil dung eines in den Fig. 2E und 5E gezeigten Profils. Dabei wird zuerst der Polysiliziumfilm 1a geätzt unter Bildung der Gate-Elektroden 1 mit dem in den Fig. 2E und 5E gezeigten Profil. Unter Verwendung der Gate-Elektroden 1 als Maske werden der Oxidfilm 12a, der Polysiliziumfilm 8b und die Oxidschicht 11a ge ätzt, so daß sie den Gateoxidfilm 12 bzw. die erdfreie Gate-Elektrodenschicht 8 entsprechend der Schicht 8b oder der genannten blinden erdfreien Gate-Elektroden schicht 16 bzw. den erdfreien Gateoxidfilm 11 in dieser Reihenfolge unter den Gate-Elektroden 1 bilden. Dann werden durch ein gemeinsames Diffusionsverfahren im Halbleitersubstrat 10 die Source-Bereiche 2 und die Drain-Bereiche 3 gebildet (Fig. 2E, 4E und 5E).

Anschließend wird ein glatter Überzug 13 mit einer Dicke von ca. 0,8 µm (8000 Å) als Isolierfilm auf der Gesamtoberfläche des Halbleitersubstrats 10 aufgebracht. Der Isolierfilm 13 wird dann geätzt unter Bildung des Source-Kontaktierungslochs 4 bzw. des Drain-Kontaktierungslochs 5 (Fig. 5F und 2F).

Schließlich werden die Source- und Drain-Kontakierungslöcher 4 und 5 und die Verdrahtungsschichten 6 und 7 eingebettet, die in Form von Streifen in Richtung II-II′ (Fig. 4F) verlaufen und mit den Bereichen 2 und 3 im Halbleitersubstrat 10 verbunden sind, so daß das Halbleiter-Speicherbauelement fertig ist.

Bei dem so geformten Halbeiter-Speicherbauelement ist die Querschnittsstruktur eines Abschnitts, der vom Trennungsbereich 15 zwischen der metallischen Verdrahtungsschicht 6 und den Gate-Elektroden 1 zum Source-Kontaktierungsloch 4 entlang der Linie V-V′ (Fig. 4F) verläuft, identisch zu derjenigen eines Ab schnitts, der vom Trennungsbereich zwischen der metallischen Verdrahtungsschicht 7 und den Gate-Elek troden 1 zum Drain-Kontaktierungsloch 5 entlang der Linie II-II′ (Fig. 4F) verläuft. Daher hat die Niveau-Differenz (Höhendifferenz) T2 zwischen dem Source-Kontaktierungsloch 4 und dessen Außenrand den gleichen Wert wie die Niveau- Differenz (Höhendifferenz) T1 zwischen dem Drain-Kon taktierungsloch 5 und dessen Außenrand. Bei Bildung des Source-Kontaktierungslochs 4 und des Drain-Kontaktie rungslochs 5 wird also keines der Löcher 4 und 5 zu viel geätzt (so daß die Tiefen beider Löcher ver schieden sind), so daß jedes der Kontaktierungslöcher 4 und 5 mit kleinstmöglicher Abmessung gebildet werden kann. Insbe sondere für die Niveau-Differenz T2 zwischen dem Source-Kontaktierungsloch 4 und dem Außenrand gilt, daß diese erheblich kleiner als die bei dem bekannten Bauelement nach den Fig. 1-3 erhaltene Differenz T2 ist, so daß eine minderwertige Ausbil dung des Source-Kontaktierungslochs 4 und ein durch Unterbrechen der Verbindung der Verdrahtungsschicht 6 mit dem Halbleitersubstrat 10 bedingter Ausfall kaum möglich ist.

Claims

1. Verfahren zur Herstellung eines Speicherbauelements umfassend auf einem Halbleitersubstrat (10) gebildete Feld effekttransistoren mit Speicherfunktion und solche ohne Spei cherfunktion, spaltenförmige Source-Bereiche (2), zeilenför mige Drain-Bereiche (3), spaltenförmige Gate-Elektroden (1), zeilenförmige Verdrahtungsschichten (6) für die Source-Berei che (2), zeilenförmige Verdrahtungsschichten (7) für die Drain-Bereiche (3), die über diesen liegen, und in Zeilen an geordnete Trennungsbereiche (15) zur Trennung der Gate-Elek troden (1) von den Verdrahtungsschichten (6) für die Source- Bereiche (2), mit folgenden Schritten:

a) auf dem Halbleitersubstrat (10) wird ein Feld-Isolierfilm (14) gebildet, wobei die Source-Bereiche (2) und die Drain-Bereiche (3) sowie die Trennungsbereiche (15) frei bleiben;
b) auf der Gesamtoberfläche wird eine Oxidschicht (11a) ge bildet;
c) zeilenförmige Polysilicium-Filme (8b) werden über den Drain-Bereichen (3) gebildet;
d) zeilenförmige Polysilicium-Filme (16) werden die Tren nungsbereiche (15) überquerend gebildet;
e) auf der Gesamtoberfläche wird eine Isolierschicht (12a) gebildet;
f) auf der Isolierschicht (12a) wird ein Polysilicium-Film (1a) gebildet;
g) aus dem Polysilicium-Film (1a) werden die Gate-Elektroden (1), die Trennungsbereiche (15) überquerend durch fortät zen der übrigen Bereiche erzeugt;
h) die Isolierschicht (12a), die zeilenförmigen Polysili cium-Filme (8b, 16) und die Oxidschicht (11a) werden bis auf die unter den Gate-Elektroden (1) liegenden Bereiche entfernt, so daß die Source-Bereiche (2) und die zwischen den Gate-Elektroden (1) liegenden Bereiche der Drain-Be reiche (2) freiliegen;
i) unter Verwendung der Gate-Elektroden (1) als Maske werden die Source-Bereiche (2) und die Drain-Bereiche (3) in ei nem gemeinsamen Diffusionsverfahren dotiert;
j) auf der Gesamtoberfläche wird ein Isolierfilm (13) gebil det;
k) im Isolierfilm (13) werden über den Drain-Bereichen (3) zwischen den Gate-Elektroden (1) Drain-Löcher (5) und über den Source-Bereichen (2) zwischen den Trennungsbe reichen (5) Source-Kontaktlöcher (4) gebildet;
l) die Source-Kontaktlöcher (4) ausfüllend und jeweils mit einander verbindend sowie die Drain-Kontaktlöcher (5) ausfüllend und jeweils miteinander verbindend werden die Verdrahtungsschichten (6, 7) zur Kontaktierung der Source-Bereiche (2) sowie der Drain-Bereiche (3) gebil det.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Feld-Isolierfilm (14) aus Siliziumoxid gebildet wird.

3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Verdrahtungsschichten (6, 7) aus einem Aluminium-Dünnfilm gebildet werden.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Elektroden (1) aus einem Polysilicium-Film gebildet werden.