JP3243840B2 - Ｓｒａｍ及びその製造方法 - Google Patents
Ｓｒａｍ及びその製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ、及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】半導体装置の分野では、ますますその性
能の向上が望まれている一方で、製造工程を更に簡明化
し、工程の煩雑さから招来される歩留り低下を抑えるこ
とが要請されている。
能の向上が望まれている一方で、製造工程を更に簡明化
し、工程の煩雑さから招来される歩留り低下を抑えるこ
とが要請されている。
【０００３】特に例えばＳＲＡＭセルの作成において
は、セル内の２コの記憶ノードを形成するのに、従来は
２〜３回のコンタクトホール形成工程を繰り返す必要が
あり、そのため、その工程数の多さが歩留り低下の原因
となっている。
は、セル内の２コの記憶ノードを形成するのに、従来は
２〜３回のコンタクトホール形成工程を繰り返す必要が
あり、そのため、その工程数の多さが歩留り低下の原因
となっている。
【０００４】例えば最近４ＭＳＲＡＭのセルに採用され
始めているＴＦＴ負荷型セルの場合には、先ず最初に２
コのドライバー・トランジスタ間のノード用コンタクト
をコンタクトホール形成工程を経て形成し、次にこのノ
ードと２コのＴＦＴ間のノードを結合するコンタクトを
同様にして形成し、そして更にＴＦＴ間のノード用コン
タクトを形成する方法が用いられ、工程数を増加させて
いる。
始めているＴＦＴ負荷型セルの場合には、先ず最初に２
コのドライバー・トランジスタ間のノード用コンタクト
をコンタクトホール形成工程を経て形成し、次にこのノ
ードと２コのＴＦＴ間のノードを結合するコンタクトを
同様にして形成し、そして更にＴＦＴ間のノード用コン
タクトを形成する方法が用いられ、工程数を増加させて
いる。
【０００５】
【発明が解決しようとする課題】本発明は上記問題点を
解決して、製造工程数を少なくし、特にコンタクト形成
工程数を少なくして、歩留り向上を達成できるＳＲＡ
Ｍ、及びその製造方法を提供せんとするものである。
解決して、製造工程数を少なくし、特にコンタクト形成
工程数を少なくして、歩留り向上を達成できるＳＲＡ
Ｍ、及びその製造方法を提供せんとするものである。
【０００６】
【課題を解決するための手段】本発明に係るＳＲＡＭ
は、次の構成をとる。
は、次の構成をとる。
【０００７】本発明に係るＳＲＡＭは、下部トランジス
タであるワード・トランジスタとドライバー・トランジ
スタ、及び上部トランジスタである負荷用トランジスタ
を備え、該負荷用トランジスタはＴＦＴであるＴＦＴ負
荷型ＳＲＡＭにおいて、各トランジスタを形成する拡散
領域を有する層が少なくとも４層重なり合った重ね合わ
せ部を形成し、この重ね合わせ部においてコンタクトを
とる構成とするとともに、前記４層の拡散領域を有する
層が、上部トランジスタであるＴＦＴの拡散層をなす薄
膜、上部トランジスタであるＴＦＴのゲートをなす薄
膜、下部トランジスタであるドライバー・トランジスタ
のゲートをなす層、下部トランジスタであるドライバー
・トランジスタの拡散層をなす層の４層であることを特
徴とするＳＲＡＭであって、これにより上記目的を達成
するものである。
タであるワード・トランジスタとドライバー・トランジ
スタ、及び上部トランジスタである負荷用トランジスタ
を備え、該負荷用トランジスタはＴＦＴであるＴＦＴ負
荷型ＳＲＡＭにおいて、各トランジスタを形成する拡散
領域を有する層が少なくとも４層重なり合った重ね合わ
せ部を形成し、この重ね合わせ部においてコンタクトを
とる構成とするとともに、前記４層の拡散領域を有する
層が、上部トランジスタであるＴＦＴの拡散層をなす薄
膜、上部トランジスタであるＴＦＴのゲートをなす薄
膜、下部トランジスタであるドライバー・トランジスタ
のゲートをなす層、下部トランジスタであるドライバー
・トランジスタの拡散層をなす層の４層であることを特
徴とするＳＲＡＭであって、これにより上記目的を達成
するものである。
【０００８】本発明に係るＳＲＡＭの製造方法は、次の
構成をとる。
構成をとる。
【０００９】本発明に係るＳＲＡＭの製造方法は、下部
トランジスタであるワード・トランジスタとドライバー
・トランジスタ、及び上部トランジスタである負荷用ト
ランジスタを備え、該負荷用トランジスタはＴＦＴであ
るＴＦＴ負荷型ＳＲＡＭの製造方法において、各トラン
ジスタを形成する拡散領域を有する層を少なくとも４層
重なり合わせて重ね合わせ部を形成し、この重ね合わせ
部を貫通するノード用のコンタクトホールを形成し、該
コンタクトホールを導電材により埋め込んで記憶ノード
用のコンタクトを形成するＴＦＴ負荷型ＳＲＡＭの製造
方法であって、前記４層の拡散領域を有する層が、上部
トランジスタであるＴＦＴの拡散層をなす薄膜、上部ト
ランジスタであるＴＦＴのゲートをなす薄膜、下部トラ
ンジスタであるドライバー・トランジスタのゲートをな
す層、下部トランジスタであるドライバー・トランジス
タの拡散層をなす層の４層であることを特徴とするＳＲ
ＡＭの製造方法であって、これにより上記目的を達成す
るものである。
トランジスタであるワード・トランジスタとドライバー
・トランジスタ、及び上部トランジスタである負荷用ト
ランジスタを備え、該負荷用トランジスタはＴＦＴであ
るＴＦＴ負荷型ＳＲＡＭの製造方法において、各トラン
ジスタを形成する拡散領域を有する層を少なくとも４層
重なり合わせて重ね合わせ部を形成し、この重ね合わせ
部を貫通するノード用のコンタクトホールを形成し、該
コンタクトホールを導電材により埋め込んで記憶ノード
用のコンタクトを形成するＴＦＴ負荷型ＳＲＡＭの製造
方法であって、前記４層の拡散領域を有する層が、上部
トランジスタであるＴＦＴの拡散層をなす薄膜、上部ト
ランジスタであるＴＦＴのゲートをなす薄膜、下部トラ
ンジスタであるドライバー・トランジスタのゲートをな
す層、下部トランジスタであるドライバー・トランジス
タの拡散層をなす層の４層であることを特徴とするＳＲ
ＡＭの製造方法であって、これにより上記目的を達成す
るものである。
【００１０】
【作用】本発明のＳＲＡＭによれば、トランジスタを形
成する拡散領域を有する層が少なくとも４層重なり合っ
た部分を形成して、この部分でコンタクトをとるので、
コンタクト形成の工程が少なくなる。例えば４層構造に
ついて言えば、３層各々コンタクトを形成すると３工程
必要になるのに対し、本発明に従えば１工程で済む。こ
れより多層の場合は、更に有利になる。
成する拡散領域を有する層が少なくとも４層重なり合っ
た部分を形成して、この部分でコンタクトをとるので、
コンタクト形成の工程が少なくなる。例えば４層構造に
ついて言えば、３層各々コンタクトを形成すると３工程
必要になるのに対し、本発明に従えば１工程で済む。こ
れより多層の場合は、更に有利になる。
【００１１】また、本発明の製造方法によれば、上記の
ような利点を有するＳＲＡＭを、工程数少なく、歩留り
良好に製造することができる。
ような利点を有するＳＲＡＭを、工程数少なく、歩留り
良好に製造することができる。
【００１２】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
【００１３】この実施例は、本発明を、ＴＦＴ負荷型Ｓ
ＲＡＭについて具体化したものである。
ＲＡＭについて具体化したものである。
【００１４】本実施例は、図１に平面で見た構造を示す
ように、拡散領域を有する層１，２，３または４を有
し、各拡散領域１，２，３または４の少なくとも３層は
重なり合った重ね合わせ部を有して、その部分において
コンタクト５をとるものである。
ように、拡散領域を有する層１，２，３または４を有
し、各拡散領域１，２，３または４の少なくとも３層は
重なり合った重ね合わせ部を有して、その部分において
コンタクト５をとるものである。
【００１５】本実施例においては、拡散領域を有する層
１はＴＦＴチャネル用ポリ・シリコン層であり、拡散領
域を有する層２はＴＦＴゲート用ポリ・シリコン層であ
り、拡散領域を有する層３はドライバー，ワード・トラ
ンジスタ用ゲートポリ・シリコン層、４はドライバー・
トランジスタ用拡散層である。コンタクト５は、記憶ノ
ード用コンタクトである。
１はＴＦＴチャネル用ポリ・シリコン層であり、拡散領
域を有する層２はＴＦＴゲート用ポリ・シリコン層であ
り、拡散領域を有する層３はドライバー，ワード・トラ
ンジスタ用ゲートポリ・シリコン層、４はドライバー・
トランジスタ用拡散層である。コンタクト５は、記憶ノ
ード用コンタクトである。
【００１６】より詳しく説明すれば、図１にはＴＦＴ負
荷型ＳＲＡＭセルの素子分離６、ゲートポリ・シリコン
３、ドライバー・トランジスタ用拡散層４、ＴＦＴ用ゲ
ート・ポリ・シリコン２、ＴＦＴチャネル用ポリ・シリ
コン１の各層のパターン及び２コのノードコンタクト５
用のコンタクトホールパターンが示されている。なおビ
ット取出し用コンタクト及び接地用コンタクト、接地線
用ポリ・シリコンパターンは、省略してある。
荷型ＳＲＡＭセルの素子分離６、ゲートポリ・シリコン
３、ドライバー・トランジスタ用拡散層４、ＴＦＴ用ゲ
ート・ポリ・シリコン２、ＴＦＴチャネル用ポリ・シリ
コン１の各層のパターン及び２コのノードコンタクト５
用のコンタクトホールパターンが示されている。なおビ
ット取出し用コンタクト及び接地用コンタクト、接地線
用ポリ・シリコンパターンは、省略してある。
【００１７】模式的に言うと、図２に示す回路を構成す
る場合について、図３の模式図で示すように、ＴＦＴ拡
散層21、ＴＥＴゲート２、ドライバー・トランジスタの
ゲート３、ドライバー・トランジスタの拡散層31につい
て、重ね合わせ部を形成し、この重ね合わせ部において
コンタクト５をとるものである。
る場合について、図３の模式図で示すように、ＴＦＴ拡
散層21、ＴＥＴゲート２、ドライバー・トランジスタの
ゲート３、ドライバー・トランジスタの拡散層31につい
て、重ね合わせ部を形成し、この重ね合わせ部において
コンタクト５をとるものである。
【００１８】本実施例のＳＲＡＭは、次のように形成で
きる。先ず、図１に示す３層１，２，３のポリ・シリコ
ンのパターン形成を行った後に、ノード用のコンタクト
５形成用ホールをレジストパターンにて形成し、層間膜
及びポリ・シリコン層を連続してエッチング加工し、シ
リコン基板まで貫通する。
きる。先ず、図１に示す３層１，２，３のポリ・シリコ
ンのパターン形成を行った後に、ノード用のコンタクト
５形成用ホールをレジストパターンにて形成し、層間膜
及びポリ・シリコン層を連続してエッチング加工し、シ
リコン基板まで貫通する。
【００１９】次に、このコンタクトホールをポリ・シリ
コンのＣＶＤ、エッチバックにより埋め込み、これによ
り３層のポリ・シリコン及びシリコン基板を電気的に導
通させ、記憶ノードを形成する。
コンのＣＶＤ、エッチバックにより埋め込み、これによ
り３層のポリ・シリコン及びシリコン基板を電気的に導
通させ、記憶ノードを形成する。
【００２０】更に具体的に、図４及び図５を参照して本
実施例のＳＲＡＭセルの作成方法例について述べると、
次のとおりである。
実施例のＳＲＡＭセルの作成方法例について述べると、
次のとおりである。
【００２１】図１に示す３層のポリ・シリコンのパター
ン形成を行った後の、図１におけるＩＶ−ＩＶ線の断面
図を、図４に示す。
ン形成を行った後の、図１におけるＩＶ−ＩＶ線の断面
図を、図４に示す。
【００２２】上記ポリ・シリコンのパターニング後、図
１に示す記憶ノード用コンタクト５用のホールを形成す
るが、この時、図４に示すように、層間膜及びポリ・シ
リコン層を連続してエッチング加工し、シリコン基板ま
で貫通する。
１に示す記憶ノード用コンタクト５用のホールを形成す
るが、この時、図４に示すように、層間膜及びポリ・シ
リコン層を連続してエッチング加工し、シリコン基板ま
で貫通する。
【００２３】次にコンタクトホール内部にイオン注入
し、トランジスタの拡散層部分とその不純物分布が重な
るようにする（図５も参照）。
し、トランジスタの拡散層部分とその不純物分布が重な
るようにする（図５も参照）。
【００２４】次にコンタクトホールを導電材７であるポ
リ・シリコンで埋め込み、図５に示すように３層のポリ
・シリコン（１，２及び３で示す層）及びシリコン基板
の拡散層部41を導通させ、記憶ノードを形成する。
リ・シリコンで埋め込み、図５に示すように３層のポリ
・シリコン（１，２及び３で示す層）及びシリコン基板
の拡散層部41を導通させ、記憶ノードを形成する。
【００２５】ノード用コンタクトホールの導電材７の埋
め込みには、上記に示したポリ・シリコン形成による
他、選択タングステン成長、或いはタングステンの全面
ＣＶＤ、エッチバックも適用できる。
め込みには、上記に示したポリ・シリコン形成による
他、選択タングステン成長、或いはタングステンの全面
ＣＶＤ、エッチバックも適用できる。
【００２６】本実施例においては、ＳＲＡＭセルの２コ
の記憶ノードを形成するのに、１回のコンタクトホール
形成工程と、そのコンタクト部分へのポリ・シリコン膜
の埋め込み、及び適宜のエッチバック工程のみでこの形
成が完了し、工程数の大幅な削減が実現された。
の記憶ノードを形成するのに、１回のコンタクトホール
形成工程と、そのコンタクト部分へのポリ・シリコン膜
の埋め込み、及び適宜のエッチバック工程のみでこの形
成が完了し、工程数の大幅な削減が実現された。
【００２７】上述の如く、本実施例によれば、ＳＲＡＭ
セルの２コの記憶ノードを形成するためのコンタクトを
１回のみのコンタクトホール形成工程で行うため、製造
工程の大幅な簡略化を実現し、歩留り向上に多大な寄与
をすることができる。
セルの２コの記憶ノードを形成するためのコンタクトを
１回のみのコンタクトホール形成工程で行うため、製造
工程の大幅な簡略化を実現し、歩留り向上に多大な寄与
をすることができる。
【００２８】
【発明の効果】本出願の発明によれば、製造工程数を少
なくし、特にコンタクト形成工程数を少なくして、歩留
り向上を達成できるＳＲＡＭ、及びその製造方法を提供
することができた。
なくし、特にコンタクト形成工程数を少なくして、歩留
り向上を達成できるＳＲＡＭ、及びその製造方法を提供
することができた。
【図１】実施例１のＳＲＡＭの平面での構造を示す図で
ある。
ある。
【図２】実施例１のＳＲＡＭの回路構造を示す図であ
る。
る。
【図３】実施例１のＳＲＡＭの概略構成を示す模式図で
ある。
ある。
【図４】実施例１のＳＲＡＭの製造工程を示す図であ
る。
る。
【図５】実施例１のＳＲＡＭの製造工程を示す図であ
る。
る。
１ 拡散領域を有する層（ＴＦＴチャネル用ポリ・シ
リコン層） ２ 拡散領域を有する層（ＴＦＴゲート用ポリ・シリ
コン層）３ 拡散領域を有する層（ドライバー，ワード・トラ
ンジスタ用ゲートポリ・シリコン層） ４ 拡散領域を有する層（ドライバー・トランジスタ
用拡散層） ５ 記憶ノード用コンタクト ６ 素子分離 ７ 導電材
リコン層） ２ 拡散領域を有する層（ＴＦＴゲート用ポリ・シリ
コン層）３ 拡散領域を有する層（ドライバー，ワード・トラ
ンジスタ用ゲートポリ・シリコン層） ４ 拡散領域を有する層（ドライバー・トランジスタ
用拡散層） ５ 記憶ノード用コンタクト ６ 素子分離 ７ 導電材
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (2)
- 【請求項１】下部トランジスタであるワード・トランジ
スタとドライバー・トランジスタ、及び上部トランジス
タである負荷用トランジスタを備え、該負荷用トランジ
スタはＴＦＴであるＴＦＴ負荷型ＳＲＡＭにおいて、 各トランジスタを形成する拡散領域を有する層が少なく
とも４層重なり合った重ね合わせ部を形成し、 この重ね合わせ部においてコンタクトをとる構成とする
とともに、 前記４層の拡散領域を有する層が、上部トランジスタで
あるＴＦＴの拡散層をなす薄膜、上部トランジスタであ
るＴＦＴのゲートをなす薄膜、下部トランジスタである
ドライバー・トランジスタのゲートをなす層、下部トラ
ンジスタであるドライバー・トランジスタの拡散層をな
す層の４層であることを特徴とするＳＲＡＭ。 - 【請求項２】下部トランジスタであるワード・トランジ
スタとドライバー・トランジスタ、及び上部トランジス
タである負荷用トランジスタを備え、該負荷用トランジ
スタはＴＦＴであるＴＦＴ負荷型ＳＲＡＭの製造方法に
おいて、 各トランジスタを形成する拡散領域を有する層を少なく
とも４層重なり合わせて重ね合わせ部を形成し、 この重ね合わせ部を貫通するノード用のコンタクトホー
ルを形成し、 該コンタクトホールを導電材により埋め込んで記憶ノー
ド用のコンタクトを形成するＴＦＴ負荷型ＳＲＡＭの製
造方法であって、 前記４層の拡散領域を有する層が、上部トランジスタで
あるＴＦＴの拡散層をなす薄膜、上部トランジスタであ
るＴＦＴのゲートをなす薄膜、下部トランジスタである
ドライバー・トランジスタのゲートをなす層、下部トラ
ンジスタであるドライバー・トランジスタの拡散層をな
す層の４層であることを特徴とするＳＲＡＭの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843792A JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
| KR1019930008180A KR930024188A (ko) | 1992-05-15 | 1993-05-13 | 스태틱램(sram)장치 |
| US08/060,544 US5379251A (en) | 1992-05-15 | 1993-05-13 | Method and apparatus for static RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843792A JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326888A JPH05326888A (ja) | 1993-12-10 |
| JP3243840B2 true JP3243840B2 (ja) | 2002-01-07 |
Family
ID=15452777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14843792A Expired - Fee Related JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243840B2 (ja) |
-
1992
- 1992-05-15 JP JP14843792A patent/JP3243840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326888A (ja) | 1993-12-10 |
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