JP2016178186A - 半導体デバイス及び半導体メモリデバイス - Google Patents
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Abstract
【課題】 半導体デバイスの動作特性の安定化を図る。
【解決手段】本実施形態の半導体デバイスは、半導体領域１００内の第１の導電型のドレイン領域１４と、半導体領域１００内の第２の導電型のソース領域１３と、半導体領域１００とソース領域１３の底部との間の第１の導電型の第１の領域１３２と、ソース領域１３と第１の領域１３２の境界にまたがり、第１の不純物を含む第２の領域１３９と、ドレイン領域１４とソース領域１３との間の半導体領域１００上のゲート絶縁膜１２と、ゲート絶縁膜１２上のゲート電極１１と、を含む。
【選択図】図１
【解決手段】本実施形態の半導体デバイスは、半導体領域１００内の第１の導電型のドレイン領域１４と、半導体領域１００内の第２の導電型のソース領域１３と、半導体領域１００とソース領域１３の底部との間の第１の導電型の第１の領域１３２と、ソース領域１３と第１の領域１３２の境界にまたがり、第１の不純物を含む第２の領域１３９と、ドレイン領域１４とソース領域１３との間の半導体領域１００上のゲート絶縁膜１２と、ゲート絶縁膜１２上のゲート電極１１と、を含む。
【選択図】図１
Description
本実施形態は、半導体デバイス及び半導体メモリデバイスに関する。
近年、トンネルトランジスタが、新たな半導体デバイスとして、研究及び開発されている。トンネルトランジスタは、ソース拡散層の導電型とドレイン拡散層の導電型とが異なる電界効果トランジスタである。
電子デバイスの低消費電力化及び動作の高速化のために、トンネルトランジスタを、論理回路及び半導体メモリなどに適用することが、検討されている。
半導体デバイス及びメモリデバイスの動作の安定化を図る。
実施形態の半導体デバイスは、半導体領域内の第１の導電型のドレイン領域と、前記半導体領域内の第２の導電型のソース領域と、前記半導体領域と前記ソース領域の底部との間の前記第１の導電型の第１の領域と、前記ソース領域と前記第１の領域との境界にまたがり、第１の不純物を含む第２の領域と、前記ドレイン領域と前記ソース領域との間の前記半導体領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、を含む。
［実施形態］
図１乃至図１３を参照して、実施形態の半導体デバイス及び実施形態の半導体デバイスを含む半導体メモリデバイスを、説明する。
図１乃至図１３を参照して、実施形態の半導体デバイス及び実施形態の半導体デバイスを含む半導体メモリデバイスを、説明する。
（１） 構造例
図１は、実施形態の電界効果トランジスタの基本構造を示す断面図である。
実施形態の半導体デバイスは、電界効果トランジスタである。
図１は、トランジスタのチャネル長方向の断面構造を示している。
図１は、実施形態の電界効果トランジスタの基本構造を示す断面図である。
実施形態の半導体デバイスは、電界効果トランジスタである。
図１は、トランジスタのチャネル長方向の断面構造を示している。
図１に示されるように、電界効果トランジスタ１は、半導体領域（例えば、半導体基板）１００上に設けられている。電界効果トランジスタ１の形成領域は、素子分離絶縁膜９０によって区画されている。
電界効果トランジスタ１は、半導体領域１００内のソース拡散層（ソース領域）１３、半導体領域１００内のドレイン拡散層（ドレイン領域）１４、ソース拡散層１３とドレイン拡散層１４との間の領域（以下では、チャネル領域とよばれる）１９上のゲート絶縁膜１２、及び、ゲート絶縁膜１２上のゲート電極１１と、を少なくとも含む。
半導体領域１００は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を主成分として含む領域である。例えば、半導体領域１００は、単結晶シリコン領域（例えば、シリコンバルク基板）、多結晶シリコン領域、ゲルマニウム領域、又は、シリコンゲルマニウム領域などである。
半導体領域１００は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を主成分として含む領域である。例えば、半導体領域１００は、単結晶シリコン領域（例えば、シリコンバルク基板）、多結晶シリコン領域、ゲルマニウム領域、又は、シリコンゲルマニウム領域などである。
ゲート電極１１は、金属膜（例えば、合金膜）、導電性シリコン膜、導電性ゲルマニウム膜、シリコン化合物膜（例えば、シリサイド膜）、ゲルマニウム化合物膜（例えば、ジャーマナイド膜）、又は、導電性化合物膜（例えば、チタン又はタンタルの導電性窒化物膜）などである。
ゲート絶縁膜１２は、例えば、シリコンを主成分とする絶縁膜、ゲルマニウムを主成分とする絶縁膜、又は、高誘電体絶縁膜（High-k膜）である。
ゲート電極１１及びゲート絶縁膜１２は、複数の膜を含む積層構造を有していてもよい。
ゲート絶縁膜１２は、例えば、シリコンを主成分とする絶縁膜、ゲルマニウムを主成分とする絶縁膜、又は、高誘電体絶縁膜（High-k膜）である。
ゲート電極１１及びゲート絶縁膜１２は、複数の膜を含む積層構造を有していてもよい。
尚、トランジスタ１に用いられる各種の材料は、材料の特性（例えば、仕事関数）及び材料の組み合わせを考慮して、適宜選択されることが好ましい。
ゲート電極１１上に、コンタクトプラグＣＰ１が、設けられている。配線（金属膜）Ｌ１が、コンタクトプラグＣＰ１上に設けられている。ソース拡散層１３上に、コンタクトプラグＣＰ２が、設けられている。配線Ｌ２が、コンタクトプラグＣＰ２上に、設けられている。ドレイン拡散層１４上に、コンタクトプラグＣＰ３が、設けられている。配線Ｌ３が、コンタクトプラグＣＰ３上に、設けられている。
配線Ｌ１〜Ｌ３及びコンタクトプラグＣＰ１〜ＣＰ３を介して、トランジスタのゲート、ソース及びドレインに、トランジスタ１の動作のための電圧が印加されたり、トランジスタ１の出力電流が出力されたりする。
配線Ｌ１〜Ｌ３及びコンタクトプラグＣＰ１〜ＣＰ３を介して、トランジスタのゲート、ソース及びドレインに、トランジスタ１の動作のための電圧が印加されたり、トランジスタ１の出力電流が出力されたりする。
本実施形態の電界効果トランジスタ１は、トンネルトランジスタ（Tunneling Transistor）１である。
トンネルトランジスタ１において、ソース拡散層１３の導電型が、ドレイン拡散層１４の導電型と異なる。
トンネルトランジスタ１において、ソース拡散層１３の導電型が、ドレイン拡散層１４の導電型と異なる。
本実施形態のトンネルトランジスタ１において、ソース拡散層１３の導電型は、ｐ型であり、ドレイン拡散層１４の導電型は、ｎ型である。ｐ型ソース拡散層１３は、ボロン（Ｂ）を含む不純物半導体層であり、ｎ型ドレイン拡散層１４は、リン（Ｐ）又はヒ素（Ａｓ）を含む不純物半導体層である。
ｐ型ソース拡散層１３の不純物濃度（ｐ型ドーパント濃度）は、１０２０ｃｍ−３から１０２１ｃｍ−３程度である。ｎ型ドレイン拡散層１４の不純物濃度（ｎ型ドーパント濃度）は、１０２０ｃｍ−３から１０２１ｃｍ−３程度である。
例えば、半導体領域１００は、ｐ型半導体領域（ｐ型ウェル領域）である。ゲート電極１１下方のチャネル領域１９は、ｐ型半導体領域である。
ｐ型チャネル領域１９の不純物濃度（ｐ型ドーパント濃度）は、ｐ型ソース拡散層１３の不純物濃度（ｐ型ドーパント濃度）より低い。例えば、ｐ型半導体領域１００及びチャネル領域１９の不純物濃度は、例えば、１０１６ｃｍ−３から１０１８ｃｍ−３程度である。
ｐ型チャネル領域１９の不純物濃度（ｐ型ドーパント濃度）は、ｐ型ソース拡散層１３の不純物濃度（ｐ型ドーパント濃度）より低い。例えば、ｐ型半導体領域１００及びチャネル領域１９の不純物濃度は、例えば、１０１６ｃｍ−３から１０１８ｃｍ−３程度である。
トンネルトランジスタ１は、ｎ型ドレイン拡散層１４とｐ型チャネル領域／ｐ型ソース拡散層１９，１３との間に、ＰＮ接合を有する。
例えば、図１のトンネルトランジスタのように、ｐ型ソース拡散層とｎ型ドレイン拡散層とをｐ型半導体領域内に有するトンネルトランジスタ１は、ｎモード型トンネルトランジスタとよばれる。
尚、ｎ型ソース拡散層とｐ型ドレイン拡散層とをｎ型半導体領域内に有するトンネルトランジスタは、ｐモード型トンネルトランジスタとよばれる。
尚、ｎ型ソース拡散層とｐ型ドレイン拡散層とをｎ型半導体領域内に有するトンネルトランジスタは、ｐモード型トンネルトランジスタとよばれる。
本実施形態のトンネルトランジスタ１は、ｐ型ソース拡散層１３の底部（底面）とｐ型半導体領域１００との間に、ｎ型ウェル領域１３２を有する。
ｎ型ウェル領域１３２の上部（上面）は、ソース拡散層１３の底部に接する。例えば、半導体領域１００の表面に対して垂直方向において、ｎ型ウェル領域１３２の底部は、素子分離絶縁膜９０の底部より、半導体層１００の表面側（ソース拡散層側）に位置している。
半導体領域（基板）１００の表面に対して平行方向（チャネル長方向）において、ｎ型ウェル領域１３２の側部（側面）は、ｐ型ソース拡散層の側部よりも素子分離絶縁膜９０側に後退している。
例えば、トランジスタのチャネル長方向に関して、ｎ型ウェル領域１３２とｎ型ドレイン拡散層１４との間隔Ｄ１は、ｐ型ソース拡散層１３とｎ型ドレイン拡散層１４との間隔Ｄ２より大きい。例えば、半導体領域（基板）１００の表面に対して平行方向（チャネル長方向）において、ｎ型ウェル領域１３２の寸法（長さ）Ａ１は、ｐ型ソース拡散層１３の寸法Ａ２より小さい。例えば、チャネル長方向におけるチャネル領域１９とウェル領域１３２との間隔は、チャネル長方向における側壁絶縁膜１７の膜厚の最大値（例えば、側壁絶縁膜１７の底部側の膜厚）程度である。
半導体領域１００の表面に対して垂直方向において、トンネルトランジスタ１は、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に、ＰＮ接合を有する。
ｎ型ウェル領域１３２は、ｐ型ソース拡散層１３の底部とｐ型半導体領域１００との間に生じるパンチスルーを抑制する。
ｎ型ウェル領域１３２は、ｐ型ソース拡散層１３の底部とｐ型半導体領域１００との間に生じるパンチスルーを抑制する。
本実施形態のトンネルトランジスタ１は、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界近傍の領域内において、ｐ型及びｎ型ドーパントと異なる不純物を含む領域（以下では、不純物領域又はトラップ領域とよばれる）１３９を、含む。不純物領域１３９は、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界をまたがっている。
ソース拡散層１３及びウェル領域１３２（半導体領域１００）の材料が、シリコンを主成分とする場合、領域１３９内の不純物は、シリコンのバンドギャップの中央部（真性準位）の近傍に、不純物準位を形成する材料（元素）である。
ソース拡散層１３及びウェル領域１３２がシリコンからなる場合、不純物領域１３９内に含まれる不純物は、例えば、硫黄（Ｓ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、バナジウム（Ｖ）、ストロンチウム（Ｓｒ）、銅（Ｃｕ）、酸素（Ｏ）、鉄（Ｆｅ）、ゲルマニウム（Ｇｅ）などを含む第１のグループから選択される少なくとも１種類の元素である。
シリコン内において比較的低い拡散性を有する硫黄、亜鉛、コバルト及び酸素が、領域１３９内に添加される不純物として用いられることが、好ましい。酸素は、シリコン内においてゲッタリングサイト（結晶欠陥、ひずみ）として、機能する。それゆえ、酸素がｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界近傍（接合の近傍）の領域１３９内に添加されることによって、ｐ型ソース拡散層１３とｎ型ウェル領域１３２とのＰＮ接合部の不純物分布（界面におけるｐ型／ｎ型ドーパントの分布）が、シャープになる。
不純物領域１３９内における第１のグループから選択された元素の濃度（不純物濃度）は、例えば、１０１８ｃｍ−３以上、１０１９ｃｍ−３以下である。
第１のグループから選択された不純物が、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界近傍（接合の近傍）の領域１３９内に、分布する。第１のグループから選択された不純物は、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間ＰＮ接合の遷移領域（空乏層）内に、トラップ準位を形成する。
尚、不純物領域１３９は、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界の一部分のみに、設けられてもよい。例えば、不純物領域（例えば、硫黄、亜鉛、コバルト及び酸素などを含むシリコン領域）１３９は、ｐ型ソース拡散層１３とウェル領域１３２との間に介在する非常に薄い膜厚を有する層でもよい。
（２） 動作例
本実施形態のトンネルトランジスタ１は、以下のように、動作する。
図２は、本実施形態のトンネルトランジスタの動作特性を示すグラフである。
図２のグラフの横軸は、トンネルトランジスタのゲート−ソース間電圧（Ｖｇｓに対応する。図２のグラフの縦軸は、トンネルトランジスタのドレイン−ソース間電流（以下では、出力電流ともよばれる）Ｉｄｓに対応する。
本実施形態のトンネルトランジスタ１は、以下のように、動作する。
図２は、本実施形態のトンネルトランジスタの動作特性を示すグラフである。
図２のグラフの横軸は、トンネルトランジスタのゲート−ソース間電圧（Ｖｇｓに対応する。図２のグラフの縦軸は、トンネルトランジスタのドレイン−ソース間電流（以下では、出力電流ともよばれる）Ｉｄｓに対応する。
本実施形態のトンネルトランジスタ１において、ゲート電圧Ｖｇがソース電圧Ｖｓより高い場合、電圧Ｖｇｓは、正の値を有する。
本実施形態のトンネルトランジスタ１において、電流Ｉｄｓがソース（ｐ型拡散層）からドレイン（ｎ型拡散層）に向かって流れる場合、電流Ｉｄｓは、正の電流値を有する。本実施形態において、トンネルトランジスタ１が正の電流値のドレイン−ソース間電流Ｉｄｓを出力する場合、電子は、ドレインからソースへ向かって、移動する。
図２のトンネルトランジスタ１の電圧−電流特性（入出力特性）に示されるように、トンネルトランジスタ１に、正の電圧値のゲート−ソース間電圧Ｖｇｓが印加された場合、トンネルトランジスタ１は、正の電流値のＩｒｖを、出力する。
トンネルトランジスタ１のゲート−ソース間電圧Ｖｇｓが０Ｖから正の方向へ増加する場合、電圧値の増加に伴って、トンネルトランジスタ１のドレイン−ソース間電流Ｉｒｖは、増加する。ゲート−ソース間電圧Ｖｇｓがある値に達すると、ドレイン−ソース間電流Ｉｒｖの大きさは、徐々に飽和する傾向を示す。
このように、正のゲート−ソース間電圧Ｖｇｓによって動作するトンネルトランジスタの電圧−電流特性（入出力特性）は、ＭＯＳトランジスタの電圧−電流特性と類似する。
以下において、ｐ型ソース拡散層とｎ型ドレイン拡散層とを有するトンネルトランジスタに関して、ゲート−ソース間電圧Ｖｇｓが正の電圧である場合におけるトンネルトランジスタ１の動作は、逆バイアス動作とよばれる。また、以下において、ゲート−ソース間電圧Ｖｇｓが正の電圧で動作するトンネルトランジスタの動作条件は、逆方向条件（又は、逆バイアス条件）とよばれる。
トンネルトランジスタ１のドレイン−ソース間電流Ｉｒｖは、ｐ型ソース拡散層１３（及びｐ型チャネル領域１９）とｎ型ドレイン拡散層１４との間のＰＮ接合における逆バイアス方向の電流（トンネル電流）である。
逆方向条件時のドレイン−ソース間電流Ｉｒｖ（Ｉｄｓ）が、トンネルトランジスタ１のオン電流として、用いられる。
逆方向条件時のドレイン−ソース間電流Ｉｒｖ（Ｉｄｓ）が、トンネルトランジスタ１のオン電流として、用いられる。
トンネルトランジスタ１に、負の電圧値のゲート−ソース間電圧Ｖｇｓが印加された場合、トンネルトランジスタ１は、印加電圧が大きくなると、正の電流値のドレイン−ソース間電流Ｉｄｓを、出力する。
トンネルトランジスタ１のゲート−ソース間電圧Ｖｇｓが０Ｖから負の方向へ大きくなる場合、ある負の電圧値（しきい値）Ｖ１に達するまで、ドレイン−ソース間電流Ｉｄｓは流れない。
トンネルトランジスタ１のゲート−ソース間電圧Ｖｇｓが、しきい値Ｖ１に達すると、トンネルトランジスタ１は、正の電流値のドレイン−ソース間電流Ｉｆｗ（Ｉｄｓ）を、出力する。
このように、負のゲート−ソース間電圧Ｖｇｓによって動作するトンネルトランジスタの電圧−電流特性（入出力特性）は、順バイアス印加状態のダイオード（ＰＮ接合）の入出力特性と類似する。
以下において、ｐ型ソース拡散層及びｎ型ドレイン拡散層を有するトンネルトランジスタ）に関して、ゲート−ソース間電圧が負の電圧である場合におけるトンネルトランジスタの動作は、順バイアス動作とよばれる。また、以下において、ゲート−ソース間電圧Ｖｇｓが負の電圧で動作するトンネルトランジスタの動作条件は、順方向条件（又は、順バイアス条件）とよばれる。
順方向条件のトンネルトランジスタ１のドレイン−ソース間電流Ｉｆｗ（Ｉｄｓ）は、ｐ型ソース拡散層１３（及びｐ型チャネル領域１９）とｎ型ドレイン拡散層１４との間のＰＮ接合における順バイアス状態の電流である。
順方向条件で動作するトンネルトランジスタ１のドレイン−ソース間電流Ｉｄｓの最大値は、逆方向条件で動作するトンネルトランジスタ１のドレイン−ソース間電流Ｉｄｓの最大値より低い。また、順方向条件のトンネルトランジスタ１における電流が立ち上がる電圧値（しきい値電圧）の絶対値は、逆方向条件のトンネルトランジスタ１における電流が立ち上がる電圧値（しきい値電圧）の絶対値より大きい。
順方向条件で動作するトンネルトランジスタ１のドレイン−ソース間電流Ｉｄｓの最大値は、逆方向条件で動作するトンネルトランジスタ１のドレイン−ソース間電流Ｉｄｓの最大値より低い。また、順方向条件のトンネルトランジスタ１における電流が立ち上がる電圧値（しきい値電圧）の絶対値は、逆方向条件のトンネルトランジスタ１における電流が立ち上がる電圧値（しきい値電圧）の絶対値より大きい。
トンネルトランジスタ１は、電界効果によるバンド変調に基づいてドレイン−チャネル間のＰＮ接合のトンネル効果を利用して、電流の出力及びトランジスタのオン／オフを実現する。それゆえ、トンネルトランジスタ１は、ソース及びドレインが同じ導電型の電界効果トランジスタに比較して、低電圧動作が可能である。
また、トンネルトランジスタ１は、オフリーク電流が小さい。そのため、トンネルトランジスタ１は、低消費電力化が可能である。トンネルトランジスタ１は、急峻のオン／オフ特性を有する。
本実施形態のトンネルトランジスタ１において、ソース拡散層１３とｎ型ウェル領域１３２との境界（界面）の不純物領域１３９によって、順方向条件におけるトンネルトランジスタ１のドレイン−ソース間電流Ｉｆｗが、低減される。
図３は、本実施形態のトンネルトランジスタ１の順方向条件時の動作状態を模式的に示す図である。
図３に示されるように、トンネルトランジスタ１の順方向条件において、トンネルトランジスタ１のゲート電極１１に、Ｌレベルの電位が印加され、ｐ型ソース拡散層１３に、Ｈレベルの電位が印加され、ｎ型ドレイン拡散層１４に、Ｌレベルの電位が印加されている。
トンネルトランジスタ１の順方向条件において、ｐ型ソース拡散層１３とｎ型ウェル領域１３２とのＰＮ接合に、順バイアスが印加された状態になる。
トンネルトランジスタ１の順方向条件において、ｎ型ウェル領域１３２とｐ型ソース拡散層１３との間において、電子が移動し、電流ＩＬＫが発生する。以下において、電流ＩＬＫは、基板リーク電流ＩＬＫとよばれる。
電子は、基板側のｎ型ウェル領域１３２からｐ型ソース拡散層１３へ向かう方向に、移動する。基板リーク電流ＩＬＫは、ｐ型ソース拡散層１３からｎ型ウェル領域１３２へ流れる。
本実施形態のように、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界近傍に、不純物領域１３９が設けられることによって、トンネルトランジスタ１の順バイアス条件において、基板リーク電流ＩＬＫが、ドレイン電流Ｉｄｓより流れやすい状態が生じる。
それゆえ、トンネルトランジスタ１の順方向条件において、基板リーク電流ＩＬＫが、増加し、ソース拡散層１３からドレイン拡散層１４へ向かう電流Ｉｄｓは、低下する。
それゆえ、トンネルトランジスタ１の順方向条件において、基板リーク電流ＩＬＫが、増加し、ソース拡散層１３からドレイン拡散層１４へ向かう電流Ｉｄｓは、低下する。
この結果として、順方向条件下におけるトンネルトランジスタ１のドレイン−ソース間電流Ｉｆｗの電流値は、低下する。
図４は、本実施形態のトンネルトランジスタのバンドギャップ構造を模式的に示す図である。図４において、トンネルトランジスタの順方向条件時におけるｐ型ソース拡散層−ｎ型ウェル領域−ｐ型ウェル領域のバンドギャップ構造を模式的に示している。尚、図４において、拡散層及びウェルの材料は、シリコンである。
図４に示されるように、不純物領域１３９内の不純物（例えば、酸素）は、シリコンのバンドギャップの中央付近に不純物準位（深い準位）Ｅｔを形成し、シリコンに対してトラップ因子として作用する。
不純物領域１３９内の不純物（例えば、硫黄、亜鉛、コバルト及び酸素など）は、ｐ型ソース拡散層とｎ型ウェル領域とのＰＮ接合の遷移領域３００内に、トラップ準位（不純物準位）Ｅｔを、形成する。不純物領域１３９内の不純物は、シリコンのミッドギャップ（価電子帯と伝導帯との間における中間のエネルギー準位）付近に、トラップ準位を形成する。ミッドギャップ付近にトラップ準位を形成する不純物は、熱励起を生じやすい。
トンネルトランジスタ１の順方向条件時において、ＰＮ接合１３，１３２に印加される電界が小さい場合、電子のトラップの因子は、電子のＳＲＨ再結合の因子にほぼ等しい。
また、トンネルトランジスタ１の順方向条件時において、不純物領域１３９内の不純物の熱励起が、優勢となる。
また、トンネルトランジスタ１の順方向条件時において、不純物領域１３９内の不純物の熱励起が、優勢となる。
それゆえ、トンネルトランジスタ１の順方向条件時において、熱励起に起因するトラップ準位からの電子（ｅ−）のトンネリング（又はトラップ準位を経由した電子のトンネリング）が発生し、伝導帯（例えば、ｎ型ウェル領域１３２の伝導帯）中の電子（キャリア）が、増大する。この結果として、不純物領域（トラップレベル）１３９が遷移領域３００内に存在しない場合に比較して、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間のＰＮ接合において、電流ＩＬＫが、流れやすくなる。
これによって、本実施形態のトンネルトランジスタ１において、順方向条件でトンネルトランジスタが動作している期間において、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に、ソース−ドレイン間電流Ｉｄｓに比較して基板リーク電流ＩＬＫが流れやすい状態が、生じる。
トンネルトランジスタ１の逆方向条件時において、ｎ型ウェル領域１３２とｐ型ソース拡散層１３との間のＰＮ接合における電子の遷移は、バンド間遷移が、優勢である。
それゆえ、遷移領域３００内の不純物によるトラップ準位は、逆方向条件のトンネルトランジスタの動作にほとんど作用しない。したがって、遷移領域３００内にトラップ準位１３９が存在していたとしても、逆方向条件におけるトンネルトランジスタの出力電流は、実質的に低減しない。
それゆえ、遷移領域３００内の不純物によるトラップ準位は、逆方向条件のトンネルトランジスタの動作にほとんど作用しない。したがって、遷移領域３００内にトラップ準位１３９が存在していたとしても、逆方向条件におけるトンネルトランジスタの出力電流は、実質的に低減しない。
以上のように、図２に示されるように、本実施形態における順バイアス条件における不純物領域を含むトンネルトランジスタ１の出力電流Ｉｆｗは、不純物領域を含まないトンネルトランジスタの出力電流Ｉｚより低減する。
例えば、ｐ型ソース拡散層１３とｐ型チャネル領域１９との間の抵抗（以下では、トンネル抵抗とよばれる）が、“ＲＴ”で示され、不純物領域１３９が介在するソース拡散層１３とウェル領域１３２との間の抵抗（以下では、接合抵抗とよばれる）が、“ＲＪ”で示される場合、トンネルトランジスタの順方向条件時におけるトンネル抵抗ＲＴと接合抵抗ＲＪとの関係は、ＲＴ≫ＲＪで示すことができる。
このように、本実施形態のトンネルトランジスタ１は、順方向条件におけるトンネル抵抗（ソース−チャネル間抵抗）ＲＴを、実効的に高くできる。例えば、基板リーク電流ＩＬＫの電流量は、ソース−ドレイン間電流Ｉｄｓの電流量より大きい。
本実施形態のトンネルトランジスタ１は、逆方向条件時における出力電流（逆方向電流、トランジスタのオン電流）Ｉｒｖの大きさを変えずに、順方向条件時における出力電流（順方向電流）Ｉｆｗを調整できる。
それゆえ、本実施形態のトンネルトランジスタは、逆方向条件下における出力電流と順方向条件界における出力電流との比を、大きくできる。
それゆえ、本実施形態のトンネルトランジスタは、逆方向条件下における出力電流と順方向条件界における出力電流との比を、大きくできる。
尚、本実施形態のトンネルトランジスタは、ｐモード型のトンネルトランジスタでもよい。本実施形態において、ｐモード型トンネルトランジスタは、ｎ型半導体領域内に、ｐ型ドレイン拡散層と、ｎ型ソース拡散層とを含む。ｐ型ウェル領域が、ｎ型ソース拡散層の底部と半導体領域との間に、設けられている。ｐ型ウェル領域とｎ型ソース拡散層との境界近傍の領域内に、第１のグループに属する少なくとも１つの不純物（例えば、半導体領域がシリコンの場合、硫黄、亜鉛、コバルト及び酸素など）が、添加される。
以上のように、本実施形態のトンネルトランジスタは、逆方向条件下における電流Ｉｒｖの特性を変えずに、順方向条件下における電流Ｉｆｗを抑制できる。
したがって、本実施形態のトンネルトランジスタは、安定な動作を実現できる。
（３） 製造方法
図５乃至図８を参照して、本実施形態の電界効果トランジスタの製造方法が、説明される。図５乃至図８は、トンネルトランジスタ１の各製造工程における、トンネルトランジスタ１のチャネル長方向の断面構造を示している。
図５乃至図８を参照して、本実施形態の電界効果トランジスタの製造方法が、説明される。図５乃至図８は、トンネルトランジスタ１の各製造工程における、トンネルトランジスタ１のチャネル長方向の断面構造を示している。
図５に示されるように、素子分離絶縁膜９０に囲まれた半導体領域（例えば、シリコン基板）内に、低濃度（例えば、１０１８ｃｍ−３程度）のｐ型ウェル領域が、形成される。
半導体領域（基板内のｐ型ウェル領域）１００上に、絶縁膜１２が、ＣＶＤ法、ＡＬＤ法、又は、熱酸化法などを用いて、形成される。
導電膜１１が、絶縁膜１２上に、例えば、ＣＶＤ法又はスパッタ法などを用いて、形成される。
導電膜１１上に、マスク層（例えば、レジストマスク）１９０が、形成される。マスク層１９０は、トランジスタのゲートパターン（ゲートの平面形状）に対応するパターンを有するように、フォトリソグラフィ及びエッチングによって、加工される。
パターニングされたマスク層１９０に基づいて、導電膜１１及び絶縁膜１２が、例えば、ＲＩＥ（Reactive Ion Etching）によって、加工される。
これによって、あるゲートパターンを有するゲート電極１１が、絶縁膜（ゲート絶縁膜）１２上に、形成される。例えば、ゲート絶縁膜１２は、エッチングされなくともよい。
ゲート電極１１及びゲート絶縁膜１２の材料は、上述の材料が、適宜用いられる。
図６に示されるように、ゲート電極１１が形成された後、チャネル長方向におけるゲート電極１１の一端側及び他端側のうち、一端側の半導体領域１００の上面が覆われるように、マスク層１９１が、半導体領域１００上に形成される。
マスク層１９１が半導体領域１００の上面の一部を覆った状態で、ｎ型ドーパントのイオン注入が実行される。これによって、ｎ型拡散層１４が、半導体領域１００の露出した領域内に、形成される。ｎ型拡散層１４のｎ型ドーパント濃度が、例えば、１０２１ｃｍ−３程度になるように、イオン注入のドーズ量が設定される。
本実施形態において、ｎ型拡散層１４が形成された領域（ゲート電極の一端側の半導体領域）は、トンネルトランジスタのドレイン領域（以下では、ドレイン形成領域とよばれる）である。
ｎ型ドレイン拡散層１４の形成時において、マスク層１９１に覆われている領域（ゲート電極の他端側のウェル領域）は、トンネルトランジスタのソース領域（ｐ型ソース拡散層）が形成されるべき領域（以下では、ソース形成領域とよばれる）である。
ｎ型ドレイン拡散層１４を形成するためのマスク層が除去された後、図７に示されるように、マスク層１９２が、ソース形成領域が露出するように、半導体領域１００上に形成される。ｎ型ドレイン拡散層１４の上面は、マスク層１９２によって、覆われる。
ｎ型ドーパントのイオン注入が、ソース形成領域が露出した状態で、実行される。これによって、トンネルトランジスタのソースの形成領域において、低濃度（例えば、１０１８ｃｍ−３程度）のｎ型ウェル領域１３２が、半導体領域１００内に形成される。
ｎ型ウェル領域１３２の形成時、トンネルトランジスタのソース形成領域側において、ゲート電極１１の側面が覆われるように、マスク層１９２が形成されることが好ましい。これによって、ゲート電極１１の直下の領域から離れた領域内に、ｎ型ウェル領域１３２が、形成される。それゆえ、ｎ型ウェル領域１３２とトンネルトランジスタのチャネル領域との間に、ある間隔が設けられる。
マスク層が除去された後、図８に示されるように、マスク層１９３が、形成される。マスク層１９３は、ｎ型ドレイン拡散層１４の上面を覆う。ｎ型ウェル領域１３２の上面及びソース領域側のゲート電極１１の側面は、露出している。尚、マスク層１９３は、ｎ型ウェル領域の形成のためのマスク層の一部分がエッチングされることによって、形成されてもよい。
マスク層１９３に基づいて、ｐ型ドーパントのイオン注入が実行される。ｎ型ウェル領域１３２内に、ｐ型拡散層１３が形成される。これによって、トンネルトランジスタ１のソース領域において、ｐ型ソース拡散層１３が、形成される。ｐ型拡散層１３のｐ型ドーパント濃度が、例えば、１０２１ｃｍ−３程度になるように、イオン注入のドーズ量が設定される。
尚、ｐ型ソース拡散層１３が形成された後に、ｎ型ウェル領域１３２が、ｐ型ソース拡散層１３の下方（基板側）の領域内に形成されてもよい。
ｐ型ソース拡散層１３を形成するためのマスク層１９３を用いて、シリコンに対して不純物をインプラントするためのイオン注入が、実行される。
インプラントされる不純物は、硫黄（Ｓ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、バナジウム（Ｖ）、ストロンチウム（Ｓｒ）、銅（Ｃｕ）、酸素（Ｏ）、鉄（Ｆｅ）、ゲルマニウム（Ｇｅ）などを含む第１のグループから選択される少なくとも１種類の元素である。
不純物のイオン注入において、不純物（例えば、酸素）が、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界近傍に添加されるように、イオンの加速度エネルギーが、制御される。また、領域内におけるインプラントされる不純物の濃度が、１０１８ｃｍ−３以上、１０１９ｃｍ−３以下の範囲になるように、イオンのドーズ量が、制御される。
イオン注入によって、図１に示されるように、不純物がｐ型ソース拡散層１３とｎ型ウェル領域１３２との境界をまたがって分布するように、不純物領域１３９が、ｐ型ソース拡散層１３及びｎ型ウェル領域１３２内に形成される。
尚、イオン注入において、マスク層の形状に加えて、基板表面に対するイオンの入射角を制御することによって、拡散層、ウェル領域及び不純物の形成位置が制御されてもよい。
マスク層が除去された後、ゲート電極１１の側面上に、側壁絶縁膜１７が、形成される。半導体領域１００上に、層間絶縁膜（図示せず）が形成された後、ゲート電極１１上及びソース／ドレイン拡散層１３，１４上に、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が、それぞれ形成される。コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３上に、配線Ｌ１，Ｌ２，Ｌ３が、それぞれ形成される。
以上の製造工程によって、本実施形態のトンネルトランジスタが、形成される。
（４） 適用例
図９及び図１０を参照して、本実施形態の電界効果トランジスタ（トンネルトランジスタ）の適用例が、説明される。ここでは、図９及び図１０に加えて、図１乃至図８も適宜用いて、本実施形態のトンネルトランジスタの適用例が、説明される。
図９及び図１０を参照して、本実施形態の電界効果トランジスタ（トンネルトランジスタ）の適用例が、説明される。ここでは、図９及び図１０に加えて、図１乃至図８も適宜用いて、本実施形態のトンネルトランジスタの適用例が、説明される。
（ａ） 構成
図９及び図１０を用いて、本実施形態のトンネルトランジスタを含む半導体デバイスの構成例が、説明される。
本実施形態のトンネルトランジスタ１は、例えば、ＳＲＡＭ（Static RAM）に用いられる。
図９及び図１０を用いて、本実施形態のトンネルトランジスタを含む半導体デバイスの構成例が、説明される。
本実施形態のトンネルトランジスタ１は、例えば、ＳＲＡＭ（Static RAM）に用いられる。
図９は、ＳＲＡＭの主要部の一例を示すブロック図である。
ＳＲＡＭ２００は、少なくとも、メモリセルアレイ２０、ロウ制御回路２１、カラム制御回路２２、内部制御回路（シーケンサ）２３等を、含む。
ＳＲＡＭ２００は、少なくとも、メモリセルアレイ２０、ロウ制御回路２１、カラム制御回路２２、内部制御回路（シーケンサ）２３等を、含む。
ＳＲＡＭ２００は、外部デバイス（メモリコントローラ又はホストデバイス）からのコマンドに基づいて、外部デバイスによって指定されたメモリセルアレイ２０内のアドレスに対する動作（データの書き込み及びデータの読み出し）を実行する。
メモリセルアレイ２０は、複数のメモリセルＭＣを含む。メモリセルＭＣは、ビット線対ＢＰ及びワード線ＷＬに接続されている。
ビット線対ＢＰは、２本のビット線ＢＬ，ｂＢＬを含む。一方のビット線ＢＬは、メモリセルＭＣの一端に接続されている。他方のビット線ｂＢＬは、メモリセルＭＣの他端に接続されている。
ワード線ＷＬは、メモリセルＭＣの制御端子に接続されている。
ビット線対ＢＰは、２本のビット線ＢＬ，ｂＢＬを含む。一方のビット線ＢＬは、メモリセルＭＣの一端に接続されている。他方のビット線ｂＢＬは、メモリセルＭＣの他端に接続されている。
ワード線ＷＬは、メモリセルＭＣの制御端子に接続されている。
シーケンサ２３は、外部デバイスからのコマンド及び制御信号に基づいて、ロウ制御回路２１及びカラム制御回路２２の動作を制御する。
ロウ制御回路２１は、外部デバイスからのロウアドレス（選択ロウアドレス）に基づいて、メモリセルアレイ２０のロウ（ワード線ＷＬ）を制御する。
カラム制御回路２２は、外部デバイスからのカラムアドレス（選択カラムアドレス）に基づいて、メモリセルアレイ２０のカラム（ビット線ＢＬ）を制御する。カラム制御回路２２は、センスアンプ及び書き込み回路を含む。センスアンプは、メモリセルＭＣからのデータの読み出し時、ビット線ＢＬ，ｂＢＬの電位／電流の変動を、検知する。書き込み回路は、メモリセルＭＣに対するデータの書き込み時、ビット線ＢＬ，ｂＢＬの電位を、制御する。
図１０は、トンネルトランジスタ１を含むＳＲＡＭのメモリセルアレイの回路構成を示す回路図である。
図１０に示されるように、メモリセルアレイ２０内において、複数のメモリセルＭＣ（ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４）は、Ｘ方向及びＹ方向に配列されている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬ（ＷＬ１，ＷＬ２）に接続されている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線対に接続されている。各メモリセルＭＣは、ビット線対を形成する２本のビット線ＢＬ（ＢＬ１，ＢＬ２），ｂＢＬ（ｂＢＬ１，ｂＢＬ２）に接続されている。
各メモリセルＭＣは、データ保持回路ＦＦと、転送ゲート（パストランジスタともよばれる）ＴＴ，ｂＴＴとを含む。
データ保持回路ＦＦ及び転送ゲートＴＴ，ｂＴＴは、複数の電界効果トランジスタを含む。
図１０に示される例において、ＳＲＡＭ１００のメモリセルＭＣは、６つの電界効果トランジスタを含む。
データ保持回路ＦＦは、フリップフロップ回路ＦＦである。フリップフロップ回路ＦＦは、クロスカップルされた２つインバータＩＶ１，ＩＶ２を含む。
一方のインバータＩＶ１は、ｐ型トランジスタＴ１とｎ型トランジスタＴ２とを含む。ｐ型トランジスタＴ１のソースは、電源電圧ＶＤＤが印加された端子（以下では、電源端子ＶＤＤと表記される）に接続されている。ｎ型トランジスタＴ２のソースは、グランド電圧ＶＳＳが印加された端子（以下では、グランド端子ＶＳＳと表記される）に接続されている。
ｐ型トランジスタＴ１のドレインは、ｎ型トランジスタＴ２のドレインに接続されている。ｎ型及びｐ型トランジスタＴ１，Ｔ２の接続されたドレインが、インバータＩＶ１の出力ノードＮＤとなる。
ｐ型トランジスタＴ１のゲートは、ｎ型トランジスタＴ２のゲートに、接続されている。
ｎ型及びｐ型トランジスタＴ１，Ｔ２の互いに接続されたゲートが、インバータＩＶ１の入力ノードとなる。
他方のインバータＩＶ２は、ｐ型トランジスタＴ３とｐ型トランジスタＴ４とを含む。ｐ型トランジスタＴ３のソースは、電源端子ＶＤＤに接続されている。ｎ型トランジスタＴ４のソースは、グランド端子ＶＳＳに接続されている。
ｐ型トランジスタＴ３のドレインは、ｎ型トランジスタＴ４のドレインに接続されている。ｎ型及びｐ型トランジスタＴ３，Ｔ４の接続されたドレインが、他方のインバータＩＶ２の出力ノードｂＮＤとなる。
ｐ型トランジスタＴ３のゲートは、ｎ型トランジスタＴ４のゲートに、接続されている。ｐ型及びｎ型トランジスタＴ３，Ｔ４の互いに接続されたゲートが、他方のインバータＩＶ２の入力ノードを形成する。
一方のインバータＩＶ１の入力ノードは、他方のインバータＩＶ２の出力ノードに接続されている。一方のインバータＩＶ１の出力ノードは、他方のインバータＩＶ２の入力ノードに接続されている。
一方のインバータ（Ｔ１，Ｔ２）の出力ノードＮＤが、フリップフロップ回路ＦＦの非反転入出力端子となり、他方のインバータ（Ｔ３，Ｔ４）の出力ノードｂＮＤが、フリップフロップ回路ＦＦの反転入出力端子となる。
尚、ｐ型トランジスタＴ１，Ｔ３の代わりに、抵抗素子（例えば、拡散層からなる抵抗素子）が、ｎ型トランジスタＴ２，Ｔ４に接続されてもよい。
本実施形態のトンネルトランジスタ１は、メモリセルの転送ゲートＴＴ，ｂＴＴに用いられている。
一方（インバータＩＶ１側）の転送ゲートＴＴとしてのトンネルトランジスタ１の電流経路の一端が、フリップフロップ回路ＦＦの非反転入出力端子ＮＤに接続されている。トンネルトランジスタ１の電流経路の他端が、ビット線ＢＬに接続されている。
他方（インバータＩＶ２側）の転送ゲートｂＴＴとしてのトンネルトランジスタ１の電流経路の一端が、フリップフロップ回路ＦＦの反転入出力端子ｂＮＤに接続されている。トンネルトランジスタ１の電流経路の他端が、ビット線ｂＢＬに接続されている。メモリセルＭＣ内において、２つのトンネルトランジスタ１のゲートは、共通のワード線ＷＬに接続されている。
本例のＳＲＡＭ２００の転送ゲートＴＴ，ｂＴＴにおいて、図１に示されるトンネルトランジスタ１のｐ型ソース拡散層１３が、ビット線ＢＬ，ｂＢＬに接続されている。図１に示されるトンネルトランジスタ１のｎ型ドレイン拡散層１４が、フリップフロップ回路ＦＦのノードＮＤ，ｂＮＤに接続されている。
尚、フリップフロップ回路ＦＦのトランジスタＴ１〜Ｔ４は、本実施形態のトンネルトランジスタ１でもよいし、同じ導電型のソース及びドレインを有する電界効果トランジスタでもよい。
（ｂ） 動作例
（ｂ−１） 書き込み動作
図１０を参照して、本実施形態のトンネルトランジスタ１を含むＳＲＡＭの書き込み動作が、説明される。
（ｂ−１） 書き込み動作
図１０を参照して、本実施形態のトンネルトランジスタ１を含むＳＲＡＭの書き込み動作が、説明される。
“０（Ｌ）”データを記憶するメモリセルに、“１（Ｈ）”データを書き込む場合の書き込み動作を説明する。“０”データを記憶するメモリセルは、フリップフロップ回路ＦＦのノードＮＤの電位が、Ｌ（Low）レベルであり、ノードｂＮＤの電位が、Ｈ（High）レベルである。
データの書き込み時、本適用例のＳＲＡＭ２００は、メモリコントローラ（図示せず）からの書き込みコマンド及び選択アドレスを受信する。例えば、選択アドレスに基づいて、図１０内の複数のメモリセルのうち、メモリセルＭＣ１が、データの書き込み対象のメモリセル（以下では、選択セルとよばれる）として選択される。
複数のビット線対のうち１組のビット線対（ここでは、ビット線ＢＬ１，ｂＢＬ１を含むビット線対）が、選択される。選択されたビット線対（以下では、選択ビット線対と表記される）ＢＰにおいて、メモリセルＭＣに書き込むべきデータに応じて、一方のビット線（例えば、ビット線ＢＬ１）の電位は、Ｈレベルに設定され、他方のビット線（例えば、ビット線ｂＢＬ１）の電位は、Ｌレベルに設定される。例えば、Ｈレベルは、０．５Ｖから１Ｖ程度の範囲のある値に相当する。Ｌレベルは、例えば、０Ｖ（Ｖｓｓ）である。
選択ビット線対以外のビット線対（以下では、非選択ビット線とよばれる）において、非選択ビット線（ここでは、ビット線ＢＬ２，ｂＢＬ２）の電位は、Ｈレベルに相当する電位の半分程度の電位、または、フローティング状態に設定される。但し、非選択ビット線対内のビット線ＢＬ２，ｂＢＬ２の電位は、非選択のメモリセルＭＣに対するデータの書き込みが生じなければ、Ｈレベル又はＬレベルに設定されてもよい。
ロウ制御回路２１は、複数のワード線のうち選択アドレスに対応する１本のワード線（ここでは、ワード線ＷＬ１）を、選択する。ロウ制御回路２１は、選択されたワード線（以下では、選択ワード線と表記される）ＷＬ１の電位を、Ｈレベルに設定する。ロウ制御回路２１は、選択ワード線以外のワード線（以下では、非選択ワード線と表記される）ＷＬ２の電位を、Ｌレベルに設定する。
選択ワード線ＷＬ１の電位がＨレベルに設定されることによって、選択セルＭＣ１内の転送ゲートＴＴ，ｂＴＴ（トンネルトランジスタ１）が、オンする。
これによって、選択セルＭＣ１のフリップフロップ回路ＦＦのノードＮＤ，ｂＮＤは、転送ゲートＴＴ，ｂＴＴを介して、ビット線ＢＬ１，ｂＢＬ１と導通する。
ビット線ＢＬ１の信号レベルがＨレベルであり、フリップフロップ回路ＦＦのノードＮＤの信号レベルがＬレベルである場合、ビット線ＢＬ１とノードＮＤとの間の電位差によって、電流が発生する。発生した電流が、書き込み電流となって、メモリセルに対するデータの書き込みが、実行される。
選択セルＭＣの転送ゲートＴＴ，ｂＴＴが、トンネルトランジスタ１である場合、Ｈレベルのビット線ＢＬ側のトンネルトランジスタ１において、トンネルトランジスタ１のｐ型ソース拡散層１３に、Ｈレベルの電位（ビット線ＢＬの電位）が印加される。
ノードＮＤの電位がＬレベルである場合、トンネルトランジスタ１のｎ型ドレイン拡散層１４に、Ｌレベルの電位（ノードＮＤの電位）が印加される。また、トンネルトランジスタ１のゲート電極に、Ｈレベルの電位が印加されている。
一方、Ｌレベルのビット線ｂＢＬ側のトンネルトランジスタ１（ｂＴＴ）において、トンネルトランジスタ１のｐ型ソース拡散層１３に、Ｌレベルの電位が印加される。
ノードｂＮＤの電位は、ノードＮＤの電位と相補の関係を有する。ノードＮＤの電位がＬレベルである場合、ノードｂＮＤの電位は、Ｈレベルである。それゆえ、トンネルトランジスタ１のｎ型ドレイン拡散層１４に、Ｈレベルの電位が印加される。トンネルトランジスタ１（ｂＴＴ）のゲート電極に、Ｈレベルの電位が印加されている。
ノードｂＮＤの電位は、ノードＮＤの電位と相補の関係を有する。ノードＮＤの電位がＬレベルである場合、ノードｂＮＤの電位は、Ｈレベルである。それゆえ、トンネルトランジスタ１のｎ型ドレイン拡散層１４に、Ｈレベルの電位が印加される。トンネルトランジスタ１（ｂＴＴ）のゲート電極に、Ｈレベルの電位が印加されている。
このようなビット線対ＢＬ１，ｂＢＬ１の電位とメモリセルＭＣ１内のノードＮＤ，ｂＮＤとの電位の関係のメモリセル（選択セル）ＭＣ１において、Ｌレベルのビット線ｂＢＬ側の転送ゲートとしてのトンネルトランジスタ１（ｂＴＴ）は、逆方向条件になる。Ｈレベルのビット線ＢＬ側の転送ゲートとしてのトランジスタ１（ＴＴ）は、ゲート−ソース間の電位差は、非常に小さい（実質的にゼロである）。
トンネルトランジスタ１が転送ゲートに用いられたメモリセルにおいて、逆方向条件のトンネルトランジスタ１の駆動力（出力電流）、ここでは、Ｌレベルのビット線ｂＢＬ側のトンネルトランジスタ１（ｂＴＴ）の駆動力によって、ノードｂＮＤの電位が、ＨレベルからＬレベルに変わる。ノードｂＮＤの電位の変動に伴って、Ｈレベルのビット線側のノードＮＤの電位が、ＬレベルからＨレベルに変わる。
これによって、選択セルＭＣ１に、“１”データが書き込まれる。
これによって、選択セルＭＣ１に、“１”データが書き込まれる。
尚、ビット線ＢＬ１の信号レベルがＨレベルであり、フリップフロップ回路ＦＦのノードＮＤの信号レベルが、Ｈレベルである場合（ビット線ｂＢＬ１の信号レベルがＬレベルであり、フリップフロップ回路ＦＦのノードｂＮＤの信号レベルがＬレベルである場合）、転送ゲートによって導通するビット線とノードとは、同じ電位である。この場合、メモリセルＭＣは、データの書き換え無しに、元のデータ（ここでは、“１”データ）の保持状態を維持する。
選択セルＭＣ１と同じビット線対に、非選択セル（以下では、半選択セルとよばれる）が接続されている。半選択セル（ここでは、メモリセルＭＣ２）において、Ｌレベルの電位がゲート電極に印加された転送ゲートＴＴｚ（トンネルトランジスタ１ｚ）が、Ｈレベルのビット線ＢＬとフリップフロップ回路ＦＦの接続ノードＮＤとの間に、接続されている。
転送ゲートＴＴｚとしてのトンネルトランジスタ１ｚにおいて、ゲート電極にＬレベルの電位が印加され、ｐ型ソース拡散層１３に、Ｈレベルの電位が印加される。
さらに、メモリセルＭＣ２におけるノードＮＤの電位が、Ｌレベルである場合、ｎ型ドレイン拡散層１４に、Ｌレベルの電位が、印加される。
さらに、メモリセルＭＣ２におけるノードＮＤの電位が、Ｌレベルである場合、ｎ型ドレイン拡散層１４に、Ｌレベルの電位が、印加される。
この場合、半選択セルＭＣ２のトンネルトランジスタ１ｚにおいて、各端子の電位の関係は、順方向条件のトンネルトランジスタの電位の関係になる。
トンネルトランジスタ１ｚは、ゲート電極に電圧が印加されない状態であっても、ｐ型ソース拡散層とｎ型ドレイン拡散層との間の電位差が大きければ、電流（順方向電流）を、出力する。それゆえ、トンネルトランジスタ１ｚは、順方向電流が発生する可能性がある。
トンネルトランジスタ１ｚは、ゲート電極に電圧が印加されない状態であっても、ｐ型ソース拡散層とｎ型ドレイン拡散層との間の電位差が大きければ、電流（順方向電流）を、出力する。それゆえ、トンネルトランジスタ１ｚは、順方向電流が発生する可能性がある。
順方向電流の電流値が大きい場合、ノードＮＤに供給された電流によって、半選択セル（非選択セル）のノードＮＤの電位が変化する可能性がある。このため、トンネルトランジスタが大きい電流値の順方向電流を出力する場合において、半選択セルＭＣ２に対して、誤書き込みが生じる可能性がある。
本実施形態において、図１に示されるように、トンネルトランジスタ１ｚのソース拡散層１３とｎ型ウェル領域１３２との境界近傍の領域１３９内に、不純物（例えば、酸素）が添加されている。
順方向条件下のトンネルトランジスタ１ｚにおいて、図３に示されるように、添加された不純物によって、ｐ型ソース拡散層１３とｎ型ドレイン拡散層１４との間の電流よりも、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間の基板リーク電流ＩＬＫが、流れやすくなる。順方向条件下のトンネルトランジスタ１ｚにおいて、ソース−ウェル間抵抗ＲＪに比較して、実効的なソース−チャネル間抵抗ＲＴが高くなる。
この結果として、フリップフロップ回路ＦＦのノードＮＤに供給される順方向電流Ｉｆｗは、小さくなる。
この結果として、フリップフロップ回路ＦＦのノードＮＤに供給される順方向電流Ｉｆｗは、小さくなる。
この結果として、選択セルＭＣ１と同じビット線ＢＬ１，ｂＢＬ１に接続された非選択セルＭＣ２において、トンネルトランジスタ１ｚの順方向電流Ｉｆｗによるデータの誤書き込みは、抑制される。
本実施形態のトンネルトランジスタ１，１ｚを含むＳＲＡＭは、順方向電流に起因する非選択セルに対する誤書き込みを防ぐために、ビット線ＢＬ，ｂＢＬの電圧を低減することによって、順方向電流を抑制せずともよくなる。
それゆえ、本実施形態のトンネルトランジスタを含むＳＲＡＭは、書き込み動作のための電圧の低減によるメモリの速度の低下を、防止できる。
尚、メモリセルＭＣ２において、ノードＮＤの電位がＬレベルである場合、ノードｂＮＤの電位は、Ｈレベルである。それゆえ、トンネルトランジスタｂＴＴｚのｎ型ドレイン拡散層１４に、Ｈレベルの電位が印加される。また、ビット線ｂＢＬの電位は、Ｌレベルである。この場合、トンネルトランジスタｂＴＴｚにおいて、ｐ型ソース拡散層とｎ型ドレイン拡散層との間に、電位差が生じる。しかし、ワード線ＷＬの電位は、Ｌレベルであるため、トンネルトランジスタｂＴＴｚ（１ｚ）は、ゲート電極にＬレベルの電位が印加された状態である。したがって、トンネルトランジスタｂＴＴｚ（１ｚ）におけるゲート−ソース間の電位差が実質的にゼロであるため、トンネルトランジスタｂＴＴｚ（１ｚ）は、電流を出力しない。
尚、半選択セルＭＣ２において、フリップフロップ回路ＦＦ内のビット線ＢＬ１側の接続ノードＮＤの信号レベルがＨレベルである場合、トンネルトランジスタ１ｚ（ＴＴｚ）のソース及びドレイン間の電位差は小さく、ほほゼロである。この場合、半選択セルＭＣ２の接続ノードｂＮＤの電位は、Ｌレベルであり、トンネルトランジスタ１ｚ（ｂＴＴｚ）のソース及びドレイン間の電位差はほほゼロである。
それゆえ、選択ビット線ＢＬ，ｂＢＬと半選択セルＭＣ２のノードＮＤ，ｎＮＤとの間の電位差がほとんどない場合、選択ビット線ＢＬ，ｂＢＬに接続された半選択セルＭＣ２に対する誤書き込みは、生じない。
また、メモリセルアレイ２０内において、選択ワード線に接続された非選択セル（本例では、メモリセルＭＣ３）が、存在する。選択ワード線に接続された非選択セルＭＣ３において、非選択ビット線ＢＬ２，ｂＢＬ２の電位は、ＨレベルとＬレベルとの間の電位（例えば、Ｈレベルの半分程度の電位）に設定される。この場合、転送ゲートＴＴｘ，ｂＴＴｘとしてのトンネルトランジスタ１のドレイン−ソース間の電位差が小さい。そのため、順方向条件におけるトンネルトランジスタ１は大きいドレイン−ソース間電流（データが書き換わる大きさの電流）を、出力しない。このように、非選択セルＭＣ３のノードの電位が変化する電流が発生しないように、非選択ビット線ＢＬ，ｂＢＬの電位が、制御される。
“０”データが、“１”データを記憶しているメモリセル（例えば、メモリセルＭＣ１）に書き込まれる場合、ビット線ＢＬ１の電位がＬレベルに設定され、ビット線ｂＢＬ１の電位が、Ｈレベルに設定される。この場合、Ｌレベルのビット線ＢＬ１側のトンネルトランジスタ１（ＴＴ）が、逆バイアス条件で動作する。これによって、選択セルに“０”データが書き込まれる。
選択セルと同じビット線対に接続された半選択セルに関して、Ｈレベルのビット線ｂＢＬ１とＬレベルのノードｂＮＤ間に接続されたトンネルトランジスタ１は、順バイアス条件で、動作する可能性がある。本実施形態のトンネルトランジスタ１は、基板リーク電流によって、順方向条件におけるトンネルトランジスタの出力電流を低減できる。それゆえ、選択セルＭＣに対する“０”データの書き込み時においても、順方向条件のトンネルトランジスタに起因するデータの誤書き込みを、抑制できる。
以上のように、本実施形態のトンネルトランジスタを含むＳＲＡＭの書き込み動作が、実行される。
転送ゲートとしてのトンネルトランジスタ１が、ソース拡散層１３とｎ型ウェル領域１３２との境界領域内に、不純物を含むことによって、順方向条件におけるトランジスタの出力電流が、抑制される。
この結果として、選択ビット線に接続された非選択セルに対する誤書き込みが、抑制される。
したがって、本実施形態のトンネルトランジスタを含むＳＲＡＭは、動作を安定化できる。
（ｂ−２） 読み出し動作
ここでは、本実施形態のトンネルトランジスタ１を含むＳＲＡＭの読出し動作が、説明される。
ここでは、本実施形態のトンネルトランジスタ１を含むＳＲＡＭの読出し動作が、説明される。
データの読み出し時、本適用例のＳＲＡＭ２００は、メモリコントローラ（図示せず）からの読み出しコマンド及び選択ロウ及びカラムアドレスを受信する。
ＳＲＡＭ２００内のシーケンサ２３は、読み出しコマンドに基づいて、ロウ制御回路２１及びカラム制御回路２２の動作を制御する。
カラム制御回路２２は、選択カラムアドレスに示される選択ビット線対ＢＰをプリチャージする。これによって、選択ビット線ＢＬ，ｂＢＬの電位は、Ｈレベル程度になる。尚、プリチャージされる選択ビット線ＢＬ，ｂＢＬの電位は、ＬレベルとＨレベルの間の電位、例えば、Ｈレベルの半分程度の電位でもよい。
選択ビット線ＢＬ，ｂＢＬが充電された後、ロウ制御回路２１は、選択ロウアドレス信号に示される選択ワード線ＷＬの電位を、Ｈレベルに設定する。
これによって、転送ゲート（トンネルトランジスタ）Ｔ１がオンし、ビット線ＢＬ，ｂＢＬが、フリップフロップ回路ＦＦのノードＮＤ，ｂＮＤに導通する。
ノードＮＤ，ｂＮＤの電位に応じて、ビット線ＢＬの電位が変化する。ノードＮＤ，ｂＮＤのうち１つのノードは、Ｌレベルである。フリップフロップ回路ＦＦにおけるＬレベルのノードにと導通したビット線は、放電される。フリップフロップ回路ＦＦにおけるＨレベルのノードと導通した残りのビット線は、充電状態を維持する。
ビット線対ＢＰ内のビット線ＢＬ，ｂＢＬの電位差に応じて、カラム制御回路２２内のセンスアンプは、異なるレベルの信号を出力する。これによって、メモリセルＭＣ内に記憶されたデータが、判別される。
ノードＮＤがＨレベル（高電位）であり、ノードｂＮＤがＬレベル（低電位）である場合、ビット線ＢＬの電位はＨレベルに維持され、ビット線ｂＢＬの電位は、Ｌレベルになる。この場合、センスアンプは、メモリセルＭＣ内のデータが“１”データであると判別する。
ノードＮＤがＬレベルであり、ノードｂＮＤがＨレベルである場合、ビット線ＢＬの電位はＬレベルになり、ビット線ｂＢＬは、Ｈレベルに維持される。この場合、センスアンプは、メモリセルＭＣ内のデータが“０”データであると判別する。
このように、メモリセルＭＣ内のデータが、読み出される。
尚、ビット線ＢＬ，ｂＢＬのプリチャージ無しに、ノードＮＤ，ｂＮＤからビット線ＢＬ，ｂＢＬに対する電荷の移動によるビット線の電位の変動が検知されることによって、メモリセルのデータの読み出しが、実行されてもよい。
以上のように、本実施形態の適用例のＳＲＡＭは、安定な動作を実現できる。
（５） 変形例
図１１乃至図１３を参照して、本実施形態の電界効果トランジスタ（トンネルトランジスタ）の変形例が、説明される。
図１１乃至図１３を参照して、本実施形態の電界効果トランジスタ（トンネルトランジスタ）の変形例が、説明される。
図１１は、本実施形態のトンネルトランジスタの変形例の１つを説明するための断面図である。
図１１に示されるように、トランジスタ１Ａは、半導体領域（例えば、ｐ型ウェル領域）１００に電圧を印加するための端子及び配線を含む。
トランジスタ１Ａが設けられる半導体領域（ｐ型ウェル領域）１００内に、拡散層（例えば、ｐ型拡散層）１５０が設けられている。拡散層１５０上に、コンタクトプラグＣＰ４が、設けられている。コンタクトプラグＣＰ４上に、配線Ｌ４が、設けられている。
拡散層１５０の不純物濃度（ｐ型ドーパントの濃度）は、半導体領域１００の不純物濃度より高い。拡散層１５０によって、コンタクトプラグＣＰ４と半導体領域１００との接触抵抗が、低減される。
電圧（以下では、バックバイアス電圧とよばれる）Ｖｂが、配線Ｌ４及びコンタクトプラグＣＰ４を介して、半導体領域１００に印加される。バックバイアス電圧Ｖｂは、例えば、０Ｖである。
拡散層１５０は、トンネルトランジスタ１Ａのバックゲートとして、機能する。
これによって、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に流れる基板リーク電流ＩＬＫが、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に流れる電流に比較して、さらに流れやすくなる。この結果として、バックバイアス（基板バイアス）効果によって、順方向条件におけるトンネルトランジスタ１の出力電流を、小さくできる。
これによって、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に流れる基板リーク電流ＩＬＫが、ｐ型ソース拡散層１３とｎ型ウェル領域１３２との間に流れる電流に比較して、さらに流れやすくなる。この結果として、バックバイアス（基板バイアス）効果によって、順方向条件におけるトンネルトランジスタ１の出力電流を、小さくできる。
それゆえ、図１１に示される変形例のトンネルトランジスタ１Ａは、ＳＲＡＭの非選択セルに対する誤書き込みを、さらに抑制できる。
尚、コンタクトプラグＣＰ４が、ｎ型ウェル領域１３２に直接接続されるように、ｎ型ウェル領域１３２上に設けられてもよい。
図１２は、本実施形態のトンネルトランジスタの変形例の１つを説明するための断面図である。
図１２に示されるように、本実施形態のトンネルトランジスタ１Ｂは、ＳＯＩ（Silicon - On - Insulator）基板９００上に、設けられてもよい。半導体領域（半導体基板）１００は、バルク基板１２０上の絶縁層１１０上に設けられている。
図１２に示されるＳＯＩ基板上のトンネルトランジスタ１Ａは、図１に示されるバルク基板上のトンネルトランジスタ１と、同じ効果が得られる。
図１３は、本実施形態のトンネルトランジスタの製造方法の変形例を説明するための断面図である。
図１３に示されるように、ゲート電極１１の側面上の側壁絶縁膜１７をマスクに用いることによって、ｎ型ウェル領域１３２の形成位置が、制御されてもよい。
図１３におけるトンネルトランジスタの製造方法において、ｎ型ウェル領域の形成前に、ｐ型ソース拡散層１３、及び、ｎ型ドレイン拡散層１４が、ｐ型ウェル領域１００内に、それぞれ形成される。ソース／ドレイン拡散層１３，１４が形成された後、側壁絶縁膜１７が、ゲート電極１１の側面上に、形成される。
マスク層１９９が、ｐ型ソース拡散層１３の上面及びｐ型ソース拡散層１３側の側壁絶縁膜１７が露出するように、半導体領域１００上に形成される。マスク層１９９及び側壁絶縁膜１７をマスクに用いて、基板表面に対して垂直方向からイオン８００が注入されるように、ｎ型ドーパントのイオン注入が実行される。これによって、ｎ型ウェル領域１３２が、ｐ型ソース拡散層１３の下方に、形成される。
ｎ型ウェル領域１３２は、側壁絶縁膜１７の膜厚に応じて、チャネル領域１９から離れた位置に、形成される。
この後、マスク層１９９及び側壁絶縁膜１７をマスクに用いて、酸素などのイオン注入が実行され、不純物領域（不純物層）１３９が、ｐ型ソース拡散層１３及びウェル領域１３２の境界部分内に、形成される。
尚、図１３に示されるトンネルトランジスタの製造方法において、ｐ型ソース拡散層１３は、側壁絶縁膜１７の形成後に、形成されてもよい。
例えば、マスク層１９９及び側壁絶縁膜１７をマスクに用いて、イオン注入角が基板表面に対して斜め方向に設定されたイオン注入（以下では、傾斜イオン注入とよばれる）が、実行される。
傾斜イオン注入によって、トンネルトランジスタ１のソース領域側において、側壁絶縁膜１７の下方の半導体領域１００内に、イオンが注入される。
これによって、ｐ型ソース拡散層１３が、側壁絶縁膜１７の形成後に、形成される。
これによって、ｐ型ソース拡散層１３が、側壁絶縁膜１７の形成後に、形成される。
傾斜イオン注入によるｐ型ソース拡散層１３の形成後、半導体領域１００の表面に対して垂直方向からｎ型ドーパントのイオン注入が実行され、ｎ型ウェル領域１３２が形成される。これによって、ｎ型ウェル領域１３２は、ｐ型拡散層１３の下方の半導体領域１００内に形成される。
傾斜イオン注入によってｐ型ソース拡散層１３が形成される場合、ｎ型ウェル領域１３２は、ｐ型ソース拡散層１３の形成前に、形成されてもよいし、ｐ型ソース拡散層１３の形成後に、形成されてもよい。
尚、ｎ型ドレイン拡散層１４は、ｐ型ソース拡散層１３及びｎ型ウェル領域１３２の形成後に、形成されてもよい。
以上の本実施形態の変形例のトンネルトランジスタは、トンネルトランジスタの動作特性、及び、そのトンネルトランジスタを含む半導体デバイス（例えば、ＳＲＡＭ）の動作特性を、安定化できる。
［その他］
実施形態のトンネルトランジスタは、ロジック回路に適用されてもよい。
実施形態のトンネルトランジスタは、例えば、ラッチ回路の転送ゲートに適用されてもよい。
また、本実施形態のトンネルトランジスタは、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭ（例えば、ＳＴＴ型ＭＲＡＭ）、ＰＣＲＡＭ、ＲｅＲＡＭなどの半導体メモリに、適用されもよい。
実施形態のトンネルトランジスタは、ロジック回路に適用されてもよい。
実施形態のトンネルトランジスタは、例えば、ラッチ回路の転送ゲートに適用されてもよい。
また、本実施形態のトンネルトランジスタは、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭ（例えば、ＳＴＴ型ＭＲＡＭ）、ＰＣＲＡＭ、ＲｅＲＡＭなどの半導体メモリに、適用されもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：電界効果トランジスタ（トンネルトランジスタ）、１１：ゲート電極、１３：ソース拡散層、１４：ドレイン拡散層、１３２：ウェル領域、１３９：不純物領域、１００：半導体領域（半導体基板）、２００：半導体メモリ（ＳＲＡＭ）、ＭＣ：メモリセル、ＦＦ：フリップフロップ回路、ＴＴ，ｂＴＴ：転送ゲート（トンネルトランジスタ）。
Claims (10)
- 半導体領域内の第１の導電型のドレイン領域と、
前記半導体領域内の第２の導電型のソース領域と、
前記半導体領域と前記ソース領域の底部との間の前記第１の導電型の第１の領域と、
前記ソース領域と前記第１の領域との境界にまたがり、第１の不純物を含む第２の領域と、
前記ドレイン領域と前記ソース領域との間の前記半導体領域上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
を具備する半導体デバイス。 - 前記ドレイン領域及び第１の領域の主成分が、シリコンである場合、
前記第１の不純物は、酸素、硫黄、バナジウム、鉄、コバルト、銅、亜鉛、ストロンチウム、ゲルマニウムからなる第１のグループから選択される少なくとも１つの元素である、
請求項１に記載の半導体デバイス。 - 前記第２の領域内における前記第１の不純物の濃度は、１０１８ｃｍ−３以上、１０１９ｃｍ−３以下である、
請求項１又は２に記載の半導体デバイス。 - 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、
前記ドレイン領域と前記ソース領域との間の前記半導体領域の導電型は、ｐ型である、
請求項１乃至３のいずれか１項に記載の半導体デバイス。 - 第１の電位が前記ソース領域に印加され、前記第１の電位より低い第２の電位が前記ドレイン領域に印加され、前記第２の電位が前記ゲート電極に印加された場合、
前記ソース領域と前記第１の領域との間に、第１の電流が流れる、
請求項１乃至４のいずれか１項に記載の半導体デバイス。 - ワード線と、
第１及び第２のビット線と、
データ保持回路と、前記データ保持回路と前記第１のビット線との間に接続された第１のトランジスタと、前記データ保持回路と前記第２のビット線との間に接続された第２のトランジスタと、を含み、半導体領域上に設けられたメモリセルと、
を具備し、
前記第１及び第２のトランジスタのそれぞれは、
前記半導体領域内に設けられ、前記データ保持回路に接続され、第１の導電型を有するドレイン領域と、
前記半導体領域内に設けられ、前記第１又は第２のビット線に接続され、第２の導電型を有するソース領域と、
前記半導体領域と前記ソース領域の底部との間に設けられ、前記第１の導電型を有する第１の領域と、
前記ソース領域と前記第１の領域との境界にまたがり、第１の不純物を含む第２の領域と、
前記ドレイン領域と前記ソース領域との間の前記半導体領域上のゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ワード線に接続されたゲート電極と、
を含む、
半導体メモリデバイス。 - 前記ドレイン領域及び第１の領域の主成分が、シリコンである場合、
前記第１の不純物は、酸素、硫黄、バナジウム、鉄、コバルト、銅、亜鉛、ストロンチウム、ゲルマニウムからなる第１のグループから選択される少なくとも１つの元素である、
請求項６に記載の半導体メモリデバイス。 - 前記第２の領域内における前記第１の不純物の濃度は、１０１８ｃｍ−３以上、１０１９ｃｍ−３以下である、
請求項６又は７に記載の半導体メモリデバイス。 - 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、
前記ドレイン領域と前記ソース領域との間の前記半導体領域の導電型は、ｐ型である、
請求項６乃至８のいずれか１項に記載の半導体メモリデバイス。 - 第１の電位が前記ソース領域に印加され、前記第１の電位より低い第２の電位が前記ドレイン領域に印加され、前記第２の電位が前記ゲート電極に印加された場合、
前記ソース領域と前記第１の領域との間に、第１の電流が流れる、
請求項６乃至９のいずれか１項に記載の半導体メモリデバイス。
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Citations (6)
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|---|---|---|---|---|
| JP2003051551A (ja) * | 2001-08-03 | 2003-02-21 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2005244085A (ja) * | 2004-02-27 | 2005-09-08 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
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Patent Citations (6)
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|---|---|---|---|---|
| JP2003051551A (ja) * | 2001-08-03 | 2003-02-21 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2005244085A (ja) * | 2004-02-27 | 2005-09-08 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP2013089618A (ja) * | 2011-10-13 | 2013-05-13 | Toshiba Corp | 半導体装置 |
| JP2014053424A (ja) * | 2012-09-06 | 2014-03-20 | Toshiba Corp | パスゲート及びこれを備えた半導体記憶装置 |
| JP2014072338A (ja) * | 2012-09-28 | 2014-04-21 | Toshiba Corp | パスゲート及び半導体記憶装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019066966A1 (en) * | 2017-09-29 | 2019-04-04 | Intel Corporation | CMOS CIRCUIT WITH A GROUP III NITRIDE TRANSISTOR AND ITS SUPPLY METHOD |
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