JP2011171392A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ソース/ドレイン領域と基板との間の容量の低下を防止でき、パンチスルー現象を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第1絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第2絶縁膜を形成する工程と、前記第2絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第3絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第3絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース/ドレイン領域を形成する工程と、を有することを特徴とする
【選択図】図4
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第1絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第2絶縁膜を形成する工程と、前記第2絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第3絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第3絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース/ドレイン領域を形成する工程と、を有することを特徴とする
【選択図】図4
Description
本発明は、半導体装置の製造方法に関し、特にSOI(Silicon On Insulator)基板上にDRAM等の半導体デバイスを形成した半導体装置の製造方法に関する。
近年、半導体デバイスの高性能化に伴い、SOI基板上にデバイスを形成した半導体装置の開発が行われている(特許文献1)。SOI基板は、支持基板上に設けられた絶縁層と、この絶縁層上に設けられたシリコン等の半導体層(SOI層)とを有しており、この半導体層にデバイスに使用されるトランジスタ等が形成される。
しかし、SOI層に形成されたMOS型FET(SOI−MOSFET)では、半導体層の下に絶縁層があるために、衝突電離によって発生したキャリアのうち基板に流入すべき極性を持つもの(N型ランジスタでは正孔、P型トランジスタでは電子)は排除されない。そのため、SOI層中の余剰なキャリア(N型トランジスタでは正孔、P型トランジスタでは電子)の濃度が高くなり、その結果、SOI層の電位が変動し、異常動作(フローティングボディ効果)が生ずる。
このようなフローティングボディ効果を低減するために基板コンタクトを用いる、特許文献1に開示された半導体装置の製造方法について、図5〜図16を用いて以下に説明する。
図5は、特許文献1に開示された半導体装置の製造方法の一工程を示す断面模式図である。
まず、シリコン基板101上に、第1酸化層102を形成する。次に、第1酸化層102を堆積した後、第1酸化層102の上に、窒化層103を堆積する。窒化層103の上に第2酸化層104を堆積する。窒化層103は、第2酸化層104のエッチング停止膜として機能する。
次に、第2酸化層104の上に、図示しないフォトレジストを堆積し、フォトリソグラフィを用いて、フォトレジストにホールを形成する。
次いで、図6に示すようにエッチングにより、第2酸化層104の、ホールの下に位置する部分に開口部105を形成する。
次いで、図6に示すようにエッチングにより、第2酸化層104の、ホールの下に位置する部分に開口部105を形成する。
次に、図7に示すように、図6に示した中間構造の上にフォトレジスト106の層を堆積し、続いて、フォトリソグラフィによって、フォトレジスト106にホールを形成して、窒化層103の一部107を露出する。
図7に示した露出した窒化層の一部107をエッチングし、第1酸化層102の一部を露出する。次に、第1酸化層102の露出部分をエッチングして除去する。図8に示すように、T型溝部108および109を形成する。
次に、T型溝部108、109に、熱酸化で酸化膜を形成し、その酸化膜を除去した後、図9に示すように、シリコンエピタキシー膜110、111を成長させる。次いで、シリコンエピタキシー膜110、111を化学的機械研磨(CMP)によって平坦化する。
図10に示すように、シリコンエピタキシー膜110、111上に酸化膜112及び113を形成した後、シリコン基板101に対するイオン注入によってウェル120を形成する。
次に、公知の方法により、図11に示すように、T型の構造の上にゲート電極121、122を形成する。
次に、図12に示すように、イオン注入によって、ゲート電極121、122の下端周囲領域に低濃度にドープされたLDD領域123a、124aを形成する。LDD領域はトランジスタの短チャンネル効果を低減する。
次に、図13に示すように、ゲート電極121、122の側部にスペーサー125を形成する。次いで、イオン注入によって、スペーサー125を側部に有するゲート電極121、122の下端周囲領域にソース/ドレイン領域123b、124bを形成する。
次に、図13に示すように、スペーサー125を備えたゲート電極121、122を含む中間構造上に酸化層130を堆積する。次いで、バックバイアスの印加によってT型構造の下端部に集まる過剰な正孔を除去するためのシリコン基板まで延びる基板コンタクトを形成するための、酸化膜130、酸化膜104、窒化膜103及び第1酸化膜102を貫くホール131をフォトリソグラフィによって形成する。
次に、図14に示すように、シリコン基板101の、基板コンタクト用ホールが形成されている領域に、イオン注入によってコンタクトプラグ132を形成する。コンタクトプラグ132はN型ウェルの場合はN+ 不純物イオンを注入し、P型ウェルの場合はP+不純物イオンを注入する。ドレイン123b又は124bにおいて衝突電離により生成した電子又は正孔はコンタクトプラグ132を介して抜け出ることができ、これによりフローティングボディ効果を抑制する。
次に、図15に示すように、基板コンタクト用ホール131を導電性材料で充填して基板コンタクト134を形成する。
図16は、図15で示した従来の製造方法で製造した半導体装置のトランジスタ周辺部分の拡大図である。図16では、ゲート電極121及びスペーサー125が第1酸化層102の開口に対して正しく配置している。ここで、ソース/ドレイン領域は、ゲート電極121及びスペーサー125に対してセルフアラインで形成される。図16に示すように、ゲート電極121が第1酸化層102の開口102aに対して正しく配置された場合は、ソース/ドレイン領域が第1酸化層102の開口102a内のSiエピタキシャル膜部分にまで延びることはない。
しかしながら、図17に示すように、ゲート電極121及びスペーサー125が第1酸化層102の開口に対してずれて形成された場合(例えば、フォトリソグラフィの目ずれを起こした場合)、注入イオンが第1酸化層102の開口102a内のSiエピタキシャル膜部分、すなわち、シリコン基板101の上の絶縁膜(酸化膜)に覆われていないSiエピタキシャル膜部分にまで延びて形成される。図17において、ずれをdで示した。
この場合、ソース/ドレイン領域123b、124bとシリコン基板101との間の容量が低下して、リーク電流が増大するという問題がある。
また、ソース/ドレイン領域の深さが符号140で示すように深くなってしまうため、ゲート電極から離れたチャネル領域の深部ではゲート電圧による制御が弱くなってドレイン電圧が優位になり、ゲート電圧で制御できない電流がドレイン領域からソース領域に流れるといういわゆるパンチスルー現象が起きやすくなるという問題がある。
さらにまた、上述の製造方法では、フォトリソグラフィとCMP工程を2回用いてT型の構造を形成してからソース/ドレイン領域を形成するため、製造コストが高くなるという問題がある。
この場合、ソース/ドレイン領域123b、124bとシリコン基板101との間の容量が低下して、リーク電流が増大するという問題がある。
また、ソース/ドレイン領域の深さが符号140で示すように深くなってしまうため、ゲート電極から離れたチャネル領域の深部ではゲート電圧による制御が弱くなってドレイン電圧が優位になり、ゲート電圧で制御できない電流がドレイン領域からソース領域に流れるといういわゆるパンチスルー現象が起きやすくなるという問題がある。
さらにまた、上述の製造方法では、フォトリソグラフィとCMP工程を2回用いてT型の構造を形成してからソース/ドレイン領域を形成するため、製造コストが高くなるという問題がある。
本発明の半導体装置の製造方法は、半導体基板上に第1絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第3の絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第3の絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース/ドレイン領域を形成する工程と、を有することを特徴とする。
以上説明した本発明の半導体装置の製造方法によれば、ソース/ドレイン領域の底面を絶縁層が必ず覆うので、ソース/ドレイン領域と基板との間の容量が低下することが防止され、そのため、リーク電流が増大することが防止される。
以上説明した本発明の半導体装置の製造方法によれば、ソース/ドレイン領域を所定の深さで絶縁層が覆うので、ソース/ドレイン領域の深さが深くなることが防止され、そのため、パンチスルー現象を低減することができる。
以上説明した本発明の半導体装置の製造方法によれば、SOIの絶縁層と、ソース/ドレイン領域とがセルフアラインで形成されるので、安定にバックバイアスを制御できるSOI−MOSトランジスタを製造することができる。
以上説明した本発明の半導体装置の製造方法によれば、フォトリソグラフィについて1回用いるだけでソース/ドレイン領域を形成することができるので、製造コストを下げることができる。
以下に、本発明を適用した一実施形態である半導体装置の製造方法を図面を用いて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
(ゲート電極の形成工程)
本発明を適用した一実施形態である半導体装置の製造方法では、図1に示すように、まず、シリコン基板1上にゲート絶縁膜を介してゲート電極3を形成する。
以下にこの工程を詳細に説明する。
本発明を適用した一実施形態である半導体装置の製造方法では、図1に示すように、まず、シリコン基板1上にゲート絶縁膜を介してゲート電極3を形成する。
以下にこの工程を詳細に説明する。
まず、シリコン基板1の上に、熱酸化により第1酸化膜(第1絶縁膜)2を堆積する。
次に、その第1酸化膜(第1絶縁膜)2の上に、CVD法によりリン(P)やヒ素(As)などのN型不純物がドープされたポリシリコン膜(ドープドポリシリコン膜)を堆積する。このポリシリコン膜3上にスパッタ法によりタングステン(W)(好ましくは、WSi、WN及びWをこの順で堆積した積層膜)、コバルト(Co)、チタン(Ti)、ニッケル(Ni)等の高融点金属膜を堆積してもよい。
次に、ポリシリコン膜の上に、図示しないシリコン窒化膜を堆積し、周知のフォトリソグラフィおよびドライエッチング技術を用いてそのシリコン窒化膜をパターニングする。次いで、パターニングしたシリコン窒化膜をマスクとしてドライエッチングを行い、ポリシリコン膜をエッチングする。
これにより、図1に示すように、ゲート電極3が、シリコン基板1上に第1の酸化層(ゲート絶縁膜)2を介して形成される。
これにより、図1に示すように、ゲート電極3が、シリコン基板1上に第1の酸化層(ゲート絶縁膜)2を介して形成される。
次に、例えばLP−CVD法により、ゲート電極3の上面及び側面と露出しているシリコン基板1上とを覆うようにシリコン窒化膜を堆積した後、エッチバックにより、ゲート電極3の上面及び側面にのみシリコン窒化膜(第2絶縁膜)5を残存させる。
このエッチバックにより、シリコン基板1上の、ゲート電極3及びシリコン窒化膜(第2絶縁膜)5のない部分のシリコン酸化膜2も除去される。
このエッチバックにより、シリコン基板1上の、ゲート電極3及びシリコン窒化膜(第2絶縁膜)5のない部分のシリコン酸化膜2も除去される。
(LDD領域の形成工程)
次に、図1に示すようにLDD領域4aを形成する。
以下にこの工程を詳細に説明する。
次に、図1に示すようにLDD領域4aを形成する。
以下にこの工程を詳細に説明する。
まず、ゲート電極3とこれを覆うシリコン窒化膜(第2絶縁膜)5とをマスクにして、例えば、5×1012〜1×1014cm−2程度のN型不純物であるリン(P)を10〜40keVの注入エネルギーでイオン注入することにより、あるいは5×1012〜1×1014cm−2程度のヒ素(As)を10〜60kevの注入エネルギーでイオン注入し、次いで950℃で10秒程度の熱処理を行う。
これにより、ゲート電極3の下端周囲領域に低濃度N型不純物拡散領域であるLDD(Lightly Doped Drain)領域4aが形成される。このときの熱処理には、RTA (Rapid Thermal Annealing)装置等によりランプ加熱等を行うことができる。
これにより、ゲート電極3の下端周囲領域に低濃度N型不純物拡散領域であるLDD(Lightly Doped Drain)領域4aが形成される。このときの熱処理には、RTA (Rapid Thermal Annealing)装置等によりランプ加熱等を行うことができる。
(溝部の形成工程)
次に、図2に示すように、溝部6を形成する。
ゲート電極3とこれを覆うシリコン窒化膜5とをマスクにして例えば、RIE(反応性イオンエッチング)を用いて、シリコン基板1をエッチングして、溝部6を形成する。
次に、図2に示すように、溝部6を形成する。
ゲート電極3とこれを覆うシリコン窒化膜5とをマスクにして例えば、RIE(反応性イオンエッチング)を用いて、シリコン基板1をエッチングして、溝部6を形成する。
(酸化膜の形成工程)
次に、図3に示すように、溝部6内に第2酸化膜7を形成する。
溝部6の底面上に例えば、高密度プラズマCVD法で、第2酸化膜(第3絶縁膜)7を形成する。この際、ゲート電極3を覆うシリコン窒化膜5上にも第2酸化膜(第3絶縁膜)7は堆積される。
このとき、高密度プラズマCVD法の条件を制御することにより、溝部6の底面上に、溝部6の側壁の上部6aの露出を残す厚さで第2酸化膜(第3絶縁膜)7を形成する。
次に、図3に示すように、溝部6内に第2酸化膜7を形成する。
溝部6の底面上に例えば、高密度プラズマCVD法で、第2酸化膜(第3絶縁膜)7を形成する。この際、ゲート電極3を覆うシリコン窒化膜5上にも第2酸化膜(第3絶縁膜)7は堆積される。
このとき、高密度プラズマCVD法の条件を制御することにより、溝部6の底面上に、溝部6の側壁の上部6aの露出を残す厚さで第2酸化膜(第3絶縁膜)7を形成する。
(エピタキシャル膜の形成工程)
次に、図4に示すように、第2酸化膜7の上にソース/ドレイン領域4bを形成する。
この工程ではまず、ウェットエッチングにより、溝部6の側壁の上部6aに形成されている酸化膜を除去して、溝部6の側壁の上部6a(シリコン面)を露出させる。
次いで、選択的エピタキシャル成長法を用いて、露出されている溝部6の側壁の上部6aを起点としてシリコン単結晶をエピタキシャル成長させて、第2酸化膜(第3絶縁膜)7上にシリコンエピタキシャル膜を形成する。
選択的エピタキシャル成長は例えば、原料ガスとするジクロロシラン(SiH2Cl2)と塩化水素(HCl)をほぼ同じ供給量に設定して温度700〜900℃の範囲で実施する。
次に、図4に示すように、第2酸化膜7の上にソース/ドレイン領域4bを形成する。
この工程ではまず、ウェットエッチングにより、溝部6の側壁の上部6aに形成されている酸化膜を除去して、溝部6の側壁の上部6a(シリコン面)を露出させる。
次いで、選択的エピタキシャル成長法を用いて、露出されている溝部6の側壁の上部6aを起点としてシリコン単結晶をエピタキシャル成長させて、第2酸化膜(第3絶縁膜)7上にシリコンエピタキシャル膜を形成する。
選択的エピタキシャル成長は例えば、原料ガスとするジクロロシラン(SiH2Cl2)と塩化水素(HCl)をほぼ同じ供給量に設定して温度700〜900℃の範囲で実施する。
(ソース/ドレイン領域の形成工程)
次に、熱酸化によりシリコンエピタキシャル層の表面に薄いシリコン酸化膜を形成した後、ゲート電極3とその上に堆積したシリコン窒化膜(第2絶縁膜)5及び第2酸化膜(第3絶縁膜)7とをマスクとして、上記の薄いシリコン酸化膜を介してシリコンエピタキシャル層中に、例えば、5×1013〜5×1015cm−2程度のヒ素(As)を10〜40keVの注入エネルギーでイオン注入した後、800℃〜1000℃で1分程度の熱処理を施すことにより、高濃度N型不純物拡散領域であるソース/ドレイン領域4bを形成する。
このようにして、ソース/ドレイン領域4bをSOIの絶縁膜(第3絶縁膜)7とセルフアラインで形成することができるので、安定にバックバイアスを制御できるSOI−MOSトランジスタを製造することができる。
次に、熱酸化によりシリコンエピタキシャル層の表面に薄いシリコン酸化膜を形成した後、ゲート電極3とその上に堆積したシリコン窒化膜(第2絶縁膜)5及び第2酸化膜(第3絶縁膜)7とをマスクとして、上記の薄いシリコン酸化膜を介してシリコンエピタキシャル層中に、例えば、5×1013〜5×1015cm−2程度のヒ素(As)を10〜40keVの注入エネルギーでイオン注入した後、800℃〜1000℃で1分程度の熱処理を施すことにより、高濃度N型不純物拡散領域であるソース/ドレイン領域4bを形成する。
このようにして、ソース/ドレイン領域4bをSOIの絶縁膜(第3絶縁膜)7とセルフアラインで形成することができるので、安定にバックバイアスを制御できるSOI−MOSトランジスタを製造することができる。
この後に例えば、図13から図15で示した工程を行うことにより、基板コンタクトを形成することができる。
本発明は、ソース/ドレイン領域と基板との間の容量の低下を防止することができ、パンチスルー現象を低減することができる半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
1 半導体基板
2 第1酸化膜(第1絶縁膜)
3 ポリシリコン膜(ゲート電極)
4a LDD領域
4b ソース/ドレイン領域
5 シリコン窒化膜(第2絶縁膜)
6 溝部
7 第2酸化膜(第3絶縁膜)
101 シリコン基板
102 第1酸化層
103 窒化層
104 第2酸化層104
105 開口部
106 フォトレジスト
107 窒化層の一部
108、109 T型溝部
110、111 シリコンエピタキシー膜
112、113 酸化膜(ゲート絶縁膜)
121 122 ゲート電極
123a、124a LDD領域
123b、124b ソース/ドレイン領域
130 酸化層
131 基板コンタクト用ホール
134 基板コンタクト(配線)
2 第1酸化膜(第1絶縁膜)
3 ポリシリコン膜(ゲート電極)
4a LDD領域
4b ソース/ドレイン領域
5 シリコン窒化膜(第2絶縁膜)
6 溝部
7 第2酸化膜(第3絶縁膜)
101 シリコン基板
102 第1酸化層
103 窒化層
104 第2酸化層104
105 開口部
106 フォトレジスト
107 窒化層の一部
108、109 T型溝部
110、111 シリコンエピタキシー膜
112、113 酸化膜(ゲート絶縁膜)
121 122 ゲート電極
123a、124a LDD領域
123b、124b ソース/ドレイン領域
130 酸化層
131 基板コンタクト用ホール
134 基板コンタクト(配線)
Claims (3)
- 半導体基板上に第1絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の上面及び側面を覆う第2絶縁膜を形成する工程と、
前記第2絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、
前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第3絶縁膜を形成する工程と、
前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第3絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、
前記エピタキシャル層に不純物を導入してソース/ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜を形成する工程と前記溝部を形成する工程の間に、前記第2絶縁膜をマスクとして前記不純物の濃度よりも低濃度の不純物を前記半導体基板に導入する段階を備えたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体基板がシリコンからなることを特徴とする請求項1又は2のいずれかに記載の半導体装置の製造方法。
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JP2013254793A (ja) * | 2012-06-05 | 2013-12-19 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
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