JP2006351893A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜3において、ワード線WLの隣接間のキャップ絶縁膜3の厚さを、ワード線WLと補助ゲート配線AGLとの間のキャップ絶縁膜3の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。
【選択図】 図5
Description
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
2a ゲート絶縁膜(第1ゲート絶縁膜)
2b ゲート絶縁膜(第2ゲート絶縁膜)
3 キャップ絶縁膜
4 サイドウォール(側壁絶縁膜)
4A 絶縁膜
5 絶縁膜(層間絶縁膜)
6 絶縁膜
7a,7b 絶縁膜
8 溝型の分離部
10 導体膜(第1導体層)
11 ダミー絶縁膜
12 導体膜(第2導体層)
12a 導体パターン(第2導体層)
13 導体膜(第3導体層)
15 キャップ膜
15a キャップパターン
18 レジスト膜
51 キャップ絶縁膜
M1 メモリセル領域
MC 不揮発性メモリセル
Qm メモリMIS・FET
AGL,AGLs,AGLd 補助ゲート配線(第1ゲート電極)
FGE 浮遊ゲート電極(第2ゲート電極)
CGE 制御ゲート電極(第3ゲート電極)
WL,WL0 ワード線(第3ゲート電極)
BL ローカルデータ線
SL ソース線
DL ドレイン線
IL1 反転層
IR,Iw 電流
Claims (7)
- (a)半導体基板と、
(b)前記半導体基板の主面上に第1ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿って第1方向に延在した状態で形成された複数の第1ゲート電極、
(c)前記第1ゲート電極上に形成された窒化シリコンを主体とする第1絶縁膜と、
(d)前記第1ゲート電極の側壁に形成された側壁絶縁膜と、
(e)前記複数の第1ゲート電極の隣接間において、前記側壁絶縁膜により前記第1ゲート電極とは電気的に絶縁された状態で形成され、前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
(f)前記第1絶縁膜および前記第2ゲート電極を覆うように形成された層間絶縁膜と、
(g)前記層間絶縁膜上に、前記第1方向に対して交差する第2方向に延在した状態で形成された複数の第3ゲート電極とを有し、
前記複数の第3ゲート電極の隣接間の前記第1絶縁膜の厚さは、前記複数の第3ゲート電極の各々と前記複数の第1ゲート電極の各々との間の前記第1絶縁膜の厚さよりも薄いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記半導体基板の主面から前記第2ゲート電極の上面までの高さが、前記半導体基板の主面から前記第1ゲート電極の上面までの高さよりも高いことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数の第3ゲート電極の隣接間の前記第1絶縁膜の厚さは、前記複数の第3ゲート電極の各々と前記複数の第1ゲート電極の各々との間の前記第1絶縁膜の厚さの半分以下であることを特徴とする半導体装置。
- 以下の工程を有する半導体装置の製造方法:
(a)ウエハを用意する工程と、
(b)前記ウエハの半導体基板の主面上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に、後に第1ゲート電極となる第1導体層を堆積する工程と、
(d)前記第1導体層上に窒化シリコンを主体とする第1絶縁膜を堆積する工程と、
(e)前記第1絶縁膜上に第2絶縁膜を堆積する工程と、
(f)前記第1導体層、前記第1絶縁膜および前記第2絶縁膜をパターニングすることにより、第1方向に延在する複数の前記第1ゲート電極、前記第1絶縁膜および前記第2絶縁膜のパターンを形成する工程と、
(g)前記複数の第1ゲート電極、前記第1絶縁膜および前記第2絶縁膜のパターンの側面に側壁絶縁膜を形成する工程と、
(h)前記(g)工程後、前記半導体基板上に露出した前記第1ゲート絶縁膜部分を除去する工程と、
(i)前記(h)工程後に露出した前記半導体基板の主面上に第2ゲート絶縁膜を形成する工程と、
(j)前記複数の第1ゲート電極、前記第1絶縁膜および前記第2絶縁膜のパターンの隣接間であって前記第2ゲート絶縁膜上に、前記第1方向に延在し、後に第2ゲート電極となる複数の第2導体層を形成する工程と、
(k)前記第2絶縁膜および前記側壁絶縁膜を除去する工程と、
(l)前記第1絶縁膜および前記複数の第2導体層の表面を覆うように層間絶縁膜を堆積する工程と、
(m)前記層間絶縁膜上に、後に第3ゲート電極となる第3導体層を堆積する工程と、
(n)前記第3導体層、前記層間絶縁膜および前記複数の第2導体層をパターニングすることにより、前記第1方向の分離がなされた複数の前記第2ゲート電極と、前記第1方向に対して交差する第2方向に延在する複数の前記第3ゲート電極を形成する工程と、
(o)前記複数の第3ゲート電極の隣接間の前記第1絶縁膜の一部をエッチングする工程とを有することを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、前記第3ゲート電極をパターニングする工程において、前記複数の第3ゲート電極の隣接間の前記第1絶縁膜の一部をエッチングすることを特徴とする半導体装置の製造方法。
- 請求項4記載の半導体装置の製造方法において、前記半導体基板の主面から前記第2ゲート電極の上面までの高さが、前記半導体基板の主面から前記第1ゲート電極の上面までの高さよりも高いことを特徴とする半導体装置の製造方法。
- 請求項4記載の半導体装置の製造方法において、前記複数の第3ゲート電極の隣接間の前記第1絶縁膜の厚さは、前記複数の第3ゲート電極の各々と前記複数の第1ゲート電極の各々との間の前記第1絶縁膜の厚さの半分以下であることを特徴とする半導体装置の製造方法。
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JP2004281662A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2005085903A (ja) * | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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