JP2006190938A - フラッシュメモリの製造方法 - Google Patents

Abstract

【課題】エッチングダメージを十分補償しながら金属層への異常酸化の発生を防止して工程の信頼性および素子の電気的特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜、第１ポリシリコン層、誘電体膜、第２ポリシリコン層およびハードマスクが積層された構造のゲートラインを形成する段階と、ゲートラインの側壁を酸化工程で酸化させてエッチングダメージを補償する段階と、ハードマスクの高さまで絶縁膜を形成する段階と、ハードマスクを除去して第２ポリシリコン層上にダマシンパターンを形成する段階と、ダマシンパターンの第２ポリシリコン層上に金属層を形成する段階とを含んでなる。
【選択図】図２

Description

本発明は、特にゲートラインの最上部層が金属層からなるフラッシュメモリの製造方法に関するものである。

ＤＲＡＭ／ＳＲＡＭ素子では、電源オフにして電力供給を断つと格納された情報が消去される。ＤＲＡＭは、スイッチ機能を行うトランジスタと、データ格納機能を行うキャパシタが一つのセルを構成し、電源供給が中断されると、セルに格納されたデータも自動消滅される揮発性メモリである。ＳＲＡＭは、フリップフロップ型のトランジスタ構造を有し、トランジスタ間の駆動程度の差に応じてデータを格納する揮発性メモリである。

これに対して、電力供給が断たれても格納された情報が保持される不揮発性メモリの場合、システムの運営に関与するデータまたは開発者が運営体制をプログラムして供給する目的で開発されて発展してきた。非揮発性メモリとしては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭなどが商用化されて使用されている。特に、最近、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリがモバイル通信機器、ＭＰ３、デジタルカメラなどの爆発的な成長と共に脚光を浴びている。

フローティングゲートとコントロールゲートの積層ゲート構造を持つ全ての不揮発性メモリ素子の製造工程でデザインルールが７０ｎｍ以下の場合、ゲートラインのＲＣ遅延問題によって通常の金属シリサイド（例えば、タングステンシリサイド）を最上部層として使用せず、金属層（例えば、タングステン層）を使用しなければならない。

ゲートラインの最上部層を金属層で形成する場合、パターニング工程でゲートラインを形成した後、ゲートライン側壁への酸化膜の形成の際に金属層の異常酸化を防止するために、酸化工程を選択的酸化(selective oxidation)方式で行っている。選択的酸化工程は、金属層に異常酸化が発生することを防止しながら、コントロールゲートとフローティングゲート側壁に酸化膜を形成する工程である。

ところで、選択的酸化工程を行う場合、金属層の異常酸化を防止することはできるが、極めて制限された条件で行われるため、ゲートラインパターニングの際に発生したエッチングダメージを十分補償することができないうえ、トンネル酸化膜に対する信頼性を確保することが難しいという問題点がある。

本発明の目的は、トンネル酸化膜、フローティングゲート用ポリシリコン層、誘電体膜およびコントロールゲート用ポリシリコン層が積層された構造でゲートラインを形成し、酸化工程でエッチングダメージを補償した後、コントロールゲート用ポリシリコン層上に形成される金属層をダマシン工程で形成することにより、エッチングダメージを十分補償しながら異常酸化の発生を防止して工程の信頼性および素子の電気的特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。

上記目的を達成するために、本発明のフラッシュメモリの製造方法は、半導体基板上にトンネル酸化膜、第１ポリシリコン層、誘電体膜、第２ポリシリコン層およびハードマスクが積層された構造のゲートラインを形成する工程と、前記ゲートラインの側壁を酸化工程で酸化させてエッチングダメージを補償する工程と、前記ハードマスクの高さまで絶縁膜を形成する工程と、前記ハードマスクを除去して前記第２ポリシリコン層上にダマシンパターンを形成する工程と、前記第２ポリシリコン層上の前記ダマシンパターンに金属層を形成する工程と、を含み、前記酸化工程後に前記金属層を形成することによって、前記金属層に異常酸化が発生するのを防止するようにしたことを特徴とするものである。

上記トンネル酸化膜としては、シリコン酸化膜または窒化酸化膜で５０Å〜１５０Åの厚さに形成することができる。

上記誘電体膜は、順に下部酸化膜と窒化膜と上部酸化膜とからなる積層構造として形成できる。その際、下部酸化膜または上部酸化膜は、熱酸化工程または化学気相蒸着法［化学気相成長法（ＣＶＤ；Chemical Vapor Deposition）ともいう］で３０Å〜１００Åの厚さに形成される。窒化膜もまたＣＶＤ法で３０Å〜８０Åの厚さに形成される。これらによる構造の他に、誘電体膜としてはアルミニウム酸化膜、ジルコニウム酸化膜、ハーフニウム酸化膜を単独で用いて形成し、あるいはそれらを選択的に混合させた積層構造で形成することもできる。

ハードマスクは、後工程に備えて、波紋（ダマシン；Damascene）パターンを形成するためのハードマスクを除去する際、側面シリコン酸化膜と第２ポリシリコン層との選択性を十分有する物質が使用されることが好ましく、例えばシリコン窒化膜でもって形成することができる。

また、金属層としては、耐熱性など後工程に対する耐性を有する物質で形成されることが好ましく、例えばタングステンで形成することができる。

本発明のフラッシュメモリの製造方法によれば、トンネル酸化膜、フローティングゲート用ポリシリコン層、誘電体膜およびコントロールゲート用ポリシリコン層が積層された構造でゲートラインを形成し、酸化工程でエッチングダメージを補償した後、コントロールゲート用ポリシリコン層上に形成される金属層をダマシンパターン工程で形成することにより、エッチングダメージを十分補償しながら金属層への異常酸化の発生を防止して工程の信頼性および素子の電気的特性を向上させることができる。

以下、本発明のフラッシュメモリの製造方法について好適な実施形態を図を参照して詳細に説明する。なお、以下の説明中、ある１つの膜である第１膜が、他の第２膜または半導体基板の‘上’に所在していると記載されている場合、あるいは接触していると記載されている場合は、第１膜は第２膜または半導体基板に直接接触して所在していることを意味し、またそれら第１，第２膜間に第３の膜が挟まれていることも意味するものとする。また、図面において各層の厚さや大きさの図示が説明の便宜上、そして明確性のために模式的に誇張されているが、同一の符号には同一の要素を付するものとする。

まず、図１（ａ）において、半導体基板１０１上に通常の工程でゲートラインを形成する。このゲートラインは、トンネル酸化膜１０２と、フローティングゲート用の第１ポリシリコン層１０３と、誘電体膜１０４〜１０６と、そしてコントロールゲート用の第２ポリシリコン層１０７が積層された構造で形成する。

トンネル酸化膜１０２は、シリコン酸化膜または窒化酸化膜によって厚さ５０Å〜１５０Åで形成することができる。誘電体膜１０４〜１０６は、下層から上層へ順に酸化膜１０４、窒化膜１０５、酸化膜１０６を積層させた構造で形成することができる。この際、下層酸化膜１０４または上層酸化膜１０６はいずれも熱酸化工程または化学気相成長法（ＣＶＤ）で形成でき、３０Å〜１００Åの厚さにする。窒化膜１０５もまた、ＣＶＤ法で３０Å〜８０Åの厚さに形成することができる。但し、かかる誘電体膜１０４〜１０６としては、上記下層酸化膜１０４、窒化膜１０５および上層酸化膜１０６による積層構造に代えて、アルミニウム酸化膜、ジルコニウム酸化膜、ハーフニウム酸化膜を単独で用いて形成し、あるいはこれらとシリコン酸化膜が選択的に混合された積層構造で形成することができる。

また、第２ポリシリコン層１０７上には、ゲートラインを形成するためのパターニング工程の際に、エッチングマスクとして用いられるハードマスク１０８を形成する。ハードマスク１０８は、代表的にシリコン窒化膜で形成することができ、ハードマスク１０８の厚さに応じて、後続の工程で第２ポリシリコン層１０７上に形成される金属層の厚さが決定されるので、これを考慮して適切な厚さに形成する。

一方、半導体基板１０１の素子分離領域には素子分離膜が形成されており、活性領域にはソース／ドレインが形成されている。

すなわち、ここまでの工程で明らかなように、本実施形態の製造方法が従来と異なる点は第２ポリシリコン層１０７上に金属層を形成しないことである。

つぎに、図１（ｂ）に示す酸化工程においては、ゲートラインを形成するパターニング工程の際に発生したエッチングダメージを緩和させるとともに、素子の電気的特性を向上させる。この酸化工程ではゲートライン１０２〜１０７の側壁に薄い酸化膜１０９が形成される。その場合、金属層が形成されていない状態で酸化工程が行われるため、金属層に異常酸化が発生することを懸念する必要がない。したがって、酸化工程をゆとりをもって実行できるため、ゲートラインのパターニングの際に発生したエッチングダメージを十分補償することができ、トンネル酸化膜に対する信頼性も確保することができる。

つぎに、図１（ｃ）に示す工程において、ハードマスク１０８の高さまで絶縁膜１１０を形成する。絶縁膜１１０は、ハードマスク１０８まで完全に覆われるように十分な厚さで全体構造上にシリコン酸化膜を形成した後、ブランケットエッチ(blanket etch)工程または化学的機械的研磨工程でシリコン酸化膜をハードマスク１０８の高さまで残留させる方式で形成することができる。

つぎの図１（ｄ）に示す工程においては、第２ポリシリコン層１０７上のハードマスク１０８を除去する。これにより、第２ポリシリコン層１０７上に波紋（ダマシン）パターン１１１が形成される。

図１（ｄ）に続く図２に示す工程では、金属層１１２を上記ダマシンパターン１１１上に形成する。この金属層１１２はタングステンで形成することが好ましく、ダマシンパターン１１１が完全に埋め込まれるように十分な厚さでその金属層１１２を全体構造上に形成した後、ブランケットエッチ工程または化学的機械的な研磨工程でタングステン層をダマシンパターン１１１の内部にのみ残留させる方式で形成する。

以上の工程によって、最上部層に金属層１１２を有するゲートラインが完全に形成される。

なお、以上の実施形態について本発明のフラッシュメモリの製造方法が説明されたが、本発明はかかる実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内であればその他の実施形態、応用例および変形例、そしてそれらの組み合わせも可能である。それれらの実施形態は本発明について開示し、当該技術分野で通常の知識を有する者に発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。

同図（ａ）〜（ｄ）は、本発明の実施形態に係るフラッシュメモリ素子の製造方法の工程順を示すそれぞれの断面図。 図１（ｄ）に続く工程を示す断面図。

符号の説明

１０１ 半導体基板
１０２ トンネル酸化膜
１０３ 第１ポリシリコン層
１０４ 下部酸化膜
１０５ 窒化膜
１０６ 上部酸化膜
１０７ 第２ポリシリコン層
１０８ ハードマスク
１０９ 酸化膜
１１０ 絶縁膜
１１１ ダマシンパターン
１１２ 金属層

Claims (10)

1. 半導体基板上にトンネル酸化膜、第１ポリシリコン層、誘電体膜、第２ポリシリコン層およびハードマスクが積層された構造のゲートラインを形成する工程と、
   前記ゲートラインの側壁を酸化工程で酸化させてエッチングダメージを補償する工程と、
   前記ハードマスクの高さまで絶縁膜を形成する工程と、
   前記ハードマスクを除去して前記第２ポリシリコン層上にダマシンパターンを形成する工程と、
   前記第２ポリシリコン層上の前記ダマシンパターンに金属層を形成する工程と、
   を含み、
   前記酸化工程後に前記金属層を形成することによって、前記金属層に異常酸化が発生するのを防止するようにしたことを特徴とするフラッシュメモリ素子の製造方法。
2. 前記トンネル酸化膜は、シリコン酸化膜または窒化酸化膜で５０Å〜１５０Åの厚さに形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
3. 前記誘電体膜は、順に下部酸化膜と窒化膜と上部酸化膜とによる積層構造で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
4. 前記下部酸化膜または前記上部酸化膜は、熱酸化工程または化学気相蒸着法で３０Å〜１００Åの厚さに形成されることを特徴とする請求項３記載のフラッシュメモリ素子の製造方法。
5. 前記窒化膜は、化学気相蒸着法で３０Å〜８０Åの厚さに形成されることを特徴とする請求項３記載のフラッシュメモリ素子の製造方法。
6. 前記誘電体膜は、アルミニウム酸化膜、ジルコニウム酸化膜、ハーフニウム酸化膜を単独で用いて形成し、あるいはこれらがシリコン酸化膜と選択的に混合された積層構造で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
7. 前記ハードマスクは、前記ダマシンパターンを形成するための前記ハードマスク除去の際に酸化物またはポリシリコンとの選択性を十分有する物質で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
8. 前記ハードマスクは、シリコン窒化膜で形成されることを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
9. 前記金属層は、耐熱性など後続の工程に対する耐性を有する物質で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
10. 前記金属層は、タングステンからなることを特徴とする請求項９記載のフラッシュメモリ素子の製造方法。

Images