TW201631744A - 電荷捕獲非揮發性記憶體裝置、製造其之方法及操作其之方法 - Google Patents

電荷捕獲非揮發性記憶體裝置、製造其之方法及操作其之方法 Download PDF

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Abstract

一種電荷捕獲非揮發性記憶體裝置是包含一源極區域以及一汲極區域，其被設置在一基板的一上方部分中並且藉由一第一捕獲區域、一通道區域、以及一第二捕獲區域來和彼此間隔開。一閘極堆疊結構是被設置在所述通道區域之上。包含一穿隧絕緣層、一第一電荷捕獲層、以及一第一阻擋絕緣層的一第一堆疊是被設置在所述第一捕獲區域之上。包含一穿隧絕緣層、一第二電荷捕獲層、以及一第二阻擋絕緣層的一第二堆疊是被設置在所述第二捕獲區域之上。一層間絕緣層是被設置在所述基板之上並且覆蓋所述閘極堆疊結構。一第一接點插塞以及一第二接點插塞是貫穿所述層間絕緣層，並且分別接觸所述源極區域以及所述汲極區域。一第三接點插塞是貫穿所述層間絕緣層，接觸所述閘極堆疊結構並且和所述第一電荷捕獲層以及所述第二電荷捕獲層重疊。

Description

電荷捕獲非揮發性記憶體裝置、製造其之方法及操作其之方法
本揭露內容的各種實施例是有關於非揮發性記憶體裝置。更特定的是有關於電荷捕獲非揮發性記憶體裝置、製造其之方法及操作其之方法。
相關申請案的交互參照
本申請案是根據第35號美國法典第119條(a)項以主張2015年2月17日申請的韓國申請案號10-2015-0024489的優先權，所述韓國申請案是以其整體被納入在此作為參考。
半導體記憶體裝置通常是被分類為揮發性記憶體裝置或是非揮發性記憶體裝置。揮發性記憶體裝置在其電源供應中斷時會失去其所儲存的資料，但是具有相當高的操作速度。換言之，其相當快速地讀出被儲存在記憶胞中的資料、或是將資料寫入所述記憶胞中。相對地，非揮發性記憶體裝置在其電源供應中斷時是保持其所儲存的資料，但是傾向於在較低的速度下操作。因此，非揮發性記憶體裝置是被使用在不具有固定的電源下需要保持資料的電子系統中。非揮發性記憶體裝置係包含遮罩唯讀 記憶體(MROM)裝置、可編程的唯讀記憶體(PROM)裝置、可抹除且可編程的唯讀記憶體(EPROM)裝置、電性可抹除且可編程的唯讀記憶體(EEPROM)裝置、快閃記憶體裝置、等等。
一般而言，所述MROM裝置、PROM裝置以及EPROM裝置是需要例如是一UV照射器之額外的設備來抹除其所儲存的資料。因此，在許多應用中，使用MROM裝置、PROM裝置以及EPROM裝置可能是不便的。相對地，EEPROM裝置以及快閃記憶體裝置是容許資料在無額外的設備下被電性地抹除及寫入。於是，EEPROM裝置以及快閃記憶體裝置可被應用在各種的領域中，例如是用於程式執行的系統、或是執行頻繁的資料更新的輔助記憶體裝置中。尤其，快閃記憶體裝置的一抹除操作可以藉由頁的單位來加以執行。所述快閃記憶體裝置能夠達成比EEPROM裝置高的集積密度。因此，快閃記憶體裝置是經常被用在大容量的輔助記憶體裝置中。
非揮發性記憶體裝置在每個記憶胞中所能夠儲存的資料量是依據在每個記憶胞中所儲存的位元數目而定。一種其中儲存單一位元的資料的記憶胞是被稱為單一位元胞或是單一位準胞(SLC)。相對地，一種其中儲存多位元的資料(例如是包含兩個位元或更多位元的資料)的記憶胞是被稱為一多位元胞、一多位準胞(MLC)或是一多狀態胞。隨著半導體記憶體裝置變成更加高度集積的，採用MLC的非揮發性記憶體裝置已經變成是更為盛行的。
快閃記憶體以及EEPROM裝置一般是具有一種堆疊的閘極結構，其包含垂直堆疊的一浮動閘極以及一控制閘極電極。然而，若介於 記憶胞之間的距離被縮減過多，則由於在所述記憶胞之間的干擾影響或是耦合電容，所述記憶胞的臨界電壓可能會變成不穩定的。因此，大量的研究及開發正被引導到判斷出記憶體裝置是如何可以利用電荷捕獲層而更有效地儲存資料。
各種的實施例是針對於電荷捕獲非揮發性記憶體裝置、製造其之方法以及操作其之方法。
根據一實施例，一種電荷捕獲非揮發性記憶體裝置是包含一源極區域以及一汲極區域，其被設置在一基板的一上方部分中並且藉由一第一捕獲區域、一通道區域、以及一第二捕獲區域來和彼此間隔開。一閘極堆疊結構是被設置在所述通道區域之上。包含一穿隧絕緣層、一第一電荷捕獲層、以及一第一阻擋絕緣層的一第一堆疊是被設置在所述第一捕獲區域之上。包含一穿隧絕緣層、一第二電荷捕獲層、以及一第二阻擋絕緣層的一第二堆疊是被設置在所述第二捕獲區域之上。一層間絕緣層是被設置在所述基板之上並且覆蓋所述閘極堆疊結構。一第一接點插塞以及一第二接點插塞是貫穿所述層間絕緣層，並且分別接觸所述源極區域以及所述汲極區域。一第三接點插塞是貫穿所述層間絕緣層，接觸所述閘極堆疊結構並且和所述第一電荷捕獲層以及所述第二電荷捕獲層重疊。
根據另一實施例，一種電荷捕獲非揮發性記憶體裝置是包含一選擇電晶體，其具有一MOS結構並且包含一選擇閘極端子、一第一端子、以及一第二端子。一第一電荷儲存電晶體是具有一第一電荷捕獲結構並且包含一第一控制閘極端子、一源極端子、以及一連接至所述選擇電晶體的 所述第一端子的端子。一第二電荷儲存電晶體是具有一第二電荷捕獲結構並且包含一第二控制閘極端子、一汲極端子、以及一連接至所述選擇電晶體的所述第二端子的端子。所述源極端子以及所述汲極端子是分別連接至一源極線以及一位元線。所述選擇閘極端子、所述第一控制閘極端子以及所述第二控制閘極端子是共同連接至單一字線。
根據另一實施例，一種電荷捕獲非揮發性記憶體裝置是包含複數個字線，其包含第一、第二及第三字線並且沿著列來加以配置。複數個位元線是分別沿著複數個行加以設置。複數個源極線是平行於所述列來延伸。複數個單元胞是分別位在所述列以及所述行的交叉點。所述複數個單元胞是包含一位在一第N列以及一第P行的第一單元胞、一位在第(N-1)列以及所述第P行的第二單元胞、以及一位在第(N+1)列以及所述第P行的第三單元胞，其中N及P的每一個是一整數。所述第一單元胞、所述第二單元胞以及所述第三單元胞的每一個是包含沿著一行方向串聯連接的一第一電荷儲存電晶體、一選擇電晶體、以及一第二電荷儲存電晶體。所述第一電荷儲存電晶體是具有一第一控制閘極端子以及一源極端子。所述選擇電晶體是具有一選擇閘極端子。所述第二電荷儲存電晶體是具有一第二控制閘極端子以及一汲極端子。所述第一單元胞的所述源極端子是電連接至所述第二單元胞的所述源極端子。所述第一單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第一字線。所述第二單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第二字線。所述第三單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是 共同連接至一第三字線。所述第一單元胞、所述第二單元胞以及所述第三單元胞的汲極端子是共同連接至相同的位元線。所述第一單元胞以及所述第二單元胞的所述源極端子是共同連接至相同的源極線。所述複數個單元胞的基體(bulk)區域是共同連接至相同的井偏壓線。
根據另一實施例，其提供有一種製造一電荷捕獲非揮發性記憶體裝置的方法。所述方法包含在一基板的一通道區域之上形成一包含一閘極絕緣圖案以及一閘極導電圖案的閘極堆疊結構。一第一虛設(dummy)間隙壁以及一第二虛設間隙壁是分別被形成在所述閘極堆疊結構的第一及第二側壁之上。所述第一虛設間隙壁包含一第一穿隧絕緣層、一第一電荷捕獲層、一第一阻擋絕緣層以及一第一間隙壁，並且延伸到在所述基板之上。所述第二虛設間隙壁包含一第二穿隧絕緣層、一第二電荷捕獲層、一第二阻擋絕緣層以及一第二間隙壁，並且延伸到在所述基板之上。一源極區域以及一汲極區域是被形成在所述基板的上方部分中，以分別和所述第一及第二虛設間隙壁自對準。一層間絕緣層是被形成在所述基板之上，以覆蓋所述閘極堆疊結構、所述第一及第二虛設間隙壁、所述源極區域以及所述汲極區域。所述層間絕緣層是被圖案化以形成一露出所述源極區域的第一接點孔洞、一露出所述汲極區域的第二接點孔洞、以及一露出所述閘極導電圖案與所述第一及第二間隙壁的第三接點孔洞。藉由所述第三接點孔洞而被露出的所述第一及第二間隙壁是被移除。所述第一、第二及第三接點孔洞是被填入一金屬層以形成一在所述第一接點孔洞中的第一接點插塞、一在所述第二接點孔洞中的第二接點插塞、以及一在所述第三接點孔洞中的第三接點插塞。
根據另一實施例，其提供有一種操作一電荷捕獲非揮發性記憶體裝置的方法，所述電荷捕獲非揮發性記憶體裝置是包含複數個字線，其包含第一、第二及第三字線並且沿著列來配置；複數個位元線，其分別沿著複數個行來設置；複數個源極線，其平行於所述列來延伸；以及複數個單元胞，其分別位在所述列以及所述行的交叉點；其中所述複數個單元胞是包含一位在一第N列以及一第P行的第一單元胞、一位在第(N-1)列以及所述第P行的第二單元胞、以及一位在第(N+1)列以及所述第P行的第三單元胞，其中N及P的每一個是一整數；其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的每一個包含沿著一行方向串聯連接的一第一電荷儲存電晶體、一選擇電晶體、以及一第二電荷儲存電晶體；其中所述第一電荷儲存電晶體是具有一第一控制閘極端子以及一源極端子；其中所述選擇電晶體是具有一選擇閘極端子；其中所述第二電荷儲存電晶體是具有一第二控制閘極端子以及一汲極端子；其中所述第一單元胞的所述源極端子是電連接至所述第二單元胞的所述源極端子；其中所述第一單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第一字線；其中所述第二單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第二字線；其中所述第三單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第三字線；其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的汲極端子是共同連接至相同的位元線；其中所述第一單元胞以及所述第二單元胞的所述源極端子是共同連接至相同的源極線；並且其中所述複數個單元胞的基體區域是共同連接 至相同的井偏壓線。所述方法包括施加一正編程電壓至從所述複數個字線所選的一個；施加一接地電壓至除了所選的字線之外的其餘的字線；施加一接地電壓至從所述複數個位元線所選的一個，以選擇位在所選的字線以及所選的位元線的一交叉點的單元胞；電性浮接除了所選的位元線之外的其餘的位元線；施加一正編程源極線電壓至連接到所選的單元胞的源極線；施加一接地電壓至其餘的源極線；以及施加一接地電壓至所述井偏壓線以選擇性地編程所選的單元胞的所述第一電荷儲存電晶體。
101‧‧‧主動區域
102‧‧‧隔離區域
103‧‧‧基板
104‧‧‧井區域
105‧‧‧溝槽隔離層
106‧‧‧源極區域
107‧‧‧汲極區域
111‧‧‧第一捕獲區域
112‧‧‧第二捕獲區域
113‧‧‧通道區域
120‧‧‧閘極堆疊結構
121‧‧‧閘極絕緣圖案
122‧‧‧閘極導電圖案
131‧‧‧第一穿隧絕緣層
132‧‧‧第二穿隧絕緣層
141‧‧‧第一電荷捕獲層
142‧‧‧第二電荷捕獲層
151‧‧‧第一阻擋絕緣層
152‧‧‧第二阻擋絕緣層
160‧‧‧層間絕緣層
161‧‧‧第一接點孔洞
162‧‧‧第二接點孔洞
163‧‧‧第三接點孔洞
163a‧‧‧第三上方的接點孔洞
163b‧‧‧第三下方的接點孔洞
171‧‧‧第一接點插塞
172‧‧‧第二接點插塞
173‧‧‧第三接點插塞
173a‧‧‧第三上方的接點插塞
173b‧‧‧第三下方的接點插塞
191‧‧‧第一反轉層
192‧‧‧第二反轉層
193‧‧‧第三反轉層
194‧‧‧第四反轉層
200‧‧‧胞陣列
211、212、213‧‧‧單元胞
220‧‧‧選擇電晶體
221、222、223‧‧‧單元胞
231、232、233‧‧‧單元胞
241、242、243‧‧‧單元胞
251‧‧‧第一電荷儲存電晶體
252‧‧‧第二電荷儲存電晶體
301-1、301-2、301-3‧‧‧主動區域
304‧‧‧井區域
306‧‧‧源極區域
307‧‧‧汲極區域
322-1、322-2、322-3、322-4‧‧‧閘極導電圖案
371‧‧‧第一接點插塞
372‧‧‧第二接點插塞
373-1、373-2、373-3、373-4‧‧‧第三接點插塞
401‧‧‧主動區域
402‧‧‧隔離區域
403‧‧‧基板
404‧‧‧P型井區域
405‧‧‧溝槽隔離層
406‧‧‧N型源極區域
407‧‧‧N型汲極區域
411‧‧‧第一捕獲區域
412‧‧‧第二捕獲區域
413‧‧‧通道區域
420‧‧‧閘極堆疊結構
421‧‧‧閘極絕緣圖案
422‧‧‧閘極導電圖案
430‧‧‧穿隧絕緣層
431‧‧‧第一穿隧絕緣層
432‧‧‧第二穿隧絕緣層
440‧‧‧電荷捕獲層
441‧‧‧第一電荷捕獲層
442‧‧‧第二電荷捕獲層
450‧‧‧阻擋絕緣層
451‧‧‧第一阻擋絕緣層
452‧‧‧第二阻擋絕緣層
460‧‧‧層間絕緣層
461‧‧‧第一接點孔洞
462‧‧‧第二接點孔洞
463‧‧‧第三接點孔洞
464、465‧‧‧空間
471‧‧‧第一接點插塞
472‧‧‧第二接點插塞
473‧‧‧第三接點插塞
490‧‧‧間隙壁絕緣層
491‧‧‧第一間隙壁
492‧‧‧第二間隙壁
BL‧‧‧位元線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
CG1‧‧‧第一控制閘極端子
CG2‧‧‧第二控制閘極端子
D‧‧‧汲極端子
S‧‧‧源極端子
SG‧‧‧選擇閘極端子
SL‧‧‧源極線
SL1‧‧‧第一源極線
SL2‧‧‧第二源極線
+Vebl‧‧‧正抹除位元線電壓
-Vee‧‧‧負抹除電壓
+Vesl‧‧‧正抹除源極線電壓
+Vew‧‧‧正抹除井電壓
+Vpbl‧‧‧正編程位元線電壓
+Vpp‧‧‧正編程電壓
+Vpsl‧‧‧正編程源極線電壓
+Vrbl‧‧‧正讀取位元線電壓
+Vrr‧‧‧正讀取電壓
+Vrsl‧‧‧正讀取源極線電壓
W1、W2、W3、W4‧‧‧寬度
WBL‧‧‧井偏壓線
WL‧‧‧字線
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線
本揭露內容的實施例在考量到所附的圖式以及所附的詳細說明下將會變得更明顯，其中：圖1是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的橫截面圖；圖2是在圖1中所示的電荷捕獲非揮發性記憶體裝置的等效電路圖；圖3是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一第一電荷儲存電晶體的一編程操作的橫截面圖；圖4是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一第二電荷儲存電晶體的一編程操作的橫截面圖；圖5是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一選擇性的抹除操作的橫截面圖；圖6是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一成批抹除(bulk erasure)操作的橫截面圖；圖7是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的另一成批 抹除操作的橫截面圖；圖8是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第一電荷儲存電晶體的一讀取操作的橫截面圖；圖9是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第二電荷儲存電晶體的一讀取操作的橫截面圖；圖10是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的一胞陣列的等效電路圖；圖11是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的一編程操作的等效電路圖；圖12是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的另一編程操作的等效電路圖；圖13是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的一選擇性的抹除操作的等效電路圖；圖14是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的另一選擇性的抹除操作的等效電路圖；圖15是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的一成批抹除操作的等效電路圖；圖16是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的一讀取操作的等效電路圖；圖17是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列的另一讀取操作的等效電路圖；圖18是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的一胞 陣列的佈局圖；以及圖19至24是描繪根據一實施例的一種製造一電荷捕獲非揮發性記憶體裝置的方法的橫截面圖。
將會瞭解到的是，儘管第一、第二、第三等等的術語可能在此被使用來描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件而已。因此，在某些實施例中的一第一元件可能在其它實施例中被稱為一第二元件，而不脫離本揭露內容的教示。
同樣將會理解到的是，當一元件被稱為位在另一元件"上"、"之上"、"上面"、"下"、"之下"或是"下面"時，其可以直接接觸所述另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是，在此所用的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的而已，因而並不欲限制本揭露內容的範疇。
進一步將會理解到的是，當一元件被稱為"連接"或"耦接"至另一元件時，其可以直接連接或耦接至所述另一元件、或是介於中間的元件可以存在。
圖1是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的橫截面圖。參照圖1，一具有一第一導電度的類型的井區域104(例如，一P型井區域)可被設置在一基板103的一上方部分中。所述基板103可以是一半導體基板，例如是一單晶矽基板。在某些實施例中，所述基板103可以是一絕緣體上矽(SOI)基板，其包含依序堆疊的一支撐基板、一埋入 式絕緣層以及一單晶矽層。若所述基板103是P型，則所述井區域104可以不是必要的。所述井區域104的一上方部分的一部分可以對應於一主動區域101。所述主動區域101可以藉由一隔離區域102所界定。一溝槽隔離層105可被設置在所述隔離區域102中。一重摻雜N型雜質的源極區域106以及一重摻雜N型雜質的汲極區域107可被設置在所述主動區域101中，並且和彼此間隔開。一第一捕獲區域111、一通道區域113以及一第二捕獲區域112可被界定在介於所述源極區域106與汲極區域107之間的井區域104中。所述通道區域113可被設置在所述第一及第二捕獲區域111及112之間。所述第一捕獲區域111可被設置在所述源極區域106與通道區域113之間，並且所述第二捕獲區域112可被設置在所述通道區域113與汲極區域107之間。
一閘極絕緣圖案121以及一閘極導電圖案122可以依序堆疊在所述通道區域113上。所述閘極絕緣圖案121以及閘極導電圖案122可以構成一選擇電晶體的一閘極堆疊結構120。所述選擇電晶體可被配置以具有一種金屬氧化物半導體(MOS)結構，其是由所述通道區域113、閘極絕緣圖案121以及閘極導電圖案122所構成的。在某些實施例中，所述閘極絕緣圖案121可包含一氧化物層，並且所述閘極導電圖案122可包含一多晶矽層或是一金屬層。若一高於所述選擇電晶體的一臨界電壓的電壓被施加至所述閘極導電圖案122，則一反轉層可被形成在所述通道區域113中。在所述通道區域113中所形成的反轉層可以作用為載子移動通過的一電流路徑。
一第一穿隧絕緣層131、一第一電荷捕獲層141以及一第一阻擋絕緣層151可以依序堆疊在所述第一捕獲區域111中的井區域104上。 所述第一穿隧絕緣層131可以延伸以覆蓋所述閘極堆疊結構120的一側壁的一整個表面。所述側壁可以是位在相對所述汲極區域107之處。於是，所述第一穿隧絕緣層131可包含一被設置在所述第一捕獲區域111中的井區域104上的部分、以及另一被設置在所述閘極堆疊結構120的側壁上的部分。
所述第一電荷捕獲層141以及第一阻擋絕緣層151的每一個亦可具有和所述第一穿隧絕緣層131相同的橫截面的輪廓。因此，所述第一電荷捕獲層141以及第一阻擋絕緣層151的每一個可包含一被設置在所述第一捕獲區域111中的井區域104上的部分、以及另一被設置在所述閘極堆疊結構120的側壁上的部分。
所述第一穿隧絕緣層131可包含一氧化物層。所述第一穿隧絕緣層131可以具有一厚度是小於所述閘極絕緣圖案121的一厚度。所述第一電荷捕獲層141可包含一氮化物層。所述第一阻擋絕緣層151可包含一氧化物層或是一高k的介電層，例如是一鋁氧化物(Al2O3)層。
一第二穿隧絕緣層132、一第二電荷捕獲層142以及一第二阻擋絕緣層152可以依序堆疊在所述第二捕獲區域112中的井區域104上。所述第二穿隧絕緣層132可以延伸以覆蓋所述閘極堆疊結構120的另一側壁的一整個表面。所述側壁可以是位在相對所述源極區域106之處。於是，所述第二穿隧絕緣層132可包含一被設置在所述第二捕獲區域112中的井區域104上的部分、以及另一被設置在所述閘極堆疊結構120的側壁上的部分。
所述第二電荷捕獲層142以及第二阻擋絕緣層152的每一個亦可具有和所述第二穿隧絕緣層132相同的橫截面的輪廓。因此，所述第二電荷捕獲層142以及第二阻擋絕緣層152的每一個可包含一被設置在所述 第二捕獲區域112中的井區域104上的部分、以及另一被設置在所述閘極堆疊結構120的側壁上的部分。
所述第二穿隧絕緣層132可包含一氧化物層。所述第二穿隧絕緣層132可以具有一厚度是小於所述閘極絕緣圖案121的一厚度。所述第二電荷捕獲層142可包含一氮化物層。所述第二阻擋絕緣層152可包含一氧化物層或是一高k的介電層，例如是一鋁氧化物(Al2O3)層。
一層間絕緣層160可被設置以覆蓋所述溝槽隔離層105、源極與汲極區域106及107、第一及第二阻擋絕緣層151及152、以及閘極導電圖案122。所述層間絕緣層160可以是一單層的絕緣材料或是一多層的絕緣材料。所述源極區域106可以藉由貫穿所述層間絕緣層160的一第一接點孔洞161而被露出，並且所述汲極區域107可以藉由貫穿所述層間絕緣層160的一第二接點孔洞162而被露出。所述閘極導電圖案122以及所述第一及第二阻擋絕緣層151及152可以藉由一貫穿所述層間絕緣層160的第三接點孔洞163而被露出。所述第三接點孔洞163可被分成一第三上方的接點孔洞163a以及一第三下方的接點孔洞163b。所述第三上方的接點孔洞163a可以從所述層間絕緣層160的一頂表面高度延伸到所述閘極導電圖案122的一頂表面高度，並且可以具有一垂直的側壁或是一傾斜的側壁。所述第三下方的接點孔洞163b可以從所述閘極導電圖案122的頂表面高度延伸到所述第一及第二阻擋絕緣層151及152的頂表面高度並且可以具有一圓形的側壁輪廓。所述第三下方的接點孔洞163b可以從所述第三上方的接點孔洞163a的側壁橫向地延伸，使得所述第三下方的接點孔洞163b可以具有一寬度是大於所述第三上方的接點孔洞163a的一寬度。
所述第一、第二及第三接點孔洞161、162及163分別可被填入一第一接點插塞171、一第二接點插塞172以及一第三接點插塞173。因此，所述第一接點插塞171以及第二接點插塞172分別可以接觸所述源極區域106與汲極區域107。在某些實施例中，一用於降低接觸電阻值的層(例如，一矽化物層)可被設置在所述第一接點插塞171與源極區域106之間、以及在所述第二接點插塞172與汲極區域107之間。
所述第三接點插塞173可包含一填充所述第三上方的接點孔洞163a的第三上方的接點插塞173a、以及一填充所述第三下方的接點孔洞163b的第三下方的接點插塞173b。所述第三上方的接點插塞173a以及第三下方的接點插塞173b可以是由相同的材料所形成的。換言之，所述第三上方的接點插塞173a以及第三下方的接點插塞173b可以構成單一個一體的主體，而在其之間並無任何異質的接面。
所述第三上方的接點插塞173a可以從所述通道區域113之上橫向地延伸到所述第一及第二捕獲層111、112之上。換言之，所述第三上方的接點插塞173a的一寬度W2可以是大於所述閘極導電圖案122的一寬度W1。因此，所述第三上方的接點插塞173a的兩個邊緣分別可以和所述第一捕獲區域111的一相鄰所述通道區域113的部分以及所述第二捕獲區域112的一相鄰所述通道區域113的部分垂直地重疊。
所述第三上方的接點插塞173a可以接觸所述閘極導電圖案122。所述第三下方的接點插塞173b可以和所述第一及第二捕獲區域111及112兩者垂直地重疊。所述第三下方的接點插塞173b的兩個側壁分別可以和所述源極區域106的一相鄰所述第一捕獲區域111的邊緣、以及所述汲極 區域107的一相鄰所述第二捕獲區域112的邊緣自對準。
所述第一、第二及第三接點插塞171、172及173可以是由相同的導電材料所形成的。在某些實施例中，所述第一、第二及第三接點插塞171、172及173可以是鎢材料。在某些其它實施例中，所述第一、第二及第三接點插塞171、172及173的每一個可包含複數個金屬層。
在所述第一捕獲區域111中，所述井區域104、第一穿隧絕緣層131、第一電荷捕獲層141、第一阻擋絕緣層151以及第三接點插塞173被垂直地堆疊，並且可以構成一第一電荷儲存電晶體。在所述第一電荷儲存電晶體中，所述第三接點插塞173可以作為一控制閘極電極，並且所述第一穿隧絕緣層131、第一電荷捕獲層141以及第一阻擋絕緣層151可以作為一閘極絕緣層。
在所述第二捕獲區域112中，所述井區域104、第二穿隧絕緣層132、第二電荷捕獲層142、第二阻擋絕緣層152以及第三接點插塞173被垂直地堆疊，並且可以構成一第二電荷儲存電晶體。在所述第二電荷儲存電晶體中，所述第三接點插塞173可以作為一控制閘極電極。所述第二穿隧絕緣層132、第二電荷捕獲層142以及第二阻擋絕緣層152可以作為一閘極絕緣層。
在所述第一捕獲區域111中，當一超過某一臨界值的垂直電場被施加到所述第三接點插塞173與井區域104之間時，產生在所述源極區域106的附近的熱載子可以貫穿所述第一穿隧絕緣層131，並且可被捕獲在所述第一電荷捕獲層141中。
類似地，在所述第二捕獲區域112中，當一超過某一臨界值 的垂直電場被施加在所述第三接點插塞173與井區域104之間時，產生在所述汲極區域107的附近的熱載子可以貫穿所述第二穿隧絕緣層132，並且可被捕獲在所述第二電荷捕獲層142中。
在此一情形中，所述第三接點插塞173可以作用為一產生所述垂直電場的電壓被施加到的一控制閘極電極。根據一實施例，所述第三接點插塞173可以是由金屬所形成的，例如是和所述第一及第二接點插塞171及172相同的金屬。由於所述第三接點插塞173是由金屬所形成，而不是多晶矽，因此相較於採用一多晶矽層作為控制閘極電極的一習知的非揮發性記憶體裝置，根據一實施例的電荷捕獲非揮發性記憶體裝置的一操作速度可加以改善。
圖2是在圖1中所示的電荷捕獲非揮發性記憶體裝置的等效電路圖。參照圖2，一具有一第一電荷捕獲結構的第一電荷儲存電晶體251、一選擇電晶體220、以及一具有一第二電荷捕獲結構的第二電荷儲存電晶體252可以彼此串聯連接。
所述第一電荷儲存電晶體251可包含連接至一源極線SL的一源極端子S。所述第一電荷儲存電晶體251的另一端子可以連接至所述選擇電晶體220。此外，所述第二電荷儲存電晶體252可包含連接至一位元線BL的一汲極端子D。所述第二電荷儲存電晶體252的另一端子可以連接至所述選擇電晶體220的另一端子。
如同參考圖1所述的，所述第一電荷儲存電晶體251的第一電荷捕獲結構可包含依序堆疊的一第一穿隧絕緣層、一第一電荷捕獲層、以及一第一阻擋絕緣層。再者，如同參考圖1所述的，所述第二電荷儲存 電晶體252的第二電荷捕獲結構可包含依序堆疊的一第二穿隧絕緣層、一第二電荷捕獲層、以及一第二阻擋絕緣層。所述選擇電晶體220的一選擇閘極端子SG、所述第一電荷儲存電晶體251的一第一控制閘極端子CG1、以及所述第二電荷儲存電晶體252的一第二控制閘極端子CG2可以連接至一單一或共同的字線WL。
參照圖1及2，所述選擇電晶體220的選擇閘極端子SG可以對應於所述閘極導電圖案122以及第三接點插塞173，因而所述第一電荷儲存電晶體251的第一控制閘極端子CG1以及所述第二電荷儲存電晶體252的第二控制閘極端子CG2可以對應於所述第三接點插塞173。
此外，所述第一電荷儲存電晶體251的源極端子S可以對應於所述源極區域106，並且所述第二電荷儲存電晶體252的汲極端子D可以對應於所述汲極區域107。再者，所述第一電荷儲存電晶體251、選擇電晶體220以及第二電荷儲存電晶體252可以彼此共用所述井區域104，並且所述井區域104可以連接至一井偏壓線WBL。
圖3是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第一電荷儲存電晶體的一編程操作的橫截面圖。在以下的實施例中，一編程操作是藉由正向地增加所述電荷儲存電晶體的一臨界電壓來加以執行。一抹除操作是藉由降低(換言之，負向地增加)所述電荷儲存電晶體的臨界電壓來加以執行。然而，在以下的實施例中執行的編程操作以及抹除操作是範例實施例，因而並不限於此。再者，一用於降低所述電荷儲存電晶體的一臨界電壓的編程操作以及一用於增加所述電荷儲存電晶體的一臨界電壓的抹除操作也可以是可供利用的。
在圖3中，和在圖1及2中所用的相同的元件符號是表示相同或類似的元件。參照圖3，為了編程所述第一電荷儲存電晶體251，一正編程電壓+Vpp可被施加至所述字線WL，並且一正編程源極線電壓+Vpsl可被施加至所述源極線SL。在此一情形中，所述位元線BL以及井區域104可以是接地的。在某些實施例中，所述正編程電壓+Vpp可以是高於所述選擇電晶體220以及第二電荷儲存電晶體252的臨界電壓，並且可以具有一充分的電壓位準以將產生在所述源極區域106的附近的熱電子透過所述第一穿隧絕緣層131來注入到所述第一電荷捕獲層141中。在某些實施例中，所述正編程源極線電壓+Vpsl可以具有一充分的電壓位準以產生一水平電場，所述水平電場是能夠在所述源極區域106的附近產生所述熱電子。所述正編程電壓+Vpp以及正編程源極線電壓+Vpsl可以根據熱電子的產生機制而為彼此不同的。
所述正編程電壓+Vpp可以透過所述字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。於是，所述選擇電晶體220以及第二電荷儲存電晶體252可被導通。換言之，反轉層可被形成在所述通道區域113以及第二捕獲區域112中。
此外，由於所述位元線BL是接地的，並且所述正編程源極線電壓+Vpsl被施加至所述源極線SL，因此一對應於所述正編程源極線電壓+Vpsl的水平電場可被產生在所述源極區域106與所述通道區域113及第二捕獲區域112中的反轉層之間。因此，如同藉由在圖3中所示的一虛線箭頭所指出的，載子(亦即，電子)可以從所述第二電荷儲存電晶體252的汲極區域107朝向所述第一電荷儲存電晶體251的源極區域106漂移。
再者，由於所述正編程電壓+Vpp是透過字線WL而被施加至所述第三接點插塞173並且所述井區域104是接地的，因此一對應於所述正編程電壓+Vpp的垂直電場可被產生在所述第一捕獲區域111中。因此，藉由所述水平電場而產生在所述源極區域106的附近的熱電子可以藉由所述垂直電場，透過所述第一穿隧絕緣層131而被注入到所述第一電荷捕獲層141之中。(見於圖3的部分"A")。因此，所述第一電荷儲存電晶體251的臨界電壓可以增高，使得所述第一電荷儲存電晶體251具有一經編程的狀態。
圖4是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第二電荷儲存電晶體的一編程操作的橫截面圖。在圖4中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖4，為了編程所述第二電荷儲存電晶體252，所述正編程電壓+Vpp可被施加至所述字線WL，並且一正編程位元線電壓+Vpbl可被施加至所述位元線BL。
在此一情形中，所述源極線SL以及井區域104可以是接地的。所述正編程電壓+Vpp可以是高於所述選擇電晶體220以及第一電荷儲存電晶體251的臨界電壓，並且可以具有一充分的電壓位準以將產生在所述汲極區域107的附近的熱電子透過所述第二穿隧絕緣層132而注入到所述第二電荷捕獲層142中。所述正編程位元線電壓+Vpbl可以具有一充分的電壓位準以產生一水平電場，所述水平電場是能夠在所述汲極區域107的附近產生所述熱電子。所述正編程電壓+Vpp以及正編程位元線電壓+Vpbl可以根據熱電子的產生機制而被設定為不同的。
所述正編程電壓+Vpp可以透過所述字線WL而被施加至所 述第三接點插塞173以及閘極導電圖案122。於是，所述選擇電晶體220以及第一電荷儲存電晶體251可被導通。換言之，反轉層可被形成在所述通道區域113以及第一捕獲區域111中。此外，由於所述源極線SL是接地的，並且所述正編程位元線電壓+Vpbl被施加至所述位元線BL，因此一對應於所述正編程位元線電壓+Vpbl的水平電場可被產生在所述汲極區域107與所述通道區域113及第一捕獲區域111中的反轉層之間。因此，如同藉由一虛線箭頭所指出的，載子(亦即，電子)可以從所述第一電荷儲存電晶體251的源極區域106朝向所述第二電荷儲存電晶體252的汲極區域107漂移。
再者，由於所述正編程電壓+Vpp是透過字線WL而被施加至所述第三接點插塞173，並且所述井區域104是接地的，一對應於所述正編程電壓+Vpp的垂直電場可被產生在所述第二捕獲區域112中。因此，藉由所述水平電場而產生在所述汲極區域107的附近的熱電子可以藉由所述垂直電場，透過所述第二穿隧絕緣層132而被注入到所述第二電荷捕獲層142之中。(見於圖4的部分"B")。因此，所述第二電荷儲存電晶體252的臨界電壓可以增高，使得所述第二電荷儲存電晶體252具有一經編程的狀態。
圖5是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一選擇性的抹除操作的橫截面圖。在圖5中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖5，為了選擇性地抹除被儲存在所述第一電荷儲存電晶體251中的資料，一負抹除電壓-Vee可被施加至所述字線WL，並且一正抹除源極線電壓+Vesl可被施加至所述源極線SL。在此一情形中，所述位元線BL可以是浮接的，並且所述井區域104可以是接地的。
所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl可被設 定成使得被捕獲在所述第一電荷捕獲層141中的電子是藉由一種能帶對能帶穿隧(BTBT)機制而被注入到所述源極區域106之中。再者，所述負抹除電壓-Vee可被設定成使得被捕獲在所述第二電荷捕獲層142中的電子並不被注入到接地的井區域104之中。
所述負抹除電壓-Vee可以透過所述字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。此外，所述正抹除源極線電壓+Vesl可以透過所述源極線SL而被施加至所述源極區域106。因此，對應於一在所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl之間的電壓差的一電場可被產生在作用為所述第一電荷儲存電晶體251的第一控制閘極端子CG1的第三接點插塞173與所述第一電荷儲存電晶體251的源極區域106之間。於是，被捕獲在所述第一電荷捕獲層141中的電子可以藉由一BTBT機制而被注入到所述源極區域106之中(見於圖5的部分"C")。因此，所述第一電荷儲存電晶體251的臨界電壓可被降低，使得所述第一電荷儲存電晶體251具有一經抹除的狀態。
當所述第一電荷儲存電晶體251被抹除時，由於連接至所述汲極區域107的位元線BL是電性浮接的，因此沒有電場被產生在所述第三接點插塞173與汲極區域107之間。一對應於所述負抹除電壓-Vee的電場可被產生在所述第三接點插塞173與所述第二捕獲區域112中的井區域104之間。如上所述，所述負抹除電壓-Vee可被設定成使得被捕獲在所述第二電荷捕獲層142中的電子並不被注入到接地的井區域104之中。於是，當所述第一電荷儲存電晶體251被抹除時，所述第二電荷儲存電晶體252可以不被抹除。
所述第二電荷儲存電晶體252亦可以利用與用於選擇性地抹除所述第一電荷儲存電晶體251的選擇性的抹除操作實質相同的方式而選擇性地被抹除。在此一情形中，所述源極線SL可以是浮接的，並且一正抹除位元線電壓+Vebl可被施加至所述位元線BL。所述正抹除位元線電壓+Vebl可以具有和所述正抹除源極線電壓+Vesl相同的電壓位準。
如上所述，所述第一及第二電荷儲存電晶體251及252的任一個可以選擇性地被抹除。若在圖1中所示的電荷捕獲非揮發性記憶體裝置被反覆地排列以提供一胞陣列，則共用單一字線WL的第一及第二電荷儲存電晶體251及252分別可以屬於兩個不同的頁。在此一情形中，所述第一電荷儲存電晶體251或是第二電荷儲存電晶體252可以藉由利用如同參考圖5所述的選擇性的抹除方法，以頁的單位來執行一抹除操作而選擇性地被抹除。
圖6是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的一成批抹除操作的橫截面圖。在圖6中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖6，為了同時成批抹除被儲存在所述第一及第二電荷儲存電晶體251及252中的資料，一負抹除電壓-Vee可被施加至所述字線WL，並且一正抹除源極線電壓+Vesl以及一正抹除位元線電壓+Vebl分別可被施加至所述源極線SL以及位元線BL。所述正抹除源極線電壓+Vesl以及正抹除位元線電壓+Vebl可以具有相同的電壓位準。所述井區域104可以是接地的，以同時成批抹除所述第一及第二電荷儲存電晶體251及252。
所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl可被設 定成使得被捕獲在所述第一電荷捕獲層141中的電子是藉由一BTBT機制而被注入到所述源極區域106之中。類似地，所述負抹除電壓-Vee以及正抹除位元線電壓+Vebl可被設定成使得被捕獲在所述第二電荷捕獲層142中的電子是藉由一BTBT機制而被注入到所述汲極區域107之中。
所述負抹除電壓-Vee可以透過所述字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。此外，所述正抹除源極線電壓+Vesl可以透過所述源極線SL而被施加至所述源極區域106。因此，對應於一在所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl之間的電壓差的一電場可被產生在作為所述第一電荷儲存電晶體251的第一控制閘極端子CG1的第三接點插塞173與所述第一電荷儲存電晶體251的源極區域106之間。於是，被捕獲在所述第一電荷捕獲層141中的電子可以藉由一BTBT機制而被注入到所述源極區域106之中(見於圖6的部分"D")。就此而論，當所述第一電荷儲存電晶體251具有一經抹除的狀態時，所述第一電荷儲存電晶體251的臨界電壓可被降低。
當所述第一電荷儲存電晶體251被抹除時，所述負抹除電壓-Vee可以透過字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122，並且所述正抹除位元線電壓+Vebl可以透過所述位元線BL而被施加至所述汲極區域107。因此，對應於一在所述負抹除電壓-Vee以及正抹除位元線電壓+Vebl之間的電壓差的一電場可被產生在作為所述第二電荷儲存電晶體252的第二控制閘極端子CG2的第三接點插塞173與所述第二電荷儲存電晶體252的汲極區域107之間。於是，被捕獲在所述第二電荷捕獲層142中的電子可以藉由一BTBT機制而被注入到所述汲極區域107之 中(見於圖6的部分"E")。就此而論，當所述第二電荷儲存電晶體252具有一經抹除的狀態時，所述第二電荷儲存電晶體252的臨界電壓可被降低。
根據參考圖6所述的成批抹除方法，所述第一及第二電荷儲存電晶體251及252的全部可以藉由一BTBT機制而同時成批被抹除。因此，若在圖1中所示的電荷捕獲非揮發性記憶體裝置被反覆地排列以提供一胞陣列，則所述第一及第二電荷儲存電晶體251及252的全部可以用區塊的單位同時被抹除，而不論一頁緩衝器電路的配置為何。
圖7是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的另一成批抹除操作的橫截面圖。在圖7中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖7，為了同時成批抹除被儲存在所述第一及第二電荷儲存電晶體251及252中的資料，一負抹除電壓-Vee可被施加至所述字線WL，並且所述源極線SL以及位元線BL可以是電性浮接的。在本實施例中，一正抹除井電壓+Vew可被施加至所述井區域104。所述負抹除電壓-Vee以及正抹除井電壓+Vew可被設定成使得被捕獲在所述第一及第二電荷捕獲層141及142中的電子是藉由一傅勒-諾德翰(FN)穿隧機制而被注入到所述井區域104之中。
當所述正抹除井電壓+Vew被施加至所述井區域104時，所述負抹除電壓-Vee可以透過字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。因此，對應於一在所述負抹除電壓-Vee以及正抹除井電壓+Vew之間的電壓差的一電場可被產生在作用為所述第一及第二電荷儲存電晶體251及252的第一及第二控制閘極端子CG1及CG2的第三接點插塞173與所述井區域104之間。於是，被捕獲在所述第一電荷捕獲層 141中的電子可以藉由一FN穿隧機制而被注入到所述井區域104之中。(見於圖7的部分"F")。被捕獲在所述第二電荷捕獲層142中的電子亦可以藉由一FN穿隧機制而被注入到所述井區域104之中。(見於圖7的部分"G")。就此而論，當所述第一及第二電荷儲存電晶體251及252兩者都具有一經抹除的狀態時，所述第一及第二電荷儲存電晶體251及252的臨界電壓可被設定為低的。
根據參考所述圖7的成批抹除方法，所述第一及第二電荷儲存電晶體251及252的全部可以藉由一FN穿隧機制而同時成批被抹除。因此，若在圖1中所示的電荷捕獲非揮發性記憶體裝置被反覆地排列以提供一胞陣列，則所述第一及第二電荷儲存電晶體251及252的全部可以用區塊的單位而同時被抹除，而不論一頁緩衝器電路的配置為何。
圖8是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第一電荷儲存電晶體251的一讀取操作的橫截面圖。在圖8中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖8，為了讀出被儲存在所述第一電荷儲存電晶體251中的資料，一正讀取電壓+Vrr可被施加至所述字線WL，並且一正讀取位元線電壓+Vrbl可被施加至所述位元線BL。所述源極線SL以及井區域104可以是接地的。所述正讀取電壓+Vrr可以是高於所述選擇電晶體220的一臨界電壓。此外，所述正讀取電壓+Vrr可以具有一介於具有一經抹除的狀態的第一電荷儲存電晶體251的一臨界電壓以及具有一經編程的狀態的第一電荷儲存電晶體251的一臨界電壓之間的中間位準(inter-level)。在某些實施例中，所述正讀取位元線電壓+Vrbl可以具有一充分的電壓位準，以完全地空乏所述第二捕獲區域112。
所述正讀取電壓+Vrr可以透過字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。於是，所述選擇電晶體220可被導通，使得一反轉層被形成在所述通道區域113中。若所述第一電荷儲存電晶體251具有一經抹除的狀態，則一反轉層可被形成在所述第一捕獲區域111中，但是若所述第一電荷儲存電晶體251具有一經編程的狀態，則沒有反轉層可被形成在所述第一捕獲區域111中。
首先，具有一經抹除的狀態的第一電荷儲存電晶體251的讀取操作將會在以下加以描述。明確地說，所述第一電荷儲存電晶體251以及選擇電晶體220可被導通，使得一第一反轉層191以及一第二反轉層192分別被形成在所述第一捕獲區域111以及通道區域113中。所述第一及第二反轉層191及192可以作為載子移動通過的電流路徑。此外，由於所述正讀取位元線電壓+Vrbl是透過位元線BL而被施加至所述汲極區域107，因此所述第二捕獲區域112可以藉由一表面擊穿現象而完全地空乏，因而作為所述汲極區域107的一延伸。因此，電子可以藉由一在所述源極區域106與汲極區域107之間的電壓差而從所述源極區域106漂移至所述汲極區域107。換言之，一通道電流可以從所述汲極區域107流到所述源極區域106。於是，一連接至所述位元線BL的感測放大器(未顯示)可以感測所述通道電流，其指出所述第一電荷儲存電晶體251是在一經抹除的狀態。接著，具有一經編程的狀態的第一電荷儲存電晶體251的一讀取操作將會在以下加以描述。明確地說，當所述選擇電晶體220被導通時，所述第一電荷儲存電晶體251可被關斷。因此，所述第二反轉層192是被形成在所述通道區域113中，但是所述第一反轉層191無法被形成在所述第一捕獲區域111中。因此， 由於所述正讀取位元線電壓+Vrbl是透過位元線BL而被施加至所述汲極區域107，因此所述第二捕獲區域112可以藉由一表面擊穿現象而完全地空乏，因而作為所述汲極區域107的一延伸。然而，由於沒有反轉層被形成在所述第一捕獲區域111中，因此沒有通道電流可以流動在所述源極區域106與汲極區域107之間。於是，此指出所述第一電荷儲存電晶體251是在一經編程的狀態。
圖9是描繪在圖1中所示的電荷捕獲非揮發性記憶體裝置的第二電荷儲存電晶體252的一讀取操作的橫截面圖。在圖9中，和在圖1及2中所用的相同的元件符號是表示相同的元件。參照圖9，為了讀出被儲存在所述第二電荷儲存電晶體252中的資料，所述正讀取電壓+Vrr可被施加至所述字線WL，並且一正讀取源極線電壓+Vrsl可被施加至所述源極線SL。所述位元線BL以及井區域104可以是接地的。
所述正讀取電壓+Vrr可以是高於所述選擇電晶體220的一臨界電壓。此外，所述正讀取電壓+Vrr可以具有一介於在一經抹除的狀態的第二電荷儲存電晶體252的一臨界電壓以及在一經編程的狀態的第二電荷儲存電晶體252的一臨界電壓之間的中間位準。在某些實施例中，所述正讀取源極線電壓+Vrsl可以具有一充分的電壓位準以完全地空乏所述第一捕獲區域111。
所述正讀取電壓+Vrr可以透過字線WL而被施加至所述第三接點插塞173以及閘極導電圖案122。於是，所述選擇電晶體220可被導通，使得一反轉層被形成在所述通道區域113中。若所述第二電荷儲存電晶體252是在一經抹除的狀態，則一反轉層可被形成在所述第二捕獲區域 112中，但是若所述第二電荷儲存電晶體252是在一經編程的狀態，則沒有反轉層可被形成在所述第二捕獲區域112中。
在一經抹除的狀態的第二電荷儲存電晶體252的讀取操作將會在以下加以描述。明確地說，所述第二電荷儲存電晶體252以及選擇電晶體220可被導通，使得一第三反轉層193以及一第四反轉層194分別被形成在所述第二捕獲區域112以及通道區域113中。所述第三及第四反轉層193及194可以作為載子移動通過的電流路徑。
由於所述正讀取源極線電壓+Vrsl是透過源極線SL而被施加至所述源極區域106，因此所述第一捕獲區域111可以藉由一表面擊穿現象而完全地空乏，因而作為所述源極區域106的一延伸。因此，電子可以藉由一在所述源極區域106與汲極區域107之間的電壓差，而從所述汲極區域107漂移至所述源極區域106。換言之，一通道電流可以從所述源極區域106流到所述汲極區域107。於是，一連接至所述源極線SL的感測放大器(未顯示)可以感測所述通道電流。此指出所述第二電荷儲存電晶體252是在一經抹除的狀態。
一經編程的狀態的第二電荷儲存電晶體252的一讀取操作在將會在以下加以描述。明確地說，當所述選擇電晶體220被導通時，所述第二電荷儲存電晶體252可被關斷。因此，所述第四反轉層194是被形成在所述通道區域113中，但是所述第三反轉層193無法被形成在所述第二捕獲區域112中。
由於所述正讀取源極線電壓+Vrsl是透過源極線SL而被施加至所述源極區域106，因此所述第一捕獲區域111可以藉由一表面擊穿現 象而完全地空乏，因而作為所述源極區域106的一延伸。然而，由於沒有反轉層被形成在所述第二捕獲區域112中，因此即使一電壓差存在於所述源極區域106與汲極區域107之間，也沒有通道電流可以流動在所述源極區域106與汲極區域107之間。此指出所述第二電荷儲存電晶體252是在一經編程的狀態。
圖10是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的一胞陣列200的等效電路圖。參照圖10，所述胞陣列200可包含複數個以列與行排列而具有一"4×3"矩陣形式的單元胞。所述胞陣列200的列數以及行數可以根據實施例而變化。即使列數以及行數是不同的，相同的配置及操作仍然可以等同地應用於那些實施例。
內含在所述胞陣列200中的單元胞的每一個可以具有和在圖1及2中所示的電荷捕獲非揮發性記憶體裝置相同的配置。換言之，所述胞陣列200的單元胞可被配置以包含串聯連接的一具有所述第一控制閘極端子CG1的第一電荷儲存電晶體、一具有所述選擇閘極端子SG的選擇電晶體、以及一具有所述第二控制閘極端子CG2的第二電荷儲存電晶體。於是，和在先前的實施例中所闡述的相同的元件的說明在以下將會被省略或是短略地提及，以避免重複解說。
所述胞陣列200的單元胞分別可以是位在所述列及行的交叉點。儘管未顯示在圖式中，構成在圖10中所示的胞陣列200的全部單元胞都可被設置在單一井區域上。一共同的井偏壓電壓可被施加至所述單一井區域。
內含在三行的每一行中的單元胞可以是彼此串聯連接的。位 在一第N列(其中N是一奇數的整數)以及一第P行(其中P是一整數)的一第一單元胞的一源極端子S可以直接連接至一位在第(N+1)列以及第P行的一交叉點的第二單元胞的一源極端子S。換言之，一對分別位在相同的行中的第N列以及第(N+1)列的相鄰的單元胞可以和彼此共用單一源極端子。
例如，位在一第一列以及一第一行的一交叉點的一單元胞211的一源極端子S可以直接連接至位在一第二列以及所述第一行的一交叉點的一單元胞221的一源極端子S。此外，位在一第三列以及一第一行的一交叉點的一單元胞231的一源極端子S可以直接連接至位在一第四列以及所述第一行的一交叉點的一單元胞241的一源極端子S。
位在一第M列(其中M是一偶數的整數)以及一第Q行(其中Q是一整數)的一交叉點的一第三單元胞的一汲極端子D可以直接連接至位在第(M+1)列以及所述第Q行的一交叉點的一第四單元胞的一汲極端子D。換言之，一對分別位在所述第M列及第(M+1)列並且共同連接至相同行的相鄰的單元胞可以和彼此共用單一汲極端子。
例如，位在所述第二列以及第一行的一交叉點的單元胞221的一汲極端子D可以直接連接至位在所述第三列以及第一行的一交叉點的單元胞231的一汲極端子D。
被排列在相同列中的單元胞的選擇閘極端子SG可以共同連接至單一字線。例如，被排列在所述第一列中的單元胞211、212及213的選擇閘極端子SG可以共同連接至一第一字線WL1。同樣地，被排列在所述第二列中的單元胞221、222及223的選擇閘極端子SG可以共同連接至一第二字線WL2。被排列在所述第三列中的單元胞231、232及233的選擇閘 極端子SG可以共同連接至一第三字線WL3。被排列在所述第四列中的單元胞241、242及243的選擇閘極端子SG可以共同連接至一第四字線WL4。
被排列在相同行中的單元胞的汲極端子D可以共同連接至單一位元線。例如，被排列在所述第一行中的單元胞211、221、231及241的汲極端子D可以共同連接至一第一位元線BL1。同樣地，被排列在所述第二行中的單元胞212、222、232及242的汲極端子D可以共同連接至一第二位元線BL2。被排列在所述第三行中的單元胞213、223、233及243的汲極端子D可以共同連接至一第三位元線BL3。
被排列在所述第N列以及第(N+1)列中的單元胞的源極端子S可以共同連接至單一源極線。例如，被排列在所述第一及第二列中的單元胞211、212、213、221、222及223的源極端子S可以共同連接至一第一源極線SL1。此外，被排列在所述第三及第四列中的單元胞231、232、233、241、242及243的源極端子S可以共同連接至一第二源極線SL2。
圖11是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的一編程操作的等效電路圖。在圖11中，例如，位在所述第二列以及所述第一行的一交叉點的單元胞221(在以下被稱為一所選的單元胞)的第一電荷儲存電晶體被編程。(見於在圖11中的虛線圓圈)。本實施例可被應用於編程在另一單元胞中的另一第一電荷儲存電晶體。
參照圖11，一正編程電壓+Vpp可被施加至連接到所選的單元胞221的選擇閘極SG的第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。一正編程源極線電壓+Vpsl可被施加至連接到所選的單元胞221的源極端子S的第一源極線SL1。其餘的源極線SL2可以是接地 的。連接至所選的單元胞221的汲極區域D的第一位元線BL1可以是接地的。其餘的位元線BL2及BL3可以是浮接的。儘管未顯示在圖11中，所述胞陣列被設置於其上的井區域可以是接地的。
在以上的偏壓條件下，所選的單元胞221的第一電荷儲存電晶體可以藉由以上參考圖3所述的一種通道熱載子注入機制而被編程。當所選的單元胞221的第一電荷儲存電晶體被編程時，所述第二及第三位元線BL2及BL3可以是浮接的。因此，在和所選的單元胞221共用所述第二字線WL2的非所選的單元胞(亦即，位在所述第二列以及第二及第三行的交叉點的單元胞222及223)的每一個的源極端子S與汲極端子D之間沒有水平電場可被產生。因此，一編程禁止條件可被施加至所述單元胞222及223。
當所選的單元胞221的第一電荷儲存電晶體被編程時，所述第二及第三位元線BL2及BL3可以是浮接的。因此，在和所選的單元胞221共用所述第二字線WL2的非所選的單元胞(亦即，位在所述第二列以及第二及第三行的交叉點的單元胞222及223)的每一個的源極端子S與汲極端子D之間沒有水平電場可被產生。因此，一編程禁止條件可被施加至所述單元胞222及223。
當所選的單元胞221的第一電荷儲存電晶體被編程時，所述第一字線WL1可以是接地的。因此，與所選的單元胞221共用所述第一源極線SL1的非所選的單元胞(亦即，位在所述第一列以及所述第一、第二及第三行的交叉點的單元胞211、212及213)的全部的選擇電晶體可被關斷。因此，一編程禁止條件亦可被施加至所述單元胞211、212及213。類似地，由於所述第三及第四字線WL3及WL4是接地的，因此一編程禁止條件亦可 被施加至所有連接至所述第三及第四字線WL3及WL4的單元胞231、232、233、241、242及243。
圖12是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的另一編程操作的等效電路圖。在圖12中，位在所述第二列以及第一行的一交叉點的單元胞221(在以下被稱為一所選的單元胞)的第二電荷儲存電晶體將會被編程。(見於在圖12中的虛線圓圈)。本實施例可被應用於編程另一單元胞的另一第二電荷儲存電晶體。
參照圖12，一正編程電壓+Vpp可被施加至連接到所選的單元胞221的選擇閘極SG的第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。一正編程位元線電壓+Vpbl可被施加至連接到所選的單元胞221的汲極端子D的第一位元線BL1。其餘的位元線BL2及BL3可以是接地的。連接至所選的單元胞221的源極區域S的第一源極線SL1可以是接地的。其餘的源極線SL2可以是浮接或接地的。儘管未顯示在圖12中，所述胞陣列被設置於其上的井區域可以是接地的。
在以上的偏壓條件下，所選的單元胞221的第二電荷儲存電晶體可以藉由參考圖4所述的一種通道熱載子注入機制而被編程。當所選的單元胞221的第二電荷儲存電晶體被編程時，所述第一、第三及第四字線WL1、WL3及WL4可以是接地的。因此，連接至接地的第一、第三及第四字線WL1、WL3及WL4的非所選的單元胞(亦即，所述單元胞211-213、231-233及241-243)並無法被編程，而不論被施加至所述位元線BL1-BL3以及源極線SL1及SL2的偏壓條件為何。當所選的單元胞221的第二電荷儲存電晶體被編程時，所述第二及第三位元線BL2及BL3可以是接地的。因 此，在和所選的單元胞221共用所述第二字線WL2以及第一源極線SL1的非所選的單元胞(亦即，位在所述第二列以及所述第二及第三行的交叉點的單元胞222及223)的每一個的源極端子S與汲極端子D之間沒有水平電場可被產生。因此，一編程禁止條件可被施加至所述單元胞222及223。
圖13是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的一選擇性的抹除操作的等效電路圖。根據一實施例，連接至所述第一至第四字線WL1-WL4的每一個的第一電荷儲存電晶體可被形成在一第一頁中，並且連接至所述第一至第四字線WL1-WL4的每一個的第二電荷儲存電晶體可被形成在一不同於所述第一頁的第二頁中。換言之，兩個頁都可以連接至所述第一至第四字線WL1-WL4的每一個。
內含在所述第一頁中並且連接至所述第二字線WL2的第一電荷儲存電晶體的選擇性的抹除操作將會加以描述。(見於在圖13中的虛線圓圈)。
所述抹除操作是藉由頁的單位來加以執行。參照圖13，一負抹除電壓-Vee可以選擇性地被施加至所述第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。此外，一正抹除源極線電壓+Vesl可被施加至所述源極線SL1及SL2的全部，並且所述位元線BL1-BL3的全部可以是浮接的。儘管未顯示在圖13中，所述胞陣列被設置於其上的井區域可以是接地的。
在以上的偏壓條件下，一在所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl之間的電壓差可以存在於連接至所述第二字線WL2的單元胞的每一個的源極端子S以及第一控制閘極端子CG1之間。被儲存在 連接至所述第二字線WL2的第一電荷儲存電晶體中的資料可以由於在所述負抹除電壓-Vee以及正抹除源極線電壓+Vesl之間的電壓差，藉由一BTBT機制而選擇性地被抹除。當連接至所述第二字線WL2的第一電荷儲存電晶體的全部被抹除時，所述第二電荷儲存電晶體的全部並無法被抹除，因為所述單元胞的汲極端子D的全部都是電性浮接的。
圖14是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的另一選擇性的抹除操作的等效電路圖。所述選擇性的抹除操作選擇性地只有抹除被儲存在內含於所述第二頁中並且連接至所述第二字線WL2的第二電荷儲存電晶體中的資料。(見於在圖14中的虛線圓圈)。
參照圖14，一負抹除電壓-Vee可以選擇性地被施加至所述第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。此外，一正抹除位元線電壓+Vebl可被施加至所述位元線BL1-BL3的全部，並且所述源極線SL1及SL2的全部都可以是浮接的。儘管未顯示在圖14中，所述胞陣列被設置於其上的井區域可以是接地的。
在以上的偏壓條件下，一在所述負抹除電壓-Vee以及正抹除位元線電壓+Vebl之間的電壓差可以存在於連接至所述第二字線WL2的單元胞的每一個的汲極端子D以及第二控制閘極端子CG2之間。被儲存在連接至所述第二字線WL2的第二電荷儲存電晶體中的資料可以由於在所述負抹除電壓-Vee以及正抹除位元線電壓+Vebl之間的電壓差，藉由一BTBT機制而選擇性地被抹除。當連接至所述第二字線WL2的第二電荷儲存電晶體的全部都選擇性地被抹除時，所述第一電荷儲存電晶體的全部並無法被抹除，因為所述單元胞的源極端子S的全部都是電性浮接的。
圖15是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的一成批抹除操作的等效電路圖。所述成批抹除操作是同時抹除被儲存在全部的單元胞，亦即所有單元胞的第一及第二電荷儲存電晶體中的資料。見於圖15中的虛線圓圈。
所述抹除操作可以藉由區塊的單位而被執行，而不論一頁緩衝器電路的配置為何。參照圖15，一負抹除電壓-Vee可被施加至全部的字線WL1-WL4。此外，一正抹除源極線電壓+Vesl可被施加至全部的源極線SL1及SL2。一正抹除位元線電壓+Vebl可被施加至全部的位元線BL1-BL3。儘管未顯示在圖15中，一接地電壓或是一正井抹除井電壓+Vew可被施加至所述胞陣列被設置於其上的井區域。
所述正抹除源極線電壓+Vesl以及正抹除位元線電壓+Vebl可以具有實質相同的電壓位準。當所述正井抹除井電壓+Vew被施加至所述井區域時，所述正井抹除井電壓+Vew可以具有和所述正抹除源極線電壓+Vesl以及正抹除位元線電壓+Vebl實質相同的電壓位準。
若所述接地電壓被施加至所述井區域，則如上參考圖6所述的，一在所述負抹除電壓-Vee與正抹除源極線電壓+Vesl或是正抹除位元線電壓+Vebl之間的電壓差可以存在於所述單元胞的每一個的源極端子S與第一控制閘極端子CG1之間、以及在所述單元胞的每一個的汲極端子D與第二控制閘極端子CG2之間。在此一情形中，被儲存在全部的第一及第二電荷儲存電晶體中的資料可以由於在所述負抹除電壓-Vee與正抹除源極線電壓+Vesl或是正抹除位元線電壓+Vebl之間的電壓差，藉由一BTBT機制而被抹除。
若所述正井抹除井電壓+Vew被施加至所述井區域，則如上參考圖7所述的，一在所述負抹除電壓-Vee與正井抹除井電壓+Vew之間的電壓差可以存在於所述單元胞的每一個的井區域與第一控制閘極端子CG1之間、以及在所述單元胞的每一個的井區域與第二控制閘極端子CG2之間。在此一情形中，被儲存在全部的第一及第二電荷儲存電晶體中的資料可以由於在所述負抹除電壓-Vee與正井抹除井電壓+Vew之間的電壓差，藉由一F-N穿隧機制而被抹除。在此種情形中，全部的源極線SL1及SL2以及全部的位元線BL1-BL3都可以是電性浮接的。
圖16是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的一讀取操作的等效電路圖。例如，讀出被儲存在位於所述第二列以及第一行的一交叉點的單元胞221(在以下被稱為一所選的單元胞)的第一電荷儲存電晶體中的資料的一讀取操作將會在以下加以描述。(見於圖16中的虛線圓圈)。此讀取操作可被應用來讀出被儲存在其它單元胞的任一個的第一電荷儲存電晶體中的資料。
參照圖16，一正讀取電壓+Vrr可被施加至連接到所選的單元胞221的選擇閘極端子SG的第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。此外，一正讀取位元線電壓+Vrbl可被施加至連接到所選的單元胞221的汲極端子D的第一位元線BL1，並且其餘的位元線BL2及BL3可以是接地的。再者，全部的源極線SL1及SL2可以是接地的。儘管未顯示在圖16中，所述井區域亦可以是接地的。
在以上的偏壓條件下，被儲存在所選的單元胞221的第一電荷儲存電晶體中的資料可以藉由以上參考圖8所述的機制而被讀出。在此 一情形中，所述讀取操作可以藉由感測一在所述第一源極線SL1以及第一位元線BL1之間流過所選的單元胞221的電流來加以執行。
當被儲存在所選的單元胞221的第一電荷儲存電晶體中的資料被讀出時，和所選的單元胞221共用所述第一位元線BL1的非所選的單元胞(亦即，所述單元胞211、231及241)的選擇電晶體可被關斷。這是由於所述字線WL1、WL3及WL4是接地的。因此，非所選的單元胞211、231及241無法對於一流過所述第一位元線BL1的電流有所影響。
此外，當被儲存在所選的單元胞221的第一電荷儲存電晶體中的資料被讀出時，和所選的單元胞221共用所述第一源極線SL1以及第二字線WL2的非所選的單元胞222及223並無法對於一流過所述第一源極線SL1的電流有所影響。這是由於在非所選的單元胞222及223的每一個的源極端子S與汲極端子D之間沒有電壓差存在。
再者，當被儲存在所選的單元胞221的第一電荷儲存電晶體中的資料被讀出時，被儲存在位於接地的字線WL1、WL3及WL4以及接地的位元線BL2及BL3的交叉點的非所選的單元胞212、213、232、233、242及243中的資料無法被讀出。這是由於非所選的單元胞212、213、232、233、242及243的全部的選擇電晶體都是被關斷的。
圖17是描繪在圖10中所示的電荷捕獲非揮發性記憶體裝置的胞陣列200的另一讀取操作的等效電路圖。例如，一讀出被儲存在位於所述第二列以及第一行的一交叉點的單元胞221(在以下被稱為一所選的單元胞)的第二電荷儲存電晶體中的資料的讀取操作將會在以下加以描述。(見於圖17中的虛線圓圈)。
此讀取操作可被應用以讀出被儲存在其它單元胞的任一個的第二電荷儲存電晶體中的資料。參照圖17，一正讀取電壓+Vrr可被施加至連接到所選的單元胞221的選擇閘極端子SG的第二字線WL2，並且其餘的字線WL1、WL3及WL4可以是接地的。此外，一正讀取源極線電壓+Vrsl可被施加至連接到所選的單元胞221的源極端子S的第一源極線SL1，並且其餘的源極線SL2可以是接地的。再者，連接至所選的單元胞221的汲極端子D的第一位元線BL1可以是接地的，並且其餘的位元線BL2及BL3可以是電性浮接的。儘管未顯示在圖17中，所述井區域可以是接地的。
在以上的偏壓條件下，被儲存在所選的單元胞221的第二電荷儲存電晶體中的資料可以藉由以上參考圖9所述的機制來加以讀出。在此一情形中，所述讀取操作可以藉由感測一在所述第一源極線SL1與第一位元線BL1之間流過所選的單元胞221的電流來加以執行。
當被儲存在所選的單元胞221的第二電荷儲存電晶體中的資料被讀出時，和所選的單元胞221共用所述第一位元線BL1的非所選的單元胞(亦即，所述單元胞211、231及241)的選擇電晶體可被關斷，因為所述字線WL1、WL3及WL4是接地的。因此，非所選的單元胞211、231及241無法對於一流過所述第一位元線BL1的電流有所影響。
此外，當被儲存在所選的單元胞221的第二電荷儲存電晶體中的資料被讀出時，和所選的單元胞221共用所述第一源極線SL1以及第二字線WL2的非所選的單元胞222及223並無法對於一流過所述第一源極線SL1的電流有所影響。這是由於非所選的單元胞222及223的汲極端子D是電性浮接的。
再者，當被儲存在所選的單元胞221的第二電荷儲存電晶體中的資料被讀出時，被儲存在位於所述接地的字線WL1、WL3及WL4以及所述浮接的位元線BL2及BL3的交叉點的非所選的單元胞212、213、232、233、242及243中的資料並無法被讀出。這是由於非所選的單元胞212、213、232、233、242及243的選擇電晶體的全部都是被關斷的。
圖18是描繪根據一實施例的一種電荷捕獲非揮發性記憶體裝置的一胞陣列的佈局圖。描繪在圖18中的佈局圖可以對應於圖10的等效電路圖。參照圖18，例如是三個主動區域301-1、301-2及301-3的複數個主動區域可被設置在一井區域304中。在某些實施例中，所述井區域304可以是P型。所述主動區域301-1、301-2及301-3可以是和彼此在一第一方向上間隔開。例如，所述第一方向可以是一水平的方向。
所述主動區域301-1、301-2及301-3的每一個可以延伸在一交叉所述第一方向的第二方向上，並且具有一條帶形狀。例如，所述第二方向可以是一垂直的方向。複數個閘極導電圖案322-1、322-2、322-3及322-4可被設置在所述井區域304以及主動區域301-1、301-2及301-3上，並且可以藉由閘極絕緣圖案(未顯示)以與所述井區域304以及主動區域301-1、301-2及301-3加以電性絕緣，所述閘極絕緣圖案是被設置在所述複數個閘極導電圖案322-1、322-2、322-3及322-4與主動區域301-1、301-2及301-3之間。
所述閘極導電圖案322-1、322-2、322-3及322-4可以是和彼此在所述第二方向上間隔開。所述閘極導電圖案322-1、322-2、322-3及322-4的每一個可以延伸在所述第一方向上，並且具有一條帶形狀。因此，所述閘極導電圖案322-1、322-2、322-3及322-4可以交叉所述主動區域301-1、 301-2及301-3。因此，單元胞可以分別被設置在所述閘極導電圖案322-1、322-2、322-3及322-4以及所述主動區域301-1、301-2及301-3的交叉點，以提供一具有一矩陣形式的胞陣列。
第三接點插塞373-1、373-2、373-3及373-4分別可被設置在所述閘極導電圖案322-1、322-2、322-3及322-4上。所述第三接點插塞373-1、373-2、373-3及373-4的每一個可被設置以和所述閘極導電圖案322-1、322-2、322-3及322-4的任一個完全地重疊。如同參考圖1的橫截面圖所述的，所述第三接點插塞373-1、373-2、373-3及373-4分別可以是直接接觸到所述閘極導電圖案322-1、322-2、322-3及322-4的頂表面。
此外，所述第三接點插塞373-1、373-2、373-3及373-4的每一個可以被橫向地擴大，以覆蓋所述閘極導電圖案322-1、322-2、322-3及322-4中的一個的側壁，並且延伸到相鄰所述對應的閘極導電圖案322-1、322-2、322-3或322-4的主動區域301-1、301-2及301-3的頂表面之上。在此一情形中，依序堆疊的一穿隧絕緣層、一電荷捕獲層以及一阻擋絕緣層可被設置在所述第三接點插塞373-1、373-2、373-3及373-4與所述主動區域301-1、301-2及301-3之間。所述穿隧絕緣層、電荷捕獲層以及阻擋絕緣層可以向上地延伸以覆蓋所述閘極導電圖案322-1、322-2、322-3及322-4的側壁。
一汲極區域307以及一源極區域306可以交替地被排列在每個主動區域301-1、301-2或301-3中，其是藉由所述第三接點插塞373-1、373-2、373-3及373-4而被露出。第一接點插塞371可以分別被設置在所述源極區域306上，並且第二接點插塞372可以分別被設置在所述汲極區域 307上。被設置在所述主動區域301-1上的第二接點插塞372可以電連接至一第一位元線BL1。被設置在所述主動區域301-2上的第二接點插塞372可以電連接至一第二位元線BL2。被設置在所述主動區域301-3上的第二接點插塞372可以電連接至一第三位元線BL3。
被設置在所述第三接點插塞373-1及373-2之間的第一接點插塞371可以電連接至一第一源極線SL1。被設置在所述第三接點插塞373-3及373-4之間的第一接點插塞371可以電連接至一第二源極線SL2。所述第三接點插塞373-1、373-2、373-3及373-4分別可以電連接至第一、第二、第三及第四字線WL1、WL2、WL3及WL4。
圖19至24是描繪根據一實施例的一種製造一電荷捕獲非揮發性記憶體裝置的方法的橫截面圖。參照圖19，一P型井區域404可被形成在一基板403的一上方部分中。一溝槽隔離層405可被形成在所述基板403的一隔離區域402中，以界定一主動區域401。若所述基板403是P型，則一用於形成所述P型井區域404的製程可被省略。一閘極堆疊結構420可被形成在所述主動區域401中的基板403上。所述閘極堆疊結構420可被形成以包含依序堆疊的一閘極絕緣圖案421以及一閘極導電圖案422。在某些實施例中，所述閘極絕緣圖案421可以是由一氧化物層所形成的，並且所述閘極導電圖案422可以是由一多晶矽層所形成的。所述井區域404的一和閘極堆疊結構420重疊的上方的區域可以對應於一通道區域413。
參照圖20，一穿隧絕緣層430、一電荷捕獲層440、一阻擋絕緣層450以及一間隙壁絕緣層490可以依序地形成在包含所述閘極堆疊結構420的基板的一整個表面上。所述穿隧絕緣層430可被形成以包含一氧化 物層。所述穿隧絕緣層430可被形成為比所述閘極絕緣圖案421薄。所述電荷捕獲層440可被形成以包含一氮化物層。所述阻擋絕緣層450可以是由一例如是鋁氧化物層的氧化物層或高k的介電層所形成的。所述間隙壁絕緣層490可被形成以包含一氮化物層。
儘管未顯示在圖式中，若例如是MOS電晶體的某些元件被形成在所述基板403的其它區域中，則一用於形成所述MOS電晶體的輕摻雜汲極(LDD)區域的離子植入製程可以在形成所述穿隧絕緣層430、電荷捕獲層440、阻擋絕緣層450以及間隙壁絕緣層490之前加以執行。
參照圖21，所述間隙壁絕緣層490可以被非等向性蝕刻，以分別在所述閘極導電圖案422的兩個側壁上形成一第一間隙壁491以及一第二間隙壁492。當所述間隙壁絕緣層490被非等向性蝕刻時，在所述閘極堆疊結構420的一頂表面上以及在所述基板403的一頂表面上的穿隧絕緣層430、電荷捕獲層440以及阻擋絕緣層450可被移除。因此，一第一穿隧絕緣層431、一第一電荷捕獲層441以及一第一阻擋絕緣層451可被形成在所述第一間隙壁491與閘極導電圖案422之間以及在所述第一間隙壁491與基板403(亦即，所述P型井區域404)之間。
再者，一第二穿隧絕緣層432、一第二電荷捕獲層442、以及一第二阻擋絕緣層452可被形成在所述第二間隙壁492與閘極導電圖案422之間以及在所述第二間隙壁492與基板403(亦即，所述P型井區域404)之間。所述第一穿隧絕緣層431、第一電荷捕獲層441、第一阻擋絕緣層451以及第一間隙壁491可以構成一第一虛設間隙壁。同樣地，所述第二穿隧絕緣層432、第二電荷捕獲層442、第二阻擋絕緣層452以及第二間隙壁492 可以構成一第二虛設間隙壁。
接著，利用所述閘極堆疊結構420與第一及第二間隙壁491及492作為離子植入遮罩，N型雜質離子可被植入所述主動區域401的井區域404中，以分別在所述閘極堆疊結構420的相對側形成一N型源極區域406以及一N型汲極區域407。在此一情形中，所述源極區域406與汲極區域407分別可以和所述第一及第二間隙壁491及492實質自對準。介於所述源極區域406與通道區域413之間的井區域404的一上方部分可以對應於一第一捕獲區域411，並且介於所述汲極區域407與通道區域413之間的井區域404的一上方部分可以對應於一第二捕獲區域412。
參照圖22，一層間絕緣層460可被形成在包含所述源極區域406以及汲極區域407的基板的一整個表面上。所述層間絕緣層460可以是由一種氧化物類型的絕緣材料所形成的。在某些實施例中，所述層間絕緣層460可以是由一多層的絕緣層所形成的。
所述層間絕緣層460可以利用一例如是光阻圖案的遮罩圖案而被圖案化，以形成一第一接點孔洞461、一第二接點孔洞462以及一第三接點孔洞463。所述第一接點孔洞461可被形成以露出所述源極區域406，並且所述第二接點孔洞462可被形成以露出所述汲極區域407。再者，所述第三接點孔洞463可被形成以露出所述閘極導電圖案422以及第一及第二間隙壁491及492。所述第三接點孔洞463可被形成以具有一寬度W3是大於所述閘極導電圖案422的一寬度W4。
參照圖23，藉由所述第三接點孔洞463所露出的第一及第二間隙壁491及492可加以移除，以分別提供露出所述第一捕獲區域411以 及第二捕獲區域412的一空間464以及一空間465。
為了形成所述空間464以及空間465，所述第一及第二間隙壁491及492可以利用一種濕式蝕刻製程來加以蝕刻，其利用一種化學溶液作為一能夠選擇性地移除所述第一及第二間隙壁491及492的蝕刻劑。若所述第一及第二間隙壁491及492是由一氮化物層所形成的，則用於移除所述第一及第二間隙壁491及492的濕式蝕刻製程可以利用一磷酸(H3PO4)溶液作為一蝕刻劑來加以執行。當所述第一及第二間隙壁491及492被移除時，所述第一及第二電荷捕獲層441及442的末端亦可能曝露到所述磷酸(H3PO4)溶液。然而，所述第一及第二電荷捕獲層441及442的每一個可被形成為相當薄的。因此，即使用於移除所述第一及第二間隙壁491及492的濕式蝕刻製程被執行，所述第一及第二電荷捕獲層441及442也可以是幾乎不被蝕刻的。當所述第一及第二間隙壁491及492被移除時，所述第三接點孔洞463可被擴大以形成所述空間464及465。於是，所述第一阻擋絕緣層451可以藉由所述空間464而被露出，並且所述第二阻擋絕緣層452可以藉由所述空間465而被露出。
參照圖24，所述第一、第二及第三接點孔洞461、462及463可以被填入一金屬層，以在所述第一接點孔洞461中形成一第一接點插塞471，在所述第二接點孔洞462中形成一第二接點插塞472，並且在所述第三接點孔洞463中形成一第三接點插塞473。在某些實施例中，所述第一、第二及第三接點插塞471、472及473可以是由一鎢層所形成的。或者是，所述第一、第二及第三接點插塞471、472及473的每一個可被形成以包含複數個金屬層。
101‧‧‧主動區域
102‧‧‧隔離區域
103‧‧‧基板
104‧‧‧井區域
105‧‧‧溝槽隔離層
106‧‧‧源極區域
107‧‧‧汲極區域
111‧‧‧第一捕獲區域
112‧‧‧第二捕獲區域
113‧‧‧通道區域
120‧‧‧閘極堆疊結構
121‧‧‧閘極絕緣圖案
122‧‧‧閘極導電圖案
131‧‧‧第一穿隧絕緣層
132‧‧‧第二穿隧絕緣層
141‧‧‧第一電荷捕獲層
142‧‧‧第二電荷捕獲層
151‧‧‧第一阻擋絕緣層
152‧‧‧第二阻擋絕緣層
160‧‧‧層間絕緣層
161‧‧‧第一接點孔洞
162‧‧‧第二接點孔洞
163‧‧‧第三接點孔洞
163a‧‧‧第三上方的接點孔洞
163b‧‧‧第三下方的接點孔洞
171‧‧‧第一接點插塞
172‧‧‧第二接點插塞
173‧‧‧第三接點插塞
173a‧‧‧第三上方的接點插塞
173b‧‧‧第三下方的接點插塞
W1、W2‧‧‧寬度

Claims (15)

  1. 一種電荷捕獲非揮發性記憶體裝置，其包括：一源極區域以及一汲極區域，其被設置在一基板的一上方部分中並且藉由一第一捕獲區域、一通道區域、以及一第二捕獲區域來和彼此間隔開；一閘極堆疊結構，其被設置在所述通道區域之上；一第一堆疊，其包含一穿隧絕緣層、一第一電荷捕獲層、以及一第一阻擋絕緣層，其被設置在所述第一捕獲區域之上；一第二堆疊，其包含一穿隧絕緣層、一第二電荷捕獲層、以及一第二阻擋絕緣層，其被設置在所述第二捕獲區域之上；一層間絕緣層，其被設置在所述基板之上並且覆蓋所述閘極堆疊結構；一第一接點插塞以及一第二接點插塞，其貫穿所述層間絕緣層並且分別接觸所述源極區域以及所述汲極區域；以及一第三接點插塞，其貫穿所述層間絕緣層，接觸所述閘極堆疊結構並且和所述第一電荷捕獲層以及所述第二電荷捕獲層重疊。
  2. 如申請專利範圍第1項的裝置，其中所述第三接點插塞包含：一第三上方的接點插塞，其接觸所述閘極堆疊結構的一頂表面；以及一第三下方的接點插塞，其是從所述第三上方的接點插塞延伸到所述閘極堆疊結構的側壁之上，而延伸到所述第一及第二捕獲區域之上。
  3. 如申請專利範圍第2項的裝置，其中所述第三上方的接點插塞是具有一寬度大於所述閘極堆疊結構的一寬度。
  4. 如申請專利範圍第3項的裝置，其中所述第三上方的接點插塞是和所述第一捕獲區域的一相鄰所述通道區域的部分以及所述第二捕獲區域的一 相鄰所述通道區域的部分垂直地重疊。
  5. 如申請專利範圍第2項的裝置，其中所述第三下方的接點插塞的兩端是分別和所述源極區域的一端以及所述汲極區域的一端自對準。
  6. 如申請專利範圍第2項的裝置，其中所述第三下方的接點插塞是被所述層間絕緣層所圍繞，並且具有一圓形的側壁輪廓。
  7. 如申請專利範圍第2項的裝置，其中所述源極區域的一端以及所述汲極區域的一端是分別和所述第三下方的接點插塞的兩個側壁自對準。
  8. 如申請專利範圍第1項的裝置，其中所述第三接點插塞是包含和所述第一及第二接點插塞相同的金屬層。
  9. 如申請專利範圍第8項的裝置，其中所述金屬層是包含一鎢層。
  10. 如申請專利範圍第1項的裝置，其中所述第一捕獲區域是被設置在所述源極區域與所述通道區域之間，以及其中所述第二捕獲區域是被設置在所述汲極區域與所述通道區域之間。
  11. 如申請專利範圍第1項的裝置，其中所述第一堆疊是從所述閘極堆疊結構的一第一側壁之上延伸到所述源極區域之上，以及其中所述第二堆疊是從所述閘極堆疊結構的一第二側壁延伸到所述汲極區域之上。
  12. 一種電荷捕獲非揮發性記憶體裝置，其包括：一選擇電晶體，其具有一MOS結構並且包含一選擇閘極端子、一第一 端子、以及一第二端子；一第一電荷儲存電晶體，其具有一第一電荷捕獲結構並且包含一第一控制閘極端子、一源極端子、以及一連接至所述選擇電晶體的所述第一端子的端子；以及一第二電荷儲存電晶體，其具有一第二電荷捕獲結構並且包含一第二控制閘極端子、一汲極端子、以及一連接至所述選擇電晶體的所述第二端子的端子，其中所述源極端子以及所述汲極端子是分別連接至一源極線以及一位元線，以及其中所述選擇閘極端子、所述第一控制閘極端子、以及所述第二控制閘極端子是共同連接至單一字線。
  13. 如申請專利範圍第12項的裝置，其中所述第一電荷儲存電晶體、所述選擇電晶體、以及所述第二電荷儲存電晶體是連接至單一井偏壓線。
  14. 一種電荷捕獲非揮發性記憶體裝置，其包括：複數個字線，其包含第一、第二及第三字線並且沿著列來配置；複數個位元線，其分別沿著複數個行來加以設置；複數個源極線，其平行於所述列來延伸；以及複數個單元胞，其分別位在所述列以及所述行的交叉點，其中所述複數個單元胞是包含一位在一第N列以及一第P行的第一單元胞、一位在第(N-1)列以及所述第P行的第二單元胞、以及一位在第(N+1)列以及所述第P行的第三單元胞，其中N及P的每一個是一整數，其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的每一個 包含沿著一行方向串聯連接的一第一電荷儲存電晶體、一選擇電晶體、以及一第二電荷儲存電晶體，其中所述第一電荷儲存電晶體是具有一第一控制閘極端子以及一源極端子，其中所述選擇電晶體是具有一選擇閘極端子，其中所述第二電荷儲存電晶體是具有一第二控制閘極端子以及一汲極端子，其中所述第一單元胞的所述源極端子是電連接至所述第二單元胞的所述源極端子，其中所述第一單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第一字線，其中所述第二單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第二字線，其中所述第三單元胞的所述第一控制閘極端子、所述選擇閘極端子、以及所述第二控制閘極端子是共同連接至一第三字線，其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的汲極端子是共同連接至相同的位元線，其中所述第一單元胞以及所述第二單元胞的所述源極端子是共同連接至相同的源極線，以及其中所述複數個單元胞的基體區域是共同連接至相同的井偏壓線。
  15. 如申請專利範圍第14項的裝置，其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的每一個 的所述第一電荷儲存電晶體是具有一包含一第一穿隧絕緣層、一第一電荷捕獲層、以及一第一阻擋絕緣層的第一電荷捕獲結構；以及其中所述第一單元胞、所述第二單元胞以及所述第三單元胞的每一個的所述第二電荷儲存電晶體是具有一包含一第二穿隧絕緣層、一第二電荷捕獲層、以及一第二阻擋絕緣層的第二電荷捕獲結構。
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