TWI648618B - Memory device - Google Patents

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TWI648618B
TWI648618B TW106102333A TW106102333A TWI648618B TW I648618 B TWI648618 B TW I648618B TW 106102333 A TW106102333 A TW 106102333A TW 106102333 A TW106102333 A TW 106102333A TW I648618 B TWI648618 B TW I648618B
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荒屋朋子
本間充祥
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東芝記憶體股份有限公司
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Abstract

本發明係一種記憶裝置，其包含：第1記憶體胞、及與第1記憶體胞相鄰之第2記憶體胞；及序列發生器，其於自第1記憶體胞讀取資料之情形時，對第2記憶體胞進行第1讀取，對第1記憶體胞進行第2讀取，對第2記憶體胞之閘極施加與第2讀取時不同之電壓，對第1記憶體胞進行第3讀取，基於第1至第3讀取之結果，產生記憶於第1記憶體胞之第1資料、及用以修正第1資料之第2資料。

Description

記憶裝置
本實施形態係關於記憶裝置。
作為一種記憶裝置，已知有例如NAND(Not and：與非)型快閃記憶體。
本發明之實施形態提供一種可更高速地輸出軟體位元資料之記憶裝置。 本實施形態之記憶裝置具備：第1記憶體胞、及與上述第1記憶體胞相鄰之第2記憶體胞；及序列發生器，其於自上述第1記憶體胞讀取資料之情形時，對上述第2記憶體胞進行第1讀取，對上述第1記憶體胞進行第2讀取，對上述第2記憶體胞之閘極施加與上述第2讀取時不同之電壓，對上述第1記憶體胞進行第3讀取，基於上述第1至第3讀取之結果，產生記憶於上述第1記憶體胞之第1資料、及用以修正上述第1資料之第2資料。
以下，參照圖式對實施形態進行說明。該說明時，在全部圖中，對共通之部分標註共通之參照符號。 ＜1＞第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，舉記憶體胞電晶體積層於半導體基板之上方之三維積層型NAND型快閃記憶體為例進行說明。 ＜1-1＞構成 ＜1-1-1＞關於記憶體系統之構成 首先，對本實施形態之包含半導體記憶裝置之記憶體系統之構成，使用圖1進行說明。 如圖1所示般，記憶體系統1具備NAND型快閃記憶體（NAND flash memory）100，及記憶體控制器200。記憶體控制器200與NAND型快閃記憶體100亦可例如藉由該等之組合構成一個半導體裝置。作為其例，可舉出如SDTM 卡之記憶卡、或SSD(solid state drive：固態驅動器)等。另，記憶體系統1亦可構成為進而具備主機器件300。 NAND型快閃記憶體100具備複數個記憶體胞電晶體，非揮發性記憶資料。NAND型快閃記憶體100之構成之詳情將於之後敘述。 記憶體控制器200，響應來自主機器件300之指令，而對NAND型快閃記憶體100命令讀取、寫入及抹除等。 記憶體控制器200具備：主機介面電路（Host I/F）201、內建記憶體（RAM：Random access memory：隨機存取記憶體）202、處理器（CPU：Central processing unit：中央處理單元）203、緩衝記憶體204、NAND介面電路（NAND I/F）205、及ECC電路（錯誤修正電路或ECC）206。 主機介面電路201經由控制器匯流排與主機器件300連接，擔負記憶體控制器200與主機器件300之通訊。且，主機介面電路201將自主機器件300接收之指令及資料，分別傳送至CPU203及緩衝記憶體204。主機介面電路201響應CPU203之指令，將緩衝記憶體204內之資料向主機器件300傳送。 NAND介面電路205經由NAND匯流排與NAND型快閃記憶體100連接。且，NAND介面電路205負責NAND型快閃記憶體100與記憶體控制器200之通訊。且，NAND介面電路205將自CPU203接收之指令，傳送至NAND型快閃記憶體100。再者，NAND介面電路205於資料之寫入時將快閃記憶體204內之寫入資料，向NAND型快閃記憶體100傳送。再者，NAND介面電路205於資料之讀取時將從NAND型快閃記憶體100讀取之資料，向緩衝記憶體204傳送。 NAND匯流排進行按照NAND介面之信號之收發。該信號之具體例係指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號WEn、讀取啟動信號REn、就緒・忙碌信號RBn、及輸入輸出信號I/O。 信號CLE係向NAND型快閃記憶體100通知輸入信號I/O為指令之信號，信號ALE係向NAND型快閃記憶體100通知輸入信號I/O為位址之信號。信號WEn係於低位準下被確定，用以將輸入信號I/O讀取至NAND型快閃記憶體100之信號。所謂“確定”，意指信號（或邏輯）為有效（active）之狀態，作為與此相對之用語“取消”，意指信號（或邏輯）為無效（inactive）之狀態。信號REn亦係於低位準下被確定，用以自NAND型快閃記憶體100讀取輸出信號I/O之信號。就緒・忙碌信號RBn係顯示NAND型快閃記憶體100為就緒狀態（可接收來自記憶體控制器200之指令之狀態），或忙碌狀態（無法接收來自記憶體控制器200之指令之狀態）之信號，低位準顯示忙碌狀態。輸入輸出信號I/O例如係8位元之信號。且，輸入輸出信號I/O係於NAND型快閃記憶體100與記憶體控制器200間，進行信號收發之資料之實體，係指令、位址、寫入資料及讀取資料等。 CPU203控制記憶體控制器200整體之動作。例如，自主機器件300接收到寫入指令時，CPU203基於NAND介面電路205發出寫入指令。讀取及抹除時亦相同。CPU203執行平均抹寫(wear leveling)等之用以管理NAND型快閃記憶體100之各種處理。再者，CPU203執行各種運算。例如，執行資料之加密處理或隨機化處理等。再者，如上述般，主機器件300包含於記憶體系統1之情形中，CPU203負責記憶體系統1整體之動作。 ECC電路206執行資料之錯誤修正(ECC：Error Checking and Correcting：錯誤檢查與修正)處理。即，ECC電路206於資料之寫入時，基於寫入資料產生奇偶性(parity)。且，ECC電路206於資料之讀取時，自上述奇偶性產生校正子而檢測出錯誤，並修正該錯誤。另，CPU230亦可具有ECC電路206之功能。 但，NAND型快閃記憶體伴隨元件之細微化，臨限值分佈之間之間隔會變小。因此，資料之讀取時有被讀出錯誤之資料，資料之可靠性降低之可能性。因此，考慮採用於ECC電路例如使用LDPC（Low density parity check：低密度奇偶檢查）碼之錯誤修正方法。 使用該LDPC碼之錯誤修正方法中，除以一般之讀取動作讀取之值（硬值或硬體位元資料）外，需要其他值（軟值或軟體位元資料）。 本實施形態中，可藉由後述之第1~第3動作，產生一般之讀取資料、軟體位元資料。ECC電路206可使用軟體位元資料，進行錯誤修正動作。所謂軟體位元資料，係顯示記憶體胞電晶體MT之臨限值電壓值在哪個位置（例如，在某位準之臨限值分佈之中心附近，或在分佈之右側、抑或在分佈之左側等）之資訊。換言之，軟體位元資料係顯示所讀取之資料之“概率”之資訊。 內建記憶體202係例如DRAM等半導體記憶體，且作為CPU203之作業區域使用。且，內建記憶體202記憶用以管理NAND型快閃記憶體100之韌體、或各種管理表格等。 ＜1-1-2＞關於NAND型快閃記憶體之構成 接著，使用圖2對NAND型快閃記憶體100之構成進行說明。 如圖2所示般，NAND型快閃記憶體100具備周邊電路110及核心部120。 核心部120具備記憶體胞陣列130、感測電路140、及列解碼器（R/D）150。 記憶體胞陣列130具備複數個非揮發性記憶體胞電晶體，複數個非揮發性記憶體胞電晶體之各者與字元線及位元線產生關聯。且，記憶體胞陣列130具備複數個非揮發性記憶體胞電晶體之集合的複數個(圖2之例係3個)區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK例如係資料之抹除單位，同一區塊BLK內之資料被統一抹除。 資料之抹除可以區塊BLK單位，或小於區塊BLK之單位進行。關於抹除方法，例如記載於標題為“非揮發性半導體存儲裝置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”之於2011年9月18日申請之美國專利申請案13/235,389號。又，記載於標題為“非揮發性半導體存儲裝置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”之於2010年1月27日申請之美國專利申請案12/694,690號。再者，記載於標題為“非揮發性半導體存儲裝置及其資料抹除方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF)”之於2012年5月30日申請之美國專利申請案13/483,610號。該等專利申請案係其整體藉由參照而援用於本申請案說明書中。 區塊BLK之各者具備記憶體胞電晶體串聯連接之NAND串131之集合的複數個(例如圖2之例係3個)串單元SU(SU0、SU1、SU2、…)。當然，記憶體胞陣列130內之區塊數、或1區塊BLK內之串單元數為任意。將顯示記憶體胞陣列130內之區塊之物理上位置關係者稱作區塊位址。 列解碼器150選擇與區塊位址對應之區塊之任一字元線。 感測電路140具備複數個感測放大器單元SAU。複數個感測放大器單元SAU於資料之讀取時，感測自記憶體胞電晶體對位元線讀取之資料。 周邊電路110具備序列發生器111、暫存器112、及驅動器113。 序列發生器111控制NAND型快閃記憶體100整體之動作。 暫存器112記憶各種信號。例如，暫存器112記憶資料之寫入或抹除動作之狀態，藉此對控制器通知動作是否正常完成。另，暫存器112亦可記憶各種表格。 驅動器113將資料之寫入、讀取、及抹除所需之電壓，供給至列解碼器150、感測電路140、及未圖示之源極線驅動器。 ＜1-1-3＞關於區塊BLK之構成 接著，使用圖3對上述區塊BLK之構成進行說明。 如圖3所示，區塊BLK包含複數個NAND串131。NAND串131之各者包含複數（圖3之例係8個）記憶體胞電晶體MT(MT0～MT7)及選擇電晶體ST1、ST2。記憶體胞電晶體MT具備控制閘極與電荷累積層，非揮發地記憶資料。且，記憶體胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。 同一區塊內之選擇電晶體ST1及ST2之閘極分別與選擇閘極線SGD及SGS共通連接。同樣，同一區塊內之記憶體胞電晶體MT0~MT7之控制閘極分別與字元線WL0~WL7共通連接。 記憶體胞陣列130內位於同一行NAND串131之選擇電晶體ST1之汲極與位元線BL（BL0~BL（L-1）：L係2以上之自然數）共通連接。即，位元線BL在複數個區塊BLK間共通地連接NAND串131。再者，複數個選擇電晶體ST2之源極共通地連接於源極線SL。 本例中，1個記憶體胞電晶體MT例如可記憶1位元資料。將連接於同一字元線之記憶體胞所記憶的位元之集合稱作頁面。即，於1條字元線WL上分配1個頁面，包含8條字元線WL之區塊BLK將具有8個頁面量之容量。或者換言之，所謂“頁面”，亦可定義為藉由連接於同一字元線之記憶體胞形成之記憶體空間之一部分。資料之寫入及讀取亦可該每個頁面進行（將該讀取方法稱作逐頁讀取(page-by-page reading)）。 另，記憶體胞陣列130亦可構成為記憶體胞電晶體三維積層於半導體基板之上方。關於如此之構成，例如記載於標題為“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請案12/407,403號。又，記載於標題為“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請案12/406,524號、標題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專利申請案12/679,991號、及標題為“半導體記憶體及其製造方法”之於2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案係其整體藉由參照而援用於本申請案說明書中。 ＜1-1-4＞關於感測電路之構成 ＜1-1-4-1＞關於感測電路之概要 接著，使用圖3對感測電路140之構成進行說明。 如圖3所示，感測電路140具備設於每個位元線BL之感測放大器單元SAU（SAU0~SAU（L-1））。 感測放大器單元SAU之各者具備感測放大器部SA、運算部OP、及例如4個鎖存電路SDL、LDL、UDL、及XDL。 感測放大器部SA感測讀取至對應之位元線BL之資料，根據寫入資料對位元線BL施加電壓。即，感測放大器部SA係直接控制位元線BL之模組。且，例如藉由序列發生器111對感測放大器部SA給予控制信號STB。感測放大器部SA確定於信號STB被確定之時點讀取之資料（“0”或“1”），將其傳送至鎖存電路SDL、LDL、UDL、及XDL至任一者。 鎖存電路SDL、LDL、UDL、及XDL暫時記憶讀取資料及寫入資料。運算部OP對記憶於鎖存電路SDL、LDL、UDL、及XDL之資料，進行否定（NOT）運算、邏輯和（OR）運算、邏輯積（AND）運算、互斥邏輯和（XOR）運算等各種邏輯運算。另，序列發生器111亦可對記憶於鎖存電路SDL、LDL、UDL、及XDL之資料，進行各種邏輯運算。亦可整合序列發生器111及運算部OP，作為序列發生器處理。 該等感測放大器部SA、鎖存電路SDL、LDL、UDL、及XDL以及運算部OP，係以可互相收發資料之方式並藉由匯流排連接。 感測電路140之資料之輸入輸出係經由鎖存電路XDL進行。即，從記憶體控制器200接收之資料經由鎖存電路XDL，傳送至鎖存電路SDL、LDL、UDL、或感測放大器部SA。又，鎖存電路SDL、LDL、UDL、或感測放大器部SA之資料經由鎖存電路XDL，向記憶體控制器200發送。且，鎖存電路XDL作為NAND型快閃記憶體100之快閃記憶體發揮功能。因此，鎖存電路SDL、LDL、及UDL即使在使用中鎖存電路XDL空閒，NAND型快閃記憶體100亦可為就緒狀態。 ＜1-1-4-2＞關於感測放大器部SA之構成 使用圖4，對感測放大器部SA之構成進行說明。 如圖4所示，感測放大器部SA具備感測部16及連接部15。 連接部15連接對應之位元線BL與感測部16，控制位元線BL之電位。具體言之，連接部15具備n通道MOS電晶體15a及15b。電晶體15a，係於閘極施加信號BLS，源極與所對應之位元線BL連接。電晶體15b，係源極與電晶體15a之汲極連接，對閘極施加信號BLC，汲極與節點SCOM連接。電晶體15b係用以將對應之位元線BL箝位為對應於信號BLC之電位者。 感測部16感測對位元線BL讀取之資料。感測部16具備n通道MOS電晶體16a~16g、p通道MOS電晶體16h、及電容元件16i。 電晶體16h，係於閘極連接節點INV_S，汲極與節點SSRC連接，於源極給予電源電壓VDD。電晶體16h係用以充電位元線BL及電容元件16i者。電晶體16a，係於閘極給予信號BLX，汲極與節點SSRC連接，源極與節點SCOM連接。電晶體16a係用以預充電位元線BL者。電晶體16c，係於閘極給予信號HLL，汲極與節點SSRC連接，源極與節點SEN連接。電晶體16c係用以充電電容元件16i者。電晶體16b，自於閘極給予信號XXL，汲極與節點SEN連接，源極與節點SCOM連接。電晶體16b係資料感測時用以放電節點SEN者。電晶體16g，係閘極與節點INV_S連接，汲極與節點SCOM連接，源極與節點SRCGND連接。電晶體16g係用以將位元線BL固定成固定電位者。 電容元件16i，係於位元線BL之預充電時被充電，一電極與節點SEN連接，於另一電極給予信號CLK。 電晶體16d，係於閘極給予信號BLQ，源極與節點SEN連接，汲極與節點LBUS連接。節點LBUS係用以連接感測部16與鎖存電路之信號路徑。電晶體16e，係於閘極給予信號STB，汲極與節點LBUS連接。電晶體16e係用以決定資料之感測時點，且將讀取之資料記憶於鎖存電路者。 電晶體16f，係閘極與節點SEN連接，汲極與電晶體16e之源極連接，源極接地。電晶體16f係用以檢測讀取之資料為“0”或“1”者。 節點INV_S係鎖存電路內之節點，可取得對應於鎖存電路之記憶資料之位準。例如，讀取資料時若選擇記憶體胞為接通狀態，節點SEN充分降低，則節點INV_S變為“H”位準。另一方面，若選擇記憶體胞為斷開狀態，節點SEN保持固定電位，則節點INV_S變為“L”位準。 以上之構成中，於信號STB確定之時點，電晶體16f基於節點SEN之電位感測讀取之資料，電晶體16e將讀取之資料傳送至鎖存電路。包含信號STB之各種控制信號例如係藉由序列發生器111給予。 另，作為感測放大器部SA，可應用各種構成，例如可應用標題為“臨限值檢測方法與記憶體胞驗證方法(THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL)”，於2011年3月21日申請之美國專利申請案13/052,148所記載之構成。該專利申請案係其整體內容藉由參照而援用於本申請案說明書中。 ＜1-1-5＞關於記憶體胞電晶體之臨限值分佈 使用圖5，對根據本實施態樣之記憶體胞電晶體MT之可取得之資料及臨限值分佈進行說明。 如圖5所示，各記憶體胞電晶體MT可根據其臨限值記憶例如1位元之資料。 該1位元資料，自臨限值較低者起依序為例如“1”、“0”。 記憶“1”資料之記憶體胞之臨限值係“E”位準。E位準係抽出電荷累積層內之電荷，資料經抹除之狀態下之臨限值，係正或負值（例如低於電壓VA）。 “0”係於電荷累積層內注入電荷，寫入資料之狀態之臨限值。記憶“0”資料之記憶體胞之臨限值為“A”位準，高於E位準（例如高於電壓VA）。 ＜1-2＞關於資料之讀取動作 接著，對根據本實施態樣之讀取動作進行說明。此處，對讀取一般之讀取資料與軟體位元資料之動作進行說明。 ＜1-2-1＞關於讀取動作之流程 使用圖8，對本實施形態之記憶體系統1之讀取動作之大致流程進行說明。 [步驟S101] 記憶體控制器200接收來自主機器件300之讀取指令時，對NAND型快閃記憶體100進行讀取請求。 [步驟S102] NAND型快閃記憶體100接收來自記憶體控制器200之讀取請求時，執行第1動作。第1動作係用以取得後述之第3動作用之資料之動作。關於第1動作之詳細說明將於下文敘述。 [步驟S103] 第1動作結束時，NAND型快閃記憶體100執行第2動作。第2動作係用以取得後述之第3動作用之資料之動作。關於第2動作之詳細說明將於下文敘述。 [步驟S104] 第2動作結束時，NAND型快閃記憶體100執行第3動作。關於第3動作之詳細說明將於下文敘述。根據第3動作，一般之讀取資料與軟體位元資料記憶於感測電路140之鎖存電路。 [步驟S105] NAND型快閃記憶體100基於第1~第3動作之結果，輸出一般之讀取資料。 [步驟S106] ECC電路206接收到一般之讀取資料時，進行錯誤修正動作。 [步驟S107] 記憶體控制器200判斷ECC電路206之接收資料之錯誤修正是否結束。 [步驟S108] 記憶體控制器200判斷接收資料之錯誤修正結束時（步驟S107，是(YES)），判斷讀取指令是否結束。記憶體控制器200判斷讀取指令結束時（步驟S108，是），結束讀取動作。記憶體控制器200判斷讀取指令未結束時（步驟S108，否(NO)），再次執行步驟S101。 [步驟S109] 記憶體控制器200判斷接收資料之錯誤修正未結束時（步驟S107，否），對NAND型快閃記憶體100進行軟體位元資料之讀取請求。 [步驟S110] NAND型快閃記憶體100將步驟S104中讀取之軟體位元資料傳送至特定之鎖存電路。關於傳送動作之詳細說明將於下文敘述。 [步驟S111] NNAND型快閃記憶體100輸出軟體位元資料。 [步驟S112] ECC電路206接收到軟體位元資料時，進行使用LPDC碼之錯誤修正動作。 [步驟S113] 記憶體控制器200判斷使用軟體位元資料之錯誤修正是否結束。 [步驟S114] 記憶體控制器200判斷使用軟體位元資料之錯誤修正未結束時（步驟S113，否），對主機器件300發出“失敗”。 [步驟S115] 記憶體控制器200判斷使用軟體位元資料之錯誤修正結束時（步驟S113，是），判斷讀取指令是否結束。記憶體控制器200判斷讀取指令結束時（步驟S115，是），結束讀取動作。記憶體控制器200判斷讀取指令未結束時（步驟S115，否），再次執行步驟S101。 ＜1-2-2＞關於第1動作 使用圖7，對圖6之步驟S102之第1動作進行說明。 [步驟S201] 序列發生器111對記憶體胞陣列130進行第1讀取動作。 使用圖8，對第1讀取動作進行說明。 所謂第1讀取，係自連接於在汲極側與選擇字元線WLn相鄰之字元線（亦稱作假選擇字元線）WLn+1之記憶體胞電晶體MTn+1讀取資料之動作。 選擇記憶體胞電晶體MTn受到來自相鄰之記憶體胞電晶體MTn+1之胞間干涉效應，而臨限值會產生變動。該第1讀取係用以修正上述胞間干涉效應之讀取動作。以第1讀取動作讀取之資料於用以修正讀取資料之後述第3動作中使用。 本例中，對字元線WL2為選擇字元線WLn之情形進行說明。 如圖8所示，第1讀取時，感測放大器部SA對位元線BL供給電流，例如預充電至電壓VBL。列解碼器150對假選擇字元線WL3施加正電壓VCGRV，對其他選擇字元線WL0~WL2及WL4~WL7施加正電壓VREAD。電壓VCGRV根據讀取對象之資料變化，例如成為圖5中說明之電壓VA。電壓VREAD係不論記憶資料，皆為使記憶體胞電晶體MT接通之電壓，VCGRV＜VREAD。 且，列解碼器150對所選擇之選擇閘極線SGD及SGS施加正電壓VSG。 以上之結果，係選擇電晶體ST及記憶體胞電晶體MT0~MT2及MT4~MT7成為接通狀態，記憶體胞電晶體MT3基於記憶資料與VCGRV之關係，成為接通狀態或斷開狀態。 如圖9所示，於第1讀取中，自連接於字元線WL3之記憶體胞電晶體MTn+1將資料（Y）讀取至感測放大器部SA（節點SEN）。該資料（X）成為用以修正胞間干涉效應之資料。 [步驟S202] 將資料（X）讀取至感測放大器部SA（節點SEN）時，序列發生器111將控制信號STB供給至感測放大器部SA。如圖9所示，感測放大器部SA於信號STB被確定之時點，將節點SEN之讀取資料（X）傳送至鎖存電路UDL。藉此，於鎖存電路UDL記憶讀取之資料（X）。 ＜1-2-3＞關於第2動作 使用圖10，對圖6之步驟S103之第2動作進行說明。 [步驟S301] 序列發生器111對記憶體胞陣列130進行第2讀取動作。 使用圖11，對第2讀取動作進行說明。 所謂第2讀取，係自原本之讀取對象，即選擇字元線WL2讀取資料之動作。 如圖11所示，第2讀取時，感測放大器部SA將位元線BL預充電至例如電壓VBL。列解碼器150對選擇字元線WL2施加正電壓VCGRV，對其他非選擇字元線WL0~WL1及WL3~WL7施加正電壓VREAD。 如圖12所示，於第2讀取中，自連接於字元線WL2之選擇記憶體胞電晶體MT2將資料（Y）讀取至感測放大器部SA（節點SEN）。該資料（Y）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S302] 將資料（Y）讀取至感測放大器部SA（節點SEN）時，序列發生器111將控制信號STB供給至感測放大器部SA。如圖12所示，感測放大器部SA於信號STB被確定之時點，將節點SEN之讀取資料（X）傳送至鎖存電路LDL。且，運算部OP使鎖存電路LDL之資料（Y）反轉，產生資料（~Y）。藉此，將資料（~Y）記憶於鎖存電路LDL。 [步驟S303] 如圖12所示，序列發生器111將記憶於鎖存電路LDL之資料（~Y）傳送至鎖存電路XDL。藉此，將資料（~Y）記憶於鎖存電路XDL。 ＜1-2-4＞關於第3動作 使用圖13，對圖6之步驟S104之第3動作進行說明。 [步驟S401] 序列發生器111對記憶體胞陣列130進行第3讀取動作。 使用圖14，對第3讀取動作進行說明。 所謂第3讀取，係自原本之讀取對象，即字元線WL2讀取資料之動作。 如圖14所示，第3讀取時，感測放大器部SA將位元線BL預充電至例如電壓VBL。列解碼器150對選擇字元線WL2施加正電壓VCGRV，對於汲極側與選擇字元線WL2相鄰之非選擇字元線WL3，施加電壓VREADLA，對其他非選擇字元線WL0~WL1及WL4~WL7施加正電壓VREAD。 第3讀取與第2讀取不同之處，係對第1讀取對象之非選擇字元線WL3，施加電壓VREADLA之處。 電壓VREADLA與電壓VREAD相同，係不論記憶資料，皆為使記憶體胞電晶體MT接通之電壓。且，電壓VREADLA係用以修正因後述之胞間干涉效應所致之臨限值變動之影響之電壓，係與VREAD不同之值。 如圖15所示，於第3讀取中，自連接於字元線WL2之選擇記憶體胞電晶體MT2，將資料（Z）讀取至感測放大器部SA（節點SEN）。該資料（Z）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S402] 將資料（Z）讀取至感測放大器部SA（節點SEN）時，序列發生器111將控制信號STB供給至感測放大器部SA。如圖15所示，感測放大器部SA於信號STB被確定之時點，將節點SEN之讀取資料（Z）傳送至鎖存電路SDL。藉此，將資料（Z）記憶於鎖存電路SDL。 [步驟S403] 如圖16所示，運算部OP進行記憶於鎖存電路SDL之資料（Z）、與記憶於鎖存電路LDL之資料（~Y）之邏輯和運算（SDL｜LDL），產生資料（Z｜~Y），並記憶於鎖存電路LDL。本實施形態中，記憶於鎖存電路LDL之資料（Z｜~Y）作為軟體位元資料處理。 [步驟S404] 如圖17所示，運算部OP進行記憶於鎖存電路SDL之資料（Z）之反轉資料（~Z）與記憶於鎖存電路UDL之資料（X）之邏輯積運算（~SDL&UDL）。接著，運算部OP進行邏輯積運算之結果（~Z&X）與記憶於鎖存電路XDL之資料（~Y）之邏輯和運算（~SDL&UDL｜XDL），產生資料（~Z&X｜~Y），並記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料（~Z&X｜~Y）為考慮到臨限值變動之資料（一般之讀取資料），其中上述臨限值變動係因來自連接於與選擇字元線WLn相鄰之字元線WLn+1之記憶體胞電晶體MT之胞間干涉效應所致。 ＜1-2-5＞關於資料傳送動作 對圖6之步驟S110之資料傳送動作進行說明。 自記憶體控制器200接收軟體位元資料之讀取請求時，序列發生器111將記憶於鎖存電路LDL之資料（Z｜~Y）傳送至鎖存電路XDL。 ＜1-3＞關於軟體位元資料產生方法 ＜1-3-1＞關於記憶體胞電晶體之臨限值分佈之變動 此處，為容易理解產生軟體位元資料之原理，對選擇記憶體胞電晶體MT之臨限值分佈之變動進行說明。 使用圖18， 對選擇記憶體胞電晶體MT之臨限值分佈之變動進行說明。 圖18所示之分佈E1係“E-位準”之理想臨限值分佈。 分佈E1之臨限值會因受到來自相鄰之記憶體胞電晶體之胞間干涉效應而有所變動。如圖18所示，分佈E2係其臨限值受到來自相鄰之記憶體胞電晶體之胞間干涉效應而變動之情形之“E-位準”之臨限值分佈。由於受到來自相鄰之記憶體胞電晶體之胞間干涉效應，故分佈E2之臨限值變得高於分佈E1。 於第3讀取動作時，由於對相鄰之字元線WL施加電壓VREADLA，因而分佈E2之臨限值會有所變動。如圖18所示，分佈E3係第3讀取動作之情形中預想之“E-位準”之臨限值分佈。分佈E3由於對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，因而施加於選擇字元線WLn之電壓VCGRV之電位顯然地上升。因此，分佈E3之臨限值變得高於分佈E2。 圖18所示之分佈A1係“A-位準”之理想臨限值分佈。 圖18所示之分佈A2係其臨限值受到來自相鄰之記憶體胞電晶體之胞間干涉效應而變動之情形之“A-位準”之臨限值分佈。由於受到來自相鄰之記憶體胞電晶體之胞間干涉效應，故分佈A2之臨限值變得高於分佈A1。 圖18所示之分佈A3係第3讀取動作之情形中預想之“A-位準”之臨限值分佈。由於對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，因而分佈A3之臨限值分佈顯然地上升。因此，分佈A3之臨限值變得高於分佈A2。 如圖18所示，第2讀取動作時，對選擇字元線WLn施加電壓VCGRV（VA）。且，第3讀取動作時，由於對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，故施加於選擇字元線WLn之電壓VCGRV之電位向VAD（VA＜VAD）上升。 另一方面，選擇記憶體胞電晶體MT中，受到來自相鄰之記憶體胞電晶體之胞間干涉效應有較預想的大之情況。 於此情形時，如圖19所示，分佈E2、分佈E3、分佈A2、及分佈A3之偏移量將大於預想之偏移量。 圖19所示之情形中，於第3讀取中，有分佈E2成為電壓VA以上之情況。於此情形時，作為錯誤（miss）M1予以處理。 另一方面，選擇記憶體胞電晶體MT中，受到來自相鄰之記憶體胞電晶體之胞間干涉效應有較預想的小之情況。 於此情形時，如圖20所示，分佈E2、分佈E3、分佈A2、及分佈A3之偏移量將小於預想之偏移量。 圖20所示之情形中，於第3讀取中，有分佈A3成為電壓VAD以下之情況。於此情形時，作為錯誤M2予以處理。 ＜1-3-2＞關於鎖存電路之動作例 使用圖21~圖25，對記憶於鎖存電路之資料之具體例進行說明。 圖21係顯示連接於選擇字元線WLn之選擇記憶體胞電晶體MTn之資料與連接於與選擇字元線WLn相鄰之字元線WLn+1之記憶體胞電晶體MTn+1之資料之關係。再者，圖21中，顯示選擇記憶體胞電晶體MTn受到來自記憶體胞電晶體MTn+1之胞間干涉效應之大小與記憶於選擇記憶體胞電晶體MTn之資料之關係。以下，僅稱作“胞間干涉效應”之情形時，意指選擇記憶體胞電晶體MTn受到來自記憶體胞電晶體MTn+1之胞間干涉效應。 圖21係藉由圖6之步驟S102，使記憶體胞電晶體MTn+1之反轉資料記憶於鎖存電路UDL之後之圖。 此處，著眼於圖21之一部分，對選擇記憶體胞電晶體MTn之資料、記憶體胞電晶體MTn+1之資料、與胞間干涉效應之關係進行說明。 例如，記憶體胞電晶體MTn+1預先記憶“E”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形（參照圖中之效應“小”），感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 同樣，記憶體胞電晶體MTn+1預先記憶“A”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 另一方面，胞電晶體MTn+1預先記憶“E”，且胞間干涉效應較大之情形（參照圖中之效應“大”），感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖19之錯誤M1所示之錯誤資料。 記憶體胞電晶體MTn+1預先記憶“A”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖19之錯誤M1所示之錯誤資料。 如此，基於連接於選擇字元線WLn之選擇記憶體胞電晶體MTn中記憶之資料，與連接於與選擇字元線WLn相鄰之字元線WLn+1之記憶體胞電晶體MTn+1中記憶之資料，所讀取之資料有不同之情況。 如圖21所示，圖10所說明之步驟S302中，對鎖存電路LDL輸入感測放大器部SA（節點SEN）之反轉資料。因此，錯誤M1之資料作為“0”資料記憶於鎖存電路LDL。 且，如圖22所示，圖10所說明之步驟S303中，對鎖存電路XDL傳送鎖存電路LDL之資料。 使用圖23，對記憶於第3讀取時之鎖存電路之資料進行說明。 如圖23所示，例如記憶體胞電晶體MTn+1預先記憶“E”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖20之錯誤M2所示之錯誤資料。 同樣，記憶體胞電晶體MTn+1預先記憶“A”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖20之錯誤M2所示之錯誤資料。 另一方面，記憶體胞電晶體MTn+1預先記憶“E”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 記憶體胞電晶體MTn+1預先記憶“A”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 如圖23所示，圖13所說明之步驟S402中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M2之資料作為“0”資料記憶於鎖存電路SDL。 如圖24所示，圖13所說明之步驟S403中，對進行邏輯和運算（SDL｜LDL），運算結果記憶於鎖存電路LDL。錯誤M1及錯誤M2之資料作為“0”資料記憶於鎖存電路LDL。 如圖25所示，圖13所說明之步驟S404中，進行邏輯運算（~SDL&UDL｜XDL），運算結果記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料作為一般之讀取資料輸出。 如圖25所示，於鎖存電路XDL記憶讀取資料，於鎖存電路LDL記憶軟體位元資料。 如圖26所示，根據本實施形態，產生錯誤M1之情形中，或產生錯誤M2之情形中，記憶於鎖存電路LDL之資料變為“0”。即，本實施形態中，即使產生不同種類之錯誤（錯誤M1及錯誤M2），亦作為特定之值（“0”資料）記憶於鎖存電路LDL。即，記憶體系統1可不進行用以重新讀取軟體位元資料之讀取動作，即可取得軟體位元資料。其結果，進行ECC時，可抑制用以軟體位元之讀取時間。 ＜1-4＞關於指令順序 使用圖27，對本實施形態之記憶體系統1之讀取動作之指令順序進行說明。 本實施形態之記憶體控制器200對於讀取動作，對NAND型快閃記憶體100發出命令讀取動作之prefix指令（例如“XXh”）。接著，記憶體控制器200對NAND型快閃記憶體100發出指令（例如“00h”）及位址（包含行位址、區塊位址、及頁面位址）。其後，記憶體控制器200對NAND型快閃記憶體100發出指令（例如“30h”）。 於暫存器112設定指令“30h”時，NAND型快閃記憶體100開始自記憶體胞陣列130之資料讀取動作，成為忙碌狀態。 且，NAND型快閃記憶體100執行圖6中說明之步驟S102~S105。 其後，NAND型快閃記憶體100變成就緒狀態時，自記憶體胞陣列130讀取之資料向記憶體控制器200發送。 圖6所說明之步驟S109中，記憶體控制器200執行讀取請求之情形時，對NAND型快閃記憶體100發出指令（例如“YYh”）。 於暫存器112設定指令“YYh”時，NAND型快閃記憶體100進行圖6所說明之步驟S110及S111。 ＜1-5＞效果 根據上述實施形態，藉由使用鎖存電路運算根據第1~第3讀取動作所得之結果，而可以一連串讀取動作，獲得一般之讀取資料與軟體位元資料。 讀取軟體位元資料之情形時，亦考慮到與一般之讀取動作分開，將電壓VA－、VA+施加於選擇字元線WL之讀取方法（比較例）。即，比較例之情形中，上述實施形態之圖6之步驟S110時，NAND型快閃記憶體需要進行用以讀取軟體位元資料之讀取動作。 但，於本實施形態之記憶體系統中，藉由進行上述第1~第3讀取，而產生軟體位元資料。更具體言之，於本實施形態中，利用因胞間干涉效應所致之臨限值分佈之變動，與因第3讀取動作所致之臨限值分佈之變動，而導出一般之讀取資料與軟體位元資料。換言之，於本實施形態中，係以一連串讀取動作讀取2種資料。 即，於本實施形態中，圖6之步驟S110時，已讀取軟體位元資料。且，圖6之步驟S110之傳送動作較一般之讀取動作更高速地進行。因此，本實施形態之NAND型快閃記憶體與比較例之NAND型快閃記憶體相比，可更高速地輸出軟體位元資料。 ＜2＞第2實施形態 接著，對第2實施形態進行說明。於第2實施形態中，對記憶體胞電晶體MT可記憶2位元之資料之情形進行說明。另，第2實施形態之記憶體系統之基本構成及基本動作與上述第1實施形態之記憶體系統相同。因此，對於上述第1實施形態中說明之事項及可由上述第1實施形態容易類推之事項省略說明。 ＜2-1＞關於記憶體胞電晶體之臨限值分佈 使用圖28，對根據第2實施態樣之記憶體胞電晶體MT之可取得資料及臨限值分佈進行說明。 本例中，1個記憶體胞電晶體MT例如可保持2位元資料。將該2位元資料稱作下階位元及上階位元。且，將連接於同一字元線之記憶體胞所保持之下階位元之集合稱作下階頁面，將上階位元之集合稱作上階頁面。 如圖28所示，各記憶體胞電晶體MT可根據其臨限值記憶例如2位元之資料。該2位元資料，自臨限值較低者起依序例如為“11”、“01”、“00”、“10”。 保持“11”資料之記憶體胞之臨限值為“E”位準。E位準係抽出電荷累積層內之電荷，資料經抹除之狀態下之臨限值，係正或負值（例如低於電壓VA）。 “01”、“00”、及“10”係於電荷累積層內注入電荷，寫入資料之狀態之臨限值。保持“01”資料之記憶體胞之臨限值為“A”位準，高於E位準（例如電壓VA以上，低於VB，VA＜VB）。保持“00”資料之記憶體胞之臨限值為“B”位準，高於A位準（例如電壓VB以上，低於VC，VB＜VC）。保持“10”資料之記憶體胞之臨限值為“C”位準，高於B位準（例如電壓VC以上）。 當然，2位元資料與臨限值之關係並非限定於該關係者，例如亦可為如“11”資料對應於“C”位準般之情形，對於兩者之關係可適宜選擇。 藉由對選擇字元線WLn施加電壓VB，而可讀取下階位元之資料。藉由對選擇字元線WLn施加電壓VA及VC，而可讀取上階位元之資料。 ＜2-2＞關於資料之讀取動作 接著，對根據本實施態樣之讀取動作進行說明。此處，對讀取一般之讀取資料與軟體位元資料之動作進行說明。 ＜2-2-1＞關於讀取動作之流程 使用圖29，對本實施形態之記憶體系統1之讀取動作之大致流程進行說明。 [步驟S501] 記憶體控制器200進行與步驟S101相同之動作。 [步驟S502] NAND型快閃記憶體100判斷接收之讀取請求是否進行下階頁面讀取。 [步驟S503] NAND型快閃記憶體100判斷接收之讀取請求係進行下階頁面讀取之情形時（步驟S502，是），進行下階頁面之讀取動作。下階頁面之讀取動作之詳細說明將於下文敘述。 [步驟S504] NAND型快閃記憶體100判斷接收之讀取請求非進行下階頁面讀取之情形時（步驟S502，否），進行上階頁面之讀取動作。上階頁面之讀取動作之詳細說明將於下文敘述。 [步驟S505~S515] 記憶體系統1進行與S105~S115相同之動作。 ＜2-2-2＞關於下階頁面讀取動作 ＜2-2-2-1＞關於下階頁面讀取動作之流程 使用圖30，對本實施形態之記憶體系統1之下階頁面讀取動作之大致流程進行說明。 [步驟S601] NAND型快閃記憶體100接收來自記憶體控制器200之讀取請求時，執行第4動作。第4動作係用以取得後述之第6動作用之資料之動作。關於第4動作之詳細說明將於下文敘述。 [步驟S602] 第4動作結束時，NAND型快閃記憶體100執行第5動作。第5動作係用以取得後述之第6動作用之資料之動作。關於第5動作之詳細說明將於下文敘述。 [步驟S603] 第5動作結束時，NAND型快閃記憶體100執行第6動作。關於第6動作之詳細說明將於下文敘述。藉由第6動作，將一般之讀取資料與軟體位元資料記憶於感測電路140之鎖存電路。 ＜2-2-2-2＞關於第4動作 使用圖31，對圖30之步驟S601之第4動作進行說明。 [步驟S701] 序列發生器111對記憶體胞陣列130之下階頁面進行第1讀取動作。關於第1讀取動作，除對假選擇字元線WLn+1施加電壓VCGRV（VB）外，與使用圖8說明之動作相同。本例中，對字元線WL2為選擇字元線WLn，字元線WL3為假選擇字元線WLn+1之情形進行說明。 如圖32所示，於第1讀取中，自連接於假選擇字元線WL3之記憶體胞電晶體MTn+1將下階頁面（下階位元）資料（XL）讀取至感測放大器部SA（節點SEN）。該資料（XL）為用以修正胞間干涉效應之資料。 [步驟S702] 如圖32所示，與步驟S202相同，將讀取資料（XL）記憶於鎖存電路UDL。 ＜2-2-2-3＞關於第5動作 使用圖33，對圖30之步驟S602之第5動作進行說明。 [步驟S801] 序列發生器111對記憶體胞陣列130之下階頁面進行第2讀取動作。關於第2讀取動作，除對選擇字元線WLn施加電壓VCGRV（VB）外，與使用圖11說明之動作相同。 如圖34所示，於第2讀取中，自連接於字元線WL2之記憶體胞電晶體MT2將下階頁面（下階位元）資料（XL）讀取至感測放大器部SA（節點SEN）。該資料（YL）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S802] 如圖34所示，與步驟S302相同，將資料（~YL）記憶於鎖存電路LDL。 [步驟S803] 如圖34所示，與步驟S303相同，將資料（~YL）記憶於鎖存電路XDL。 ＜2-2-2-4＞ 關於第6動作 使用圖35，對圖30之步驟S603之第6動作進行說明。 [步驟S901] 序列發生器111對記憶體胞陣列130之下階頁面進行第3讀取動作。關於第3讀取動作，除對選擇字元線WLn施加電壓VCGRV（VB）外，與使用圖14說明之動作相同。 如圖36所示，於第3讀取中，自連接於選擇字元線WL2之選擇記憶體胞電晶體MT2將下階頁面（下階位元）資料（ZL）讀取至感測放大器部SA（節點SEN）。該資料（ZL）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S902] 如圖36所示，與步驟S402相同，將資料（~ZL）記憶於鎖存電路SDL。 [步驟S903] 如圖37所示，與步驟S403相同，將資料（ZL｜~YL）記憶於鎖存電路LDL。本實施形態中，記憶於鎖存電路LDL之資料（ZL｜~YL）作為軟體位元資料予以處理。 [步驟S904] 如圖38所示，與步驟S404相同，將資料（~ZL&XL｜~YL）記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料（~ZL&XL｜~YL）為考慮到臨限值變動之資料（一般之讀取資料），其中上述臨限值變動係因來自連接於與選擇字元線WLn相鄰之字元線WLn+1之記憶體胞電晶體MT之胞間干涉效應所致。 ＜2-2-3＞關於上階頁面讀取動作 ＜2-2-3-1＞關於上階頁面讀取動作之流程。 使用圖39，對本實施形態之記憶體系統1之上階頁面讀取動作之大致流程進行說明。 [步驟S1001] NAND型快閃記憶體100接收來自記憶體控制器200之讀取請求時，執行第7動作。第7動作係用以取得後述之第12動作用之資料之動作。關於第7動作之詳細說明將於下文敘述。 [步驟S1002] 第7動作結束時，NAND型快閃記憶體100執行第8動作。第8動作係用以取得後述之第12動作用之資料之動作。關於第8動作之詳細說明將於下文敘述。 [步驟S1003] 第8動作結束時，NAND型快閃記憶體100執行第9動作。第9動作係用以取得後述之第12動作用之資料之動作。關於第9動作之詳細說明將於下文敘述。 [步驟S1004] 第9動作結束時，NAND型快閃記憶體100執行第10動作。第10動作係用以取得後述之第12動作用之資料之動作。關於第10動作之詳細說明將於下文敘述。 [步驟S1005] 第10動作結束時，NAND型快閃記憶體100執行第11動作。第11動作係用以取得後述之第12動作用之資料之動作。關於第11動作之詳細說明將於下文敘述。 [步驟S1006] 第11動作結束時，NAND型快閃記憶體100執行第12動作。關於第12動作之詳細說明將於下文敘述。藉由第12動作，將一般之讀取資料與軟體位元資料記憶於感測電路140之鎖存電路。 ＜2-2-3-2＞關於第7動作 使用圖40，對圖39之步驟S1001之第7動作進行說明。 [步驟S1101] 序列發生器111對記憶體胞陣列130之上階頁面進行第1讀取動作。關於第1讀取動作，除對假選擇字元線WLn+1施加電壓VCGRV（VA）外，與使用圖8說明之動作相同。本例中，對字元線WL2為選擇字元線WLn，字元線WL3為假選擇字元線WLn+1之情形進行說明。 如圖41所示，於第1讀取中，自連接於假選擇字元線WL3之記憶體胞電晶體MTn+1將上階頁面（上階位元）資料（XU1）讀取至感測放大器部SA（節點SEN）。該資料（XU1）為用以修正胞間干涉效應之資料。 [步驟S1002] 如圖41所示，與步驟S202相同，將資料（XU1）記憶於鎖存電路UDL。 ＜2-2-3-3＞關於第8動作 使用圖42，對圖39之步驟S1002之第8動作進行說明。 [步驟S1201] 序列發生器111對記憶體胞陣列130之上階頁面進行第2讀取動作。關於第2讀取動作，除對選擇字元線WLn施加電壓VCGRV（VA）外，與使用圖11說明之動作相同。 如圖43所示，於第2讀取中，自連接於字元線WL2之選擇記憶體胞電晶體MT2將上階頁面（上階位元）資料（YU1）讀取至感測放大器部SA（節點SEN）。該資料（YU1）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S1202] 將資料（YU1）讀取至感測放大器部SA（節點SEN）時，序列發生器111將控制信號STB供給至感測放大器部SA。如圖43所示，感測放大器部SA於信號STB被確定之時點，將節點SEN之讀取資料（YU1）傳送至鎖存電路SDL。將資料（YU1）記憶於鎖存電路SDL。 [步驟S1203] 如圖43所示，序列發生器111將記憶於鎖存電路SDL之資料（YU1）傳送至鎖存電路LDL。且，運算部OP使記憶於鎖存電路LDL之資料（YU1）反轉，產生資料（~YU1）。藉此，將資料（~YU1）記憶於鎖存電路LDL。 ＜2-2-3-4＞關於第9動作 使用圖44，對圖39之步驟S1003之第9動作進行說明。 [步驟S1301] 序列發生器111對記憶體胞陣列130之上階頁面進行第3讀取動作。關於第3讀取動作，除對選擇字元線WLn施加電壓VCGRV（VA）外，與使用圖14說明之動作相同。 如圖45所示，於第3讀取中，自連接於選擇字元線WL2之選擇記憶體胞電晶體MT2將上階頁面（上階位元）資料（ZU1）讀取至感測放大器部SA（節點SEN）。該資料（ZU1）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S1302] 如圖45所示，與步驟S402相同，將資料（ZU1）記憶於鎖存電路SDL。 [步驟S1303] 如圖45所示，運算部OP進行記憶於鎖存電路SDL之資料（ZU1）之反轉資料（~ZU1）與記憶於鎖存電路UDL之資料（XU1）之邏輯積運算（~SDL&UDL）。接著，運算部OP進行邏輯積運算之結果（~ZU1&XU1）與記憶於鎖存電路LDL之資料（~YU1）之邏輯和運算（~SDL&UDL｜LDL），產生資料（~ZU1&XU1｜~YU1），並記憶於鎖存電路XDL。 [步驟S1303] 如圖46所示，運算部OP進行記憶於鎖存電路SDL之資料（ZU1）與記憶於鎖存電路LDL之資料（~YU1）之邏輯和運算（SDL｜LDL），產生資料（ZU1｜~YU1），並記憶於鎖存電路LDL。 ＜2-2-3-5＞關於第10動作 使用圖47，對圖39之步驟S1004之第10動作進行說明。 [步驟S1401] 序列發生器111對記憶體胞陣列130之上階頁面進行第1讀取動作。關於第1讀取動作，除對假選擇字元線WLn+1施加電壓VCGRV（VC）外，與使用圖8說明之動作相同。 如圖48所示，於第1讀取中，自連接於假選擇字元線WL3之記憶體胞電晶體MTn+1將上階頁面（上階位元）資料（XU2）讀取至感測放大器部SA（節點SEN）。該資料（XU2）為用以修正胞間干涉效應之資料。 [步驟S1402] 如圖48所示，與步驟S202相同，將讀取之資料（XU2）記憶於鎖存電路UDL。 ＜2-2-3-6＞關於第11動作 使用圖49，對圖39之步驟S1005之第11動作進行說明。 [步驟S1501] 序列發生器111對記憶體胞陣列130之上階頁面進行第2讀取動作。關於第2讀取動作，除對選擇字元線WLn施加電壓VCGRV（VC）外，與使用圖11說明之動作相同。 如圖50所示，於第2讀取中，自連接於字元線WL2之選擇記憶體胞電晶體MT2將上階頁面（上階位元）資料（YU2）讀取至感測放大器部SA（節點SEN）。該資料（YU2）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S1502] 如圖50所示，與步驟S1202相同，將資料（YU2）記憶於鎖存電路SDL。 [步驟S1503] 如圖51所示，運算部OP進行記憶於鎖存電路SDL之資料（YU2）之反轉資料（~YU2）與記憶於鎖存電路LDL之資料（ZU1｜~YU1）之邏輯積運算（~SDL&LDL）。運算部OP將邏輯積運算之結果（~YU2&（ZU1｜~YU1））記憶於鎖存電路LDL。 [步驟S1504] 如圖52所示，運算部OP進行記憶於鎖存電路SDL之資料（YU2）與記憶於鎖存電路UDL之資料（XU2）之反轉資料（~XU2）之邏輯積運算（~SDL&UDL）。接著，運算部OP進行邏輯積運算之結果（YU2&~XU2）與記憶於鎖存電路XDL之資料（~ZU1&XU1｜~YU1）之邏輯和運算（SDL&~UDL｜XDL），產生資料（（YU2&~XU2）｜(~ZU1&XU1)｜~YU1）），並記憶於鎖存電路XDL。 ＜2-2-3-7＞關於第12動作 使用圖53，對圖39之步驟S1006之第12動作進行說明。 (步驟S1601) 序列發生器111對記憶體胞陣列130之上階頁面進行第3讀取動作。關於第3讀取動作，除對選擇字元線WLn施加電壓VCGRV（VC）外，與使用圖14說明之動作相同。 如圖54所示，於第3讀取中，自連接於選擇字元線WL2之選擇記憶體胞電晶體MT2將上階頁面（上階位元）資料（ZU2）讀取至感測放大器部SA（節點SEN）。該資料（ZU2）於產生一般之讀取資料與軟體位元資料時使用。 [步驟S1602] 如圖54所示，與步驟S402相同，將資料（ZU2）記憶於鎖存電路SDL。 [步驟S1603] 如圖55所示，運算部OP進行記憶於鎖存電路SDL之資料（ZU2）與記憶於鎖存電路LDL之資料（~YU2&（ZU1｜~YU1））之邏輯和運算（SDL｜LDL）。運算部OP將邏輯和運算之結果（ZU2｜（~YU2&（ZU1｜~YU1）））記憶於鎖存電路LDL。本實施形態中，記憶於鎖存電路LDL之資料（ZU2｜（~YU2&（ZU1｜~YU1）））作為軟體位元資料予以處理。 [步驟S1604] 如圖56所示，運算部OP進行記憶於鎖存電路SDL之資料（ZU2）與記憶於鎖存電路XDL之資料（（YU2&~XU2）｜(~ZU1&XU1｜~YU1））之邏輯和運算（SDL｜XDL）。接著，運算部OP將邏輯和運算之結果（ZU2｜（（YU2&（~XU2）｜（~ZU1&XU1｜~YU1）））記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料（ZU2｜（（YU2&（~XU2）｜（~ZU1&XU1｜~YU1）））為考慮到臨限值變動之資料（一般之讀取資料），其中上述臨限值變動係因來自連接於與選擇字元線WLn相鄰之字元線WLn+1之記憶體胞電晶體MT之胞間干涉效應所致。 ＜2-3＞關於軟體位元資料產生方法 ＜2-3-1＞關於選擇記憶體胞電晶體之臨限值分佈之變動 此處，為容易理解產生軟體位元資料之原理，對選擇記憶體胞電晶體MT之臨限值分佈之變動進行說明。 使用圖57，對選擇記憶體胞電晶體MT之臨限值分佈之變動進行說明。 圖57所示之分佈E1~E3、A1~A3與圖18所說明之分佈相同。 圖57所示之分佈B1係“B-位準”之理想臨限值分佈。 分佈B1受到來自相鄰之記憶體胞電晶體之胞間干涉效應，而有臨限值產生變動之情況。如圖57所示，分佈B2係受到來自相鄰之記憶體胞電晶體之胞間干涉效應而使臨限值變動之情形之“B-位準”之臨限值分佈。由於受到來自相鄰之記憶體胞電晶體之胞間干涉效應，故分佈B2較分佈B1臨限值高。 第3讀取動作時，由於對相鄰之字元線WL施加電壓VREADLA，而分佈B2有臨限值產生變動之情況。如圖57所示，分佈B3係第3讀取動作之情形時預想之“B-位準”之臨限值分佈。分佈B3藉由對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，而使施加於選擇字元線WLn之電壓VCGRV之電位顯然地上升。因此，分佈B3較分佈B2臨限值更高。 圖57所示之分佈C1係“C-位準”之理想臨限值分佈。 如圖57所示之分佈C2係受到來自相鄰之記憶體胞電晶體之胞間干涉效應而使臨限值變動之情形之“C-位準”之臨限值分佈。由於受到來自相鄰之記憶體胞電晶體之胞間干涉效應，故分佈C2較分佈C1臨限值更高。 圖57所示之分佈C3係第3讀取動作之情形時預想之“C-位準”之臨限值分佈。分佈C3藉由對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，而使臨限值分佈顯然地上升。因此，分佈C3較分佈C2臨限值更高。 如圖57所示，第2讀取動作時，對選擇字元線WLn施加電壓VCGRV（VA、VB、VC）。且，第3讀取動作時，對與選擇字元線WLn相鄰之字元線WLn+1施加電壓VREADLA，因此施加於選擇字元線WLn之電壓VCGRV之電位分別向VAD（VA＜VAD）、VBD（VB＜VBD）、VCD（VC＜VCD）上升。 另一方面，選擇記憶體胞電晶體MT中，受到來自相鄰之記憶體胞電晶體之胞間干涉效應有較預想的大之情況。 於此情形時，如圖58所示，分佈E2、E3、A2、A3、B2、B3、C2及C3之偏移量將大於預想之偏移量。 圖58所示之情形中，於第3讀取中，分佈E2有成為電壓VA以上之情況。於此情形時，作為錯誤M3予以處理。再者，於第3讀取中，分佈A2有成為電壓VB以上之情況。於此情形時，作為錯誤M4予以處理。同樣，於第3讀取中，分佈B2有成為電壓VC以上之情況。於此情形時，作為錯誤M5予以處理。 另一方面，於選擇記憶體胞電晶體MT中，受到來自相鄰之記憶體胞電晶體之胞間干涉效應有較預想的小之情況。 於此情形時，如圖59所示，分佈E2、E3、A2、A3、B2、B3、C2及C3之偏移量將小於預想之偏移量。 圖59所示之情形中，於第3讀取中，分佈A3有成為電壓VAD以下之情況。於此情形時，作為錯誤M6予以處理。再者，於第3讀取中，分佈B3有成為電壓VBD以下之情況。於此情形時，作為錯誤M7予以處理。同樣，於第3讀取中，分佈C3有成為電壓VCD以下之情況。於此情形時，作為錯誤M8予以處理。 ＜2-3-2＞關於下階頁面之鎖存電路之動作例 使用圖60~圖64，對第4~第6動作之鎖存電路之動作之具體例進行說明。 圖60係藉由圖31之步驟S702，使記憶體胞電晶體MTn+1之反轉資料記憶於鎖存電路UDL之後之圖。 此處，著眼於圖60之一部分，對選擇記憶體胞電晶體MTn之資料、記憶體胞電晶體MTn+1之資料與胞間干涉效應之關係進行說明。 例如，記憶體胞電晶體MTn+1預先記憶“E”或“A”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 同樣，記憶體胞電晶體MTn+1預先記憶“B”或“C”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 另一方面，胞電晶體MTn+1預先記憶“E”或“A”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖58之錯誤M4所示之錯誤資料。 記憶體胞電晶體MTn+1預先記憶“B”或“C”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖58之錯誤M4所示之錯誤資料。 如圖60所示，圖33所說明之步驟S802中，對鎖存電路LDL輸入感測放大器部SA（節點SEN）之反轉資料。因此，錯誤M4之資料作為“0”資料記憶於鎖存電路LDL。 且，如圖61所示，圖33所說明之步驟S803中，對鎖存電路XDL傳送鎖存電路LDL之資料。 使用圖62，對記憶於第3讀取時之鎖存電路之資料進行說明。 如圖62所示，例如記憶體胞電晶體MTn+1預先記憶“E”或“A”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之錯誤M7所示之錯誤資料。 同樣，記憶體胞電晶體MTn+1預先記憶“B”或“C”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之錯誤M7所示之錯誤資料。 另一方面，記憶體胞電晶體MTn+1預先記憶“E”或“A”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 記憶體胞電晶體MTn+1預先記憶“B”或“C”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 如圖62所示，圖35所說明之步驟S902中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M7之資料作為“0”資料記憶於鎖存電路SDL。 如圖63所示，圖35所說明之步驟S903中，進行邏輯和運算（SDL｜LDL），將運算結果記憶於鎖存電路LDL。錯誤M4及錯誤M7之資料作為“0”資料記憶於鎖存電路LDL。 如圖64所示，圖35所說明之步驟S904中，進行邏輯運算（~SDL&UDL｜XDL），運算結果記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料作為一般之讀取資料予以輸出。 如圖64所示，於鎖存電路XDL記憶讀取資料，於鎖存電路LDL記憶軟體位元資料。 如圖65所示，根據本實施形態，產生錯誤M4之情形時，或產生錯誤M7之情形時，記憶於鎖存電路LDL之資料變為“0”。即，本實施形態中，即使產生不同種類之錯誤（錯誤M4及錯誤M7）之情形，亦作為特定之值（“0”資料）記憶於鎖存電路LDL。即，記憶體系統1可不進行用以重新讀取軟體位元資料之讀取動作，即可取得軟體位元資料。其結果，進行ECC時，可抑制用以軟體位元之讀取時間。 ＜2-3-3＞關於上階頁面之鎖存電路之動作例 使用圖66~圖70，對第7~第9動作之鎖存電路之動作之具體例進行說明。 圖66係藉由圖40之步驟S1102，將記憶體胞電晶體MTn+1之反轉資料記憶於鎖存電路UDL之後之圖。 此處，著眼於圖66之一部分，對選擇記憶體胞電晶體MTn之資料、記憶體胞電晶體MTn+1之資料與胞間干涉效應之關係進行說明。 例如，記憶體胞電晶體MTn+1預先記憶“E”或“C”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 同樣地，記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 另一方面，胞電晶體MTn+1預先記憶“E”或“C ”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖58之錯誤M3所示之錯誤資料。 記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“E”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖58之錯誤M3所示之錯誤資料。 如圖66所示，圖42所說明之步驟S1202中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M3之資料作為“0”資料而記憶於鎖存電路SDL。 接著，如圖67所示，圖42所說明之步驟S1203中，對鎖存電路LDL輸入鎖存電路SDL之反轉資料。因此，錯誤M3之資料作為“0”資料而記憶於鎖存電路LDL。 使用圖68，對記憶於第3讀取時之鎖存電路之資料進行說明。 如圖68所示，例如記憶體胞電晶體MTn+1預先記憶“E”或“C”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之錯誤M6所示之錯誤資料。 同樣，記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之錯誤M6所示之錯誤資料。 另一方面，記憶體胞電晶體MTn+1預先記憶“E”或“C”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“A”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 如圖68所示，圖44所說明之步驟S1302中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M6之資料作為“0”資料記憶於鎖存電路SDL。 如圖69所示，圖44所說明之步驟S1303中，進行邏輯運算（~SDL&UDL｜LDL），運算結果記憶於鎖存電路XDL。 如圖70所示，圖44所說明之步驟S1304中，進行邏輯和運算（LDL｜SDL），運算結果記憶於鎖存電路LDL。錯誤M3及錯誤M6之資料作為“0”資料記憶於鎖存電路LDL。 使用圖71~圖76，對第10~第12動作之鎖存電路之動作之具體例進行說明。 圖71係藉由圖47之步驟S1402，將記憶體胞電晶體MTn+1之反轉資料記憶於鎖存電路UDL之後之圖。 此處，著眼於圖71之一部分，對選擇記憶體胞電晶體MTn之資料、記憶體胞電晶體MTn+1之資料與胞間干涉效應之關係進行說明。 例如，記憶體胞電晶體MTn+1預先記憶“E”或“C”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 同樣，記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。 另一方面，胞電晶體MTn+1預先記憶“E”或“C”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料為“1”。此係如圖58之錯誤M5所示之錯誤資料。 記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“B”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。此係如圖58之錯誤M5所示之錯誤資料。 如圖71所示，圖49所說明之步驟S1502中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M5之資料作為“0”資料記憶於鎖存電路SDL。 如圖72所示，圖49所說明之步驟S1503中，進行邏輯運算（~SDL&LDL），將運算結果記憶於鎖存電路LDL。藉由該運算，錯誤M5之資料作為“0”資料記憶於鎖存電路LDL。 如圖73所示，圖49所說明之步驟S1504中，進行邏輯運算（SDL&~UDL｜XDL），將運算結果記憶於鎖存電路XDL。 使用圖74，對記憶於第3讀取時之鎖存電路之資料進行說明。 如圖74所示，例如記憶體胞電晶體MTn+1預先記憶“E”或“C”（於UDL中預先記憶“0”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“C”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之M8所示之錯誤資料。 同樣，記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較小之情形時，感測放大器部SA自記憶有“C”之選擇記憶體胞電晶體MTn讀取之資料變為“0”。此係如圖59之M8所示之錯誤資料。 另一方面，記憶體胞電晶體MTn+1預先記憶“E”或“C”，且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“C”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 記憶體胞電晶體MTn+1預先記憶“A”或“B”（於UDL中預先記憶“1”），且胞間干涉效應較大之情形時，感測放大器部SA自記憶有“C”之選擇記憶體胞電晶體MTn讀取之資料變為“1”。 如圖74所示，圖53所說明之步驟S1602中，對鎖存電路SDL輸入感測放大器部SA（節點SEN）之資料。因此，錯誤M8之資料作為“0”資料記憶於鎖存電路SDL。 如圖75所示，圖53所說明之步驟S1604中，進行邏輯和運算（LDL｜SDL），將運算結果記憶於鎖存電路LDL。錯誤M3、錯誤M5、錯誤M6及錯誤M8之資料作為“0”資料記憶於鎖存電路LDL。 如圖76所示，圖53所說明之步驟S1604中，進行邏輯和運算（SDL｜XDL），將運算結果記憶於鎖存電路XDL。記憶於鎖存電路XDL之資料成為一般之讀取資料。 如圖77所示，根據本實施形態，產生錯誤M3、錯誤M5、錯誤M6及錯誤M8之至少一者之情形時，記憶於鎖存電路LDL之資料變為“0”。即，本實施形態中，即使產生不同種類之錯誤（錯誤M3、錯誤M5、錯誤M6及錯誤M8）之情形時，亦作為特定之值（“0”資料）記憶於鎖存電路LDL。即，記憶體系統1可不進行用以重新讀取軟體位元資料之讀取動作，即可取得軟體位元資料。其結果，進行ECC時，可抑制用以軟體位元之讀取時間。 ＜2-4＞關於指令順序 ＜2-4-1＞關於下階頁面之指令順序 使用圖78，對本實施形態之記憶體系統1之下階頁面之讀取動作之指令順序進行說明。 基本流程與圖27所說明之動作相同，與圖27所說明之流程不同之處，係位址之內容，與施加於選擇字元線WLn之電壓VCGRV。 本實施形態之記憶體控制器200對於讀取動作，對NAND型快閃記憶體100發出指令組CS1。 於暫存器112設定指令“30h”時，NAND型快閃記憶體100開始自記憶體胞陣列130之讀取動作，成為忙碌狀態。 且，NAND型快閃記憶體100執行圖29之步驟S502~S505、圖30之步驟S601~S603。 其後，NAND型快閃記憶體100成為就緒狀態時，自記憶體胞陣列130讀取之資料向記憶體控制器200發送。 圖29所說明之步驟S509中，記憶體控制器200執行讀取請求之情形時，對NAND型快閃記憶體100發出指令（例如“YYh”）。 於暫存器112設定指令“YYh”時，NAND型快閃記憶體100進行圖29所說明之步驟S510及S511之動作。 ＜2-4-2＞關於上階頁面之指令順序 使用圖79，對本實施形態之記憶體系統1之上階頁面之讀取動作之指令順序進行說明。 基本流程與圖27所說明之動作相同，與圖27所說明之流程不同之處，係位址之內容，與施加於選擇字元線WLn之電壓VCGRV。 本實施形態之記憶體控制器200對於讀取動作，對NAND型快閃記憶體100發出指令組CS1。 於暫存器112設定指令“30h”時，NAND型快閃記憶體100開始自記憶體胞陣列130之讀取動作，成為忙碌狀態。 且，NAND型快閃記憶體100執行圖29之步驟S502~S505、圖39之步驟S1001~S1003。 其後，NAND型快閃記憶體100成為就緒狀態時，將自記憶體胞陣列130讀取之資料向記憶體控制器200發送。 ＜2-5＞效果 根據上述實施形態，藉由使用鎖存電路運算由第4~第6讀取動作所得之結果，而可以一連串讀取動作，獲得關於下階頁面之一般之讀取資料與關於下階頁面之軟體位元資料。同樣，根據上述實施形態，藉由使用鎖存電路運算由第7~第12讀取動作所得之結果，而可以一連串讀取動作，獲得關於上階頁面之一般之讀取資料與關於上階頁面之軟體位元資料。藉此，可獲得與第1實施形態相同之效果。 ＜3＞變化例 另，上述第2動作、第5動作、第8動作及第11動作之第2讀取動作，或第3動作、第6動作、第9動作及第12動作之第3讀取動作中，施加於選擇字元線WLn之電壓VCGRV可適當變更。 使用圖80，說明電壓VCGRV之變更方法。圖80中，就應用於第1實施形態之情形進行顯示。 如圖80所示，變化例之記憶體控制器200對於讀取動作，對NAND型快閃記憶體100發出命令讀取動作之prefix指令（例如“XAh”）。接著，記憶體控制器200對NAND型快閃記憶體100發出位址（包含行位址、區塊位址、及頁面位址），及顯示電壓VCGRV之變動量（shift value）之資料。接著，記憶體控制器200對NAND型快閃記憶體100發出指令（例如“XBh”）、指令（例如“00h”）及位址（包含行位址、區塊位址、及頁面位址）。其後，記憶體控制器200對NAND型快閃記憶體100發出指令（例如“30h”）。 於暫存器112設定指令“30h”時，NAND型快閃記憶體100開始自記憶體胞陣列130之讀取動作，成為忙碌狀態。 接著，NAND型快閃記憶體100執行圖6中說明之步驟S102~S105。步驟S103~S104時，NAND型快閃記憶體100基於接收之電壓VCGRV之變動量（shift value），使施加於選擇字元線WLn之電壓VCGRV變化。 使用圖81，對本變化例之具體例進行說明。 圖81中，將電壓VCGRV（VA）未變動之情形之軟體位元資料之值顯示於圖中之LDL1。同樣，圖81中，將使電壓VCGRV（VA）變動電壓dV1之情形之軟體位元資料之值顯示於圖中之LDL2。再者，圖81中，將使電壓VCGRV（VA）變動電壓dV2（dV2＞dV1）之情形之軟體位元資料之值顯示於圖中之LDL3。 如圖81所示，電壓VCGRV（VA）未變動之情形中，與第1實施形態所說明之讀取動作相同地動作。 如圖81所示，使電壓VCGRV（VA）變動電壓dV1之情形中，於第2讀取動作中，施加於選擇字元線WLn之電壓變為電壓VA+dV1。再者，於第3讀取動作中，施加於選擇字元線WLn之電壓變為電壓VA-dV1。但，施加於字元線WLn+1之電壓為電壓VREADLA，因此實質性施加於選擇字元線WLn之電壓變為電壓VAD-dV1。且，電壓VA+dV1以上之“E”資料，或電壓VAD-dV1以下之“A”資料成為錯誤，作為“0”記憶於鎖存電路LDL。 如圖81所示，使電壓VCGRV（VA）變動電壓dV2之情形中，於第2讀取動作中，施加於選擇字元線WLn之電壓變為電壓VA+dV2。再者，於第3讀取動作中，施加於選擇字元線WLn之電壓變為電壓VA-dV2。但，施加於字元線WLn+1之電壓變為電壓VREADLA，因此實質性施加於選擇字元線WLn之電壓變為電壓VAD-dV2。且，電壓VA+dV2以上之“E”資料，或電壓VAD-dV2以下之“A”資料成為錯誤，作為“0”記憶於鎖存電路LDL。 如上，亦可使電壓VCGRV較小地變動。 同樣，本變化例亦可應用於第2實施形態。 另，根據上述各實施形態，感測放大器單元具備4個鎖存電路，但並不限於此，感測放大器單元亦可為具備5個以上資料鎖存之構成。 又，根據上述各實施形態，於鎖存電路LDL中記憶有軟體位元資料，但並不限於此，亦可適當變更。 又，關於本發明之各實施形態中， (1)於讀取動作中， 對A位準之讀取動作所選擇之字元線施加之電壓係例如0 V~0.55 V之間。但並未限定於此，亦可設為例如0.1 V~0.24 V，0.21 V~0.31 V，0.31 V~0.4 V，0.4 V~0.5 V，0.5 V~0.55 V之任一者之間。 對B位準之讀取動作所選擇之字元線施加之電壓係例如1.5 V~2.3 V之間。但並未限定於此，亦可設為例如1.65 V~1.8 V，1.8 V~1.95 V，1.95 V~2.1 V，2.1 V~2.3 V之任一者之間。 對C位準之讀取動作所選擇之字元線施加之電壓係例如3.0 V~4.0 V之間。但並未限定於此，亦可設為例如3.0 V~3.2 V，3.2 V~3.4 V，3.4 V~3.5 V，3.5 V~3.6 V，3.6 V~4.0 V之任一者之間。 作為讀取動作之時間(tR)，亦可設為例如25 μs~38 μs，38 μs~70 μs，70 μs~80 μs之間。 （2）寫入動作包含如上述之程式動作與驗證動作。於寫入動作中， 最初施加於程式動作時所選擇之字元線之電壓係例如13.7 V~14.3 V之間。但並未限定於此，亦可設為例如13.7 V~14.0 V，14.0 V~14.6 V之任一者之間。 亦可改變寫入奇數序號之字元線時之最初施加於所選擇之字元線之電壓，與寫入偶數序號之字元線時之最初施加於所選擇之字元線之電壓。 將程式動作設為ISPP方式(Incremental Step Pulse Program：遞增階躍脈衝程式)時，作為升壓電壓，例舉0.5 V左右。 作為施加於非選擇之字元線之電壓，亦可設為例如6.0 V~7.3 V之間。但並未限定於此情形，例如可設為7.3 V~8.4 V之間，又可設為6.0 V以下。 亦可根據非選擇之字元線為奇數序號之字元線還是偶數序號之字元線，而改變施加之通路電壓。 作為讀取動作之時間(tProg)，亦可設為例如1700 μs~1800 μs，1800 μs~1900 μs，1900 μs~2000 μs之間。 (3)於抹除動作中， 最初施加於形成於半導體基板上部，且於上方配置有上述記憶體胞之井之電壓係例如12 V~13.6 V之間。但並未限定於此情況，亦可為例如13.6V~14.8V，14.8V~19.0V，19.0 V~19.8 V，19.8 V~21 V之間。 作為抹除動作之時間(tErase)，亦可設為例如3000 μs~4000 μs，4000 μs~5000 μs，4000 μs~9000 μs之間。 (4)記憶體胞之構造係， 具有於半導體基板(矽基板)上介隔膜厚為4~10 nm之穿隧絕緣膜而配置之電荷累積層。該電荷累積層係可採用膜厚為2~3 nm之SiN，或SiON等之絕緣膜與膜厚為3~8 nm之多晶矽之積層構造。又，亦可於多晶矽添加Ru等之金屬。於電荷累積層上具有絕緣膜。該絕緣膜係例如具有由膜厚為3~10 nm之下層High-k膜與膜厚為3~10 nm之上層High-k膜所夾著之膜厚為4~10 nm之矽氧化膜。High-k膜係例舉HfO等。又，矽氧化膜之膜厚可較High-k膜之膜厚更厚。於絕緣膜上介隔膜厚為3~10 nm之材料形成有膜厚為30 nm~70 nm之控制電極。此處，功函數調整用之材料係TaO等之金屬氧化膜、TaN等之金屬氮化膜。於控制電極可使用W等。 又，於記憶體胞間可形成氣隙。 以上，雖然已說明本發明之實施形態，但本發明並非限定於上述實施形態，在不脫離其主旨之範圍內可進行多種變化而實施。再者，上述實施形態中包含多種階段之發明，藉由適當組合所揭示之構成要件，可擷取多種發明。例如，若為自所揭示之構成要件中削除數個構成要件，仍可獲得特定效果者，則亦可擷取為發明。
1‧‧‧記憶體系統
15‧‧‧連接部
15a、15b‧‧‧n通道MOS電晶體
16a~16g‧‧‧n通道MOS電晶體
16h‧‧‧p通道MOS電晶體
16i‧‧‧電容元件
16‧‧‧感測部
100‧‧‧NAND型快閃記憶體
110‧‧‧周邊電路
111‧‧‧序列發生器
112‧‧‧暫存器
113‧‧‧驅動器
120‧‧‧核心部
130‧‧‧記憶體胞陣列
131‧‧‧NAND串
140‧‧‧感測電路
150‧‧‧列解碼器（R/D）
200‧‧‧記憶體控制器
201‧‧‧主機介面電路
202‧‧‧內置記憶體
203‧‧‧處理器
204‧‧‧緩衝記憶體
205‧‧‧NAND介面電路
206‧‧‧ECC電路
300‧‧‧主機器件
00h、30h‧‧‧指令
A1~A3‧‧‧分佈
ALE‧‧‧位址鎖存啟動信號
B1~B3‧‧‧分佈
BL、BL0~BL（L-1）‧‧‧位元線
BLC、BLS、BLX‧‧‧信號
BLK、BLK0、BLK1、BLK2‧‧‧區塊
CLE、CLK‧‧‧信號
CS1‧‧‧指令組
dV1、dV2‧‧‧變動電壓
E1~E3‧‧‧分佈
HLL‧‧‧信號
I/O‧‧‧信號
INV_S‧‧‧節點
LBUS‧‧‧節點
SDL、LDL、UDL、XDL‧‧‧鎖存電路
SEN‧‧‧節點
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SRCGND、SSRC‧‧‧節點
ST1、ST2‧‧‧選擇電晶體
STB‧‧‧信號
SU、SU0、SU1、SU2‧‧‧串單元
VA、VAD‧‧‧電壓
VB、VBD、VBL‧‧‧電壓
VC、VCD‧‧‧電壓
VCGRV、VREAD‧‧‧電壓
VDD‧‧‧電源電壓
VSG‧‧‧正電壓
WEn‧‧‧寫入啟動信號
WL0~WL7‧‧‧字元線
WLn、WLn+1‧‧‧字元線
XL‧‧‧資料
XU1、XU2‧‧‧資料
XXh‧‧‧指令
XXL‧‧‧信號
YL、~YL、YU1、~YU1、YU2、~YU2、ZU1、~ZU1、 ZL、~ZL‧‧‧資料
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係NAND型快閃記憶體之方塊圖。 圖3係區塊及感測電路之電路圖。 圖4係感測放大器部之電路圖。 圖5顯示記憶體胞電晶體之可取資料及臨限值分佈之圖。 圖6係顯示第1實施形態之記憶體系統之讀取動作之流程圖。 圖7係顯示第1動作之流程圖。 圖8係第1讀取動作時之NAND串之電路圖，係顯示各配線之電壓。 圖9係顯示第1動作時之資料之流向之圖。 圖10係顯示第2動作之流程圖。 圖11係顯示第2讀取動作時之NAND串之電路圖，係顯示各配線之電壓。 圖12係顯示第2動作時之資料之流向之圖。 圖13係顯示第3動作之流程圖。 圖14係顯示第3讀取動作時之NAND串之電路圖，係顯示各配線之電壓。 圖15係顯示第3動作時之資料之流向之圖。 圖16係顯示第3動作時之資料之流向之圖。 圖17係顯示第3動作時之資料之流向之圖。 圖18係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖19係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖20係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖21係顯示記憶於第2動作之鎖存電路內之資料之圖。 圖22係顯示記憶於第2動作之鎖存電路內之資料之圖。 圖23係顯示記憶於第3動作之鎖存電路內之資料之圖。 圖24係顯示記憶於第3動作之鎖存電路內之資料之圖。 圖25係顯示記憶於第3動作之鎖存電路內之資料之圖。 圖26係顯示記憶體胞電晶體之臨限值分佈與記憶於鎖存電路之資料之關係之圖。 圖27係顯示第1實施形態之記憶體系統之讀取動作之指令順序。 圖28顯示記憶體胞電晶體之可取資料及臨限值分佈之圖。 圖29係顯示第2實施形態之記憶體系統之讀取動作之流程圖。 圖30係顯示下階頁面讀取動作之流程圖。 圖31係顯示第4動作之流程圖。 圖32係顯示第4動作時之資料之流向之圖。 圖33係顯示第5動作之流程圖。 圖34係顯示第5動作時之資料之流向之圖。 圖35係顯示第6動作之流程圖。 圖36係顯示第6動作時之資料之流向之圖。 圖37係顯示第6動作時之資料之流向之圖。 圖38係顯示第6動作時之資料之流向之圖。 圖39係顯示上階頁面讀取動作之流程圖。 圖40係顯示第7動作之流程圖。 圖41係顯示第7動作時之資料之流向之圖。 圖42係顯示第8動作之流程圖。 圖43係顯示第8動作時之資料之流向之圖。 圖44係顯示第9動作之流程圖。 圖45係顯示第9動作時之資料之流向之圖。 圖46係顯示第9動作時之資料之流向之圖。 圖47係顯示第10動作之流程圖。 圖48係顯示第10動作時之資料之流向之圖。 圖49係顯示第11動作之流程圖。 圖50係顯示第11動作時之資料之流向之圖。 圖51係顯示第11動作時之資料之流向之圖。 圖52係顯示第11動作時之資料之流向之圖。 圖53係顯示第12動作之流程圖。 圖54係顯示第12動作時之資料之流向之圖。 圖55係顯示第12動作時之資料之流向之圖。 圖56係顯示第12動作時之資料之流向之圖。 圖57係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖58係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖59係顯示記憶體胞電晶體之臨限值分佈之變動例之圖。 圖60係顯示記憶於第5動作之鎖存電路內之資料之圖。 圖61係顯示記憶於第5動作之鎖存電路內之資料之圖。 圖62係顯示記憶於第6動作之鎖存電路內之資料之圖。 圖63係顯示記憶於第6動作之鎖存電路內之資料之圖。 圖64係顯示記憶於第6動作之鎖存電路內之資料之圖。 圖65係顯示記憶體胞電晶體之臨限值分佈與記憶於鎖存電路之資料之關係之圖。 圖66係顯示記憶於第8動作之鎖存電路內之資料之圖。 圖67係顯示記憶於第8動作之鎖存電路內之資料之圖。 圖68係顯示記憶於第9動作之鎖存電路內之資料之圖。 圖69係顯示記憶於第9動作之鎖存電路內之資料之圖。 圖70係顯示記憶於第9動作之鎖存電路內之資料之圖。 圖71係顯示記憶於第11動作之鎖存電路內之資料之圖。 圖72係顯示記憶於第11動作之鎖存電路內之資料之圖。 圖73係顯示記憶於第11動作之鎖存電路內之資料之圖。 圖74係顯示記憶於第12動作之鎖存電路內之資料之圖。 圖75係顯示記憶於第12動作之鎖存電路內之資料之圖。 圖76係顯示記憶於第12動作之鎖存電路內之資料之圖。 圖77係顯示記憶體胞電晶體之臨限值分佈與記憶於鎖存電路之資料之關係之圖。 圖78係顯示第2實施形態之記憶體系統之讀取動作之指令順序。 圖79係顯示第2實施形態之記憶體系統之讀取動作之指令順序。 圖80係顯示變化例之記憶體系統之讀取動作之指令順序。 圖81係顯示記憶體胞電晶體之臨限值分佈與記憶於鎖存電路之資料之關係之圖。

Claims (16)

  1. 一種記憶裝置，其包含： 第1記憶體胞、及與上述第1記憶體胞相鄰之第2記憶體胞；及 序列發生器，其於自上述第1記憶體胞讀取資料之情形時， 對上述第2記憶體胞進行第1讀取， 對上述第1記憶體胞進行第2讀取， 對上述第2記憶體胞之閘極施加與上述第2讀取時不同之電壓，對上述第1記憶體胞進行第3讀取， 基於上述第1至第3讀取之結果， 產生記憶於上述第1記憶體胞之第1資料、及用以修正上述第1資料之第2資料。
  2. 如請求項1之記憶裝置，其中上述序列發生器係 於上述第1讀取時，自上述第2記憶體胞讀取第3資料， 於上述第2讀取時，產生使自上述第1記憶體胞讀取之資料反轉之第4資料， 於上述第3讀取時，自上述第1記憶體胞讀取第5資料， 進行上述第5資料與上述第4資料之邏輯和運算，產生上述第2資料， 進行上述第5資料之反轉資料與上述第3資料之邏輯積運算，進行上述邏輯積運算之結果與上述第4資料之邏輯和運算，產生上述第1資料。
  3. 如請求項1之記憶裝置，其中上述序列發生器係 於對上述第2記憶體胞之閘極施加第1電壓之上述第1讀取時，自上述第2記憶體胞讀取第3資料， 於對上述第1記憶體胞之閘極施加上述第1電壓之上述第2讀取時，自上述第1記憶體胞讀取第4資料， 產生使上述第4資料反轉之第5資料， 對上述第1記憶體胞之閘極施加上述第1電壓之上述第3讀取時，自上述第1記憶體胞讀取第6資料， 進行使上述第6資料反轉之資料與上述第3資料之邏輯積運算，進行上述邏輯積運算之結果與上述第5資料之邏輯和運算，產生第7資料， 進行上述第5資料與上述第6資料之邏輯和運算，產生第8資料， 於對上述第2記憶體胞之閘極施加與上述第1電壓不同之第2電壓之上述第1讀取時，自上述第2記憶體胞讀取第9資料， 於對上述第1記憶體胞之閘極施加上述第2電壓之上述第2讀取時，自上述第1記憶體胞讀取第10資料， 進行使上述第10資料反轉之資料與上述第8資料之邏輯積運算，產生第11資料， 進行上述第10資料與使上述第9資料反轉之資料之邏輯積運算，進行上述邏輯積運算之結果與上述第7資料之邏輯和運算，產生第12資料， 於對上述第1記憶體胞之閘極施加上述第2電壓之上述第3讀取時，自上述第1記憶體胞讀取第13資料， 進行上述第13資料與上述第11資料之邏輯和運算，產生上述第1資料， 進行上述第13資料與上述第12資料之邏輯和運算，產生上述第2資料。
  4. 如請求項1之記憶裝置，其中上述序列發生器係 於自上述第2記憶體胞讀取資料之上述第1讀取動作中， 對上述第2記憶體胞之閘極施加第1電壓，對上述第1記憶體胞之閘極施加大於上述第1電壓之第2電壓， 於自上述第1記憶體胞讀取資料之上述第2讀取動作中， 對上述第2記憶體胞之閘極施加上述第2電壓，對上述第1記憶體胞之閘極施加上述第1電壓， 於自上述第1記憶體胞讀取資料之上述第3讀取動作中， 對上述第2記憶體胞之閘極施加大於上述第2電壓之第3電壓，對上述第1記憶體胞之閘極施加上述第1電壓。
  5. 如請求項1之記憶裝置，其中進而包含： 記憶部；及 控制部，其控制上述記憶部； 上述第2記憶體胞及上述第1記憶體胞與上述序列發生器設於上述記憶部。
  6. 如請求項5之記憶裝置，其中上述控制部係 於讀取上述第1資料之情形時，對上述記憶部進行讀取請求。
  7. 如請求項6之記憶裝置，其中上述記憶部係 基於上述讀取請求， 進行上述第1至第3讀取， 產生上述第1及上述第2資料。
  8. 如請求項7之記憶裝置，其中上述控制部進而包含進行上述第1資料之錯誤修正之錯誤修正電路。
  9. 如請求項8之記憶裝置，其中若上述第1資料之錯誤修正未完成之情形時，上述錯誤修正電路對上述序列發生器進行上述第2資料之讀取請求。
  10. 如請求項9之記憶裝置，其中上述記憶部若接收上述第2資料之讀取請求時， 將上述第2資料向上述控制部輸出。
  11. 如請求項10之記憶裝置，其中上述錯誤修正電路係基於上述第2資料而進行上述第1資料之錯誤修正。
  12. 如請求項11之記憶裝置，其中於上述第1及第2記憶體胞分別可記憶複數位元之資料之情形時， 上述記憶部對每個位元進行上述第1至第3讀取，且 對每個位元產生上述第1及上述第2資料。
  13. 如請求項5之記憶裝置，其中上述記憶部進而包含： 第1鎖存電路； 第2鎖存電路； 第3鎖存電路；及 第4鎖存電路； 上述序列發生器係 於上述第1讀取時，將自上述第2記憶體胞讀取之第3資料記憶於上述第1鎖存電路， 於上述第2讀取時，將使自上述第1記憶體胞讀取之資料反轉後之第4資料記憶於上述第2鎖存電路， 將記憶於上述第2鎖存電路之上述第4資料記憶於上述第3鎖存電路， 於上述第3讀取時，將自上述第1記憶體胞讀取之第5資料記憶於上述第4鎖存電路， 進行上述第5資料與上述第4資料之邏輯和運算，產生上述第2資料，且記憶於上述第2鎖存電路， 進行上述第5資料之反轉資料與上述第3資料之邏輯積運算，進行上述邏輯積運算之結果與上述第4資料之邏輯和運算，產生上述第1資料，且記憶於上述第3鎖存電路。
  14. 如請求項13之記憶裝置，其中上述記憶部若接收上述第2資料之讀取請求時， 將記憶於上述第2鎖存電路之上述第2資料向上述控制部輸出。
  15. 如請求項5之記憶裝置，其中上述記憶部進而包含： 第1鎖存電路； 第2鎖存電路； 第3鎖存電路；及 第4鎖存電路； 上述序列發生器係 於對上述第2記憶體胞之閘極施加第1電壓之上述第1讀取時，將自上述第2記憶體胞讀取之第3資料記憶於上述第1鎖存電路， 於對上述第1記憶體胞之閘極施加上述第1電壓之上述第2讀取時，將自上述第1記憶體胞讀取之第4資料記憶於上述第2鎖存電路， 將使記憶於上述第2鎖存電路之上述第4資料反轉後之第5資料記憶於上述第3鎖存電路， 於對上述第1記憶體胞之閘極施加上述第1電壓之上述第3讀取時，將自上述第1記憶體胞讀取之第6資料記憶於上述第2鎖存電路， 進行使上述第6資料反轉嘔之資料與上述第3資料之邏輯積運算，進行上述邏輯積運算之結果與上述第5資料之邏輯和運算，將上述邏輯和運算之結果即第7資料記憶於上述第4鎖存電路， 於進行上述第5資料與上述第6資料之邏輯和運算，將上述邏輯和運算之結果即第8資料記憶於上述第3鎖存電路， 於對上述第2記憶體胞之閘極施加與上述第1電壓不同之第2電壓之上述第1讀取時，將自上述第2記憶體胞讀取之第9資料記憶於上述第1鎖存電路， 於對上述第1記憶體胞之閘極施加上述第2電壓之上述第2讀取時，將自上述第1記憶體胞讀取之第10資料記憶於上述第2鎖存電路， 進行使上述第10資料反轉後之資料與上述第8資料之邏輯積運算，將上述邏輯積運算之結果即第11資料記憶於上述第3鎖存電路， 進行上述第10資料與使上述第9資料反轉後之資料之邏輯積運算，進行上述邏輯積運算之結果與上述第7資料之邏輯和運算，將上述邏輯和運算之結果即第12資料記憶於上述第4鎖存電路， 於對上述第1記憶體胞之閘極施加上述第2電壓之上述第3讀取時，將自上述第1記憶體胞讀取之第13資料記憶於上述第2鎖存電路， 進行上述第13資料與上述第11資料之邏輯和運算，將上述邏輯和運算之結果即上述第1資料記憶於上述第3鎖存電路， 進行上述第13資料與上述第12資料之邏輯和運算，將上述邏輯和運算之結果即上述第2資料記憶於上述第4鎖存電路。
  16. 如請求項15之記憶裝置，其中上述記憶部若接收上述第2資料之讀取請求時， 將記憶於上述第3鎖存電路之上述第2資料向上述控制部輸出。
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