CN109791792A - 存储装置 - Google Patents

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Abstract

存储装置具备：第一存储器单元和与第一存储器单元相邻的第二存储器单元；以及序列发生器，在从第一存储器单元读出数据的情况下，对第二存储器单元进行第一读出，对第一存储器单元进行第二读出，对第二存储器单元的栅极施加与第二读出时不同的电压，并对第一存储器单元进行第三读出，基于第一～第三读出的结果生成存储于第一存储器单元的第一数据和用于对第一数据进行修正的第二数据。

Description

存储装置
技术领域
实施方式涉及存储装置。
背景技术
作为存储装置，公知有NAND型闪存。
发明内容
实施方式所涉及的存储装置具备：第一存储器单元和与上述第一存储器单元相邻的第二存储器单元；以及序列发生器，在从上述第一存储器单元读出数据的情况下，对上述第二存储器单元进行第一读出，对上述第一存储器单元进行第二读出，对上述第二存储器单元的栅极施加与上述第二读出时不同的电压并对上述第一存储器单元进行第三读出，基于上述第一～第三读出的结果生成存储于上述第一存储器单元的第一数据和用于对上述第一数据进行修正的第二数据。
附图说明
图1是第一实施方式所涉及的存储器系统的框图。
图2是NAND型闪存的框图。
图3是区块以及读出电路的电路图。
图4是读出放大器部的电路图。
图5是示出存储器单元晶体管能够获取的数据以及阈值分布的图。
图6是示出第一实施方式所涉及的存储器系统的读出动作的流程图。
图7是示出第一动作的流程图。
图8是第一读出动作时的NAND行的电路图，示出各配线的电压。
图9是示出第一动作时的数据的流程的图。
图10是示出第二动作的流程图。
图11是第二读出动作时的NAND行的电路图，示出各配线的电压。
图12是示出第二动作时的数据的流程的图。
图13是示出第三动作的流程图。
图14是第三读出动作时的NAND行的电路图，示出各配线的电压。
图15是示出第三动作时的数据的流程的图。
图16是示出第三动作时的数据的流程的图。
图17是示出第三动作时的数据的流程的图。
图18是示出存储器单元晶体管的阈值分布的变动例的图。
图19是示出存储器单元晶体管的阈值分布的变动例的图。
图20是示出存储器单元晶体管的阈值分布的变动例的图。
图21是示出在第二动作中的闩锁电路内存储的数据的图。
图22是示出在第二动作中的闩锁电路内存储的数据的图。
图23是示出在第三动作中的闩锁电路内存储的数据的图。
图24是示出在第三动作中的闩锁电路内存储的数据的图。
图25是示出在第三动作中的闩锁电路内存储的数据的图。
图26是示出存储器单元晶体管的阈值分布与存储于闩锁电路的数据之间的关系的图。
图27是示出第一实施方式所涉及的存储器系统的读出动作的指令序列。
图28是示出存储器单元晶体管能够取得的数据以及阈值分布的图。
图29是示出第二实施方式所涉及的存储器系统的读出动作的流程图。
图30是示出下位页读出动作的流程图。
图31是示出第四动作的流程图。
图32是示出第四动作时的数据的流程的图。
图33是示出第五动作的流程图。
图34是示出第五动作时的数据的流程的图。
图35是示出第六动作的流程图。
图36是示出第六动作时的数据的流程的图。
图37是示出第六动作时的数据的流程的图。
图38是示出第六动作时的数据的流程的图。
图39是示出上位页读出动作的流程图。
图40是示出第七动作的流程图。
图41是示出第七动作时的数据的流程的图。
图42是示出第八动作的流程图。
图43是示出第八动作时的数据的流程的图。
图44是示出第九动作的流程图。
图45是示出第九动作时的数据的流程的图。
图46是示出第九动作时的数据的流程的图。
图47是示出第十动作的流程图。
图48是示出第十动作时的数据的流程的图。
图49是示出第十一动作的流程图。
图50是示出第十一动作时的数据的流程的图。
图51是示出第十一动作时的数据的流程的图。
图52是示出第十一动作时的数据的流程的图。
图53是示出第十二动作的流程图。
图54是示出第十二动作时的数据的流程的图。
图55是示出第十二动作时的数据的流程的图。
图56是示出第十二动作时的数据的流程的图。
图57是示出存储器单元晶体管的阈值分布的变动例的图。
图58是示出存储器单元晶体管的阈值分布的变动例的图。
图59是示出存储器单元晶体管的阈值分布的变动例的图。
图60是示出在第五动作中的闩锁电路内存储的数据的图。
图61是示出在第五动作中的闩锁电路内存储的数据的图。
图62是示出在第六动作中的闩锁电路内存储的数据的图。
图63是示出在第六动作中的闩锁电路内存储的数据的图。
图64是示出在第六动作中的闩锁电路内存储的数据的图。
图65是示出存储器单元晶体管的阈值分布与存储于闩锁电路的数据之间的关系的图。
图66是示出在第八动作中的闩锁电路内存储的数据的图。
图67是示出在第八动作中的闩锁电路内存储的数据的图。
图68是示出在第九动作中的闩锁电路内存储的数据的图。
图69是示出在第九动作中的闩锁电路内存储的数据的图。
图70是示出在第九动作中的闩锁电路内存储的数据的图。
图71是示出在第十一动作中的闩锁电路内存储的数据的图。
图72是示出在第十一动作中的闩锁电路内存储的数据的图。
图73是示出在第十一动作中的闩锁电路内存储的数据的图。
图74是示出在第十二动作中的闩锁电路内存储的数据的图。
图75是示出在第十二动作中的闩锁电路内存储的数据的图。
图76是示出在第十二动作中的闩锁电路内存储的数据的图。
图77是示出存储器单元晶体管的阈值分布与存储于闩锁电路的数据之间的关系的图。
图78是示出第二实施方式所涉及的存储器系统的读出动作的指令序列。
图79是示出第二实施方式所涉及的存储器系统的读出动作的指令序列。
图80是示出变形例所涉及的存储器系统的读出动作的指令序列。
图81是示出存储器单元晶体管的阈值分布与存储于闩锁电路的数据之间的关系的图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，针对所有附图，对共通的部分标注共通的参照附图标记。
＜1＞第一实施方式
对第一实施方式所涉及的半导体存储装置进行说明。以下，作为半导体存储装置，以存储器单元晶体管层叠在半导体基板的上方的、三维层叠型NAND型闪存为例进行说明。
＜1－1＞结构
＜1－1－1＞关于存储器系统的结构
首先，使用图1对包括本实施方式所涉及的半导体存储装置在内的存储器系统的结构进行说明。
如图1所示，存储器系统1具备NAND型闪存(NAND flash memory)100以及存储器控制器200。存储器控制器200与NAND型闪存100例如也可以通过它们的组合而构成一个半导体装置。作为其例子，能够举出SDTM卡那样的存储卡、SSD(solid state drive)等。另外，存储器系统1也可以形成为还具备主机设备300的结构。
NAND型闪存100具备多个存储器单元晶体管，以非易失性的方式存储数据。NAND型闪存100的结构的详细情况在后面叙述。
存储器控制器200响应于来自主机设备300的指令而指令对NAND型闪存100进行读出、写入、删除等。
存储器控制器200具备主机接口电路(Host I/F)201、内置存储器(RAM:Randomaccess memory)202、处理器(CPU:Central processing unit)203、缓存204、NAND接口电路(NAND I/F)205、以及ECC电路(错误订正电路或者ECC)206。
主机接口电路201经由控制器总线而与主机设备300连接，进行与存储器控制器200、主机设备300的通信。进而，主机接口电路201将从主机设备300接收到的指令以及数据分别转送至CPU203以及缓存204。主机接口电路201响应于CPU203的指令而将缓存204内的数据朝主机设备300转送。
NAND接口电路205经由NAND总线而与NAND型闪存100连接。进而，NAND接口电路205进行NAND型闪存100与存储器控制器200的通信。进而，NAND接口电路205将从CPU203接收到的指令转送至NAND型闪存100。此外，NAND接口电路205在数据的写入时将缓存204内的写入数据朝NAND型闪存100转送。此外，NAND接口电路205在数据的读出时将从NAND型闪存100读出的数据朝缓存204转送。
NAND总线进行遵照NAND接口的信号的发送接收。该信号的具体例为指令闩锁使能信号CLE、地址闩锁使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙信号RBn、以及输入输出信号I/O。
信号CLE以及ALE是将朝NAND型闪存100的输入信号I/O分别是指令以及地址这一情况通知给NAND型闪存100的信号。信号Wen在低电平断言(assert)，是用于将输入信号I/O取入NAND型闪存100的信号。“断言”意味着信号(或者逻辑)被设定成有效(激活(active))的状态，作为与之相对的技术用语，“求反(negate)”意味着信号(或者逻辑)被设定为无效(非活动(inactive))的状态。信号REn也在低电平断言，是用于从NAND型闪存100读出输出信号I/O的信号。就绪/忙信号RBn是表示NAND型闪存100处于就绪状态(能够接收来自存储器控制器200的指令的状态)、还是处于忙状态(无法接收来自存储器控制器200的指令的状态)的信号，低电平表示忙状态。输入输出信号I/O例如是8比特的信号。进而，输入输出信号I/O是在NAND型闪存100与存储器控制器200之间发送接收的数据的实体，是指令、地址、写入数据、以及读出数据等。
CPU203对存储器控制器200整体的动作进行控制。例如，CPU203当从主机设备300接收到写入指令时，发行基于NAND接口电路205的写入指令。在读出以及删除时也同样。CPU203执行耗损均衡等用于对NAND型闪存100进行管理的各种各样的处理。此外，CPU203执行各种运算。例如，执行数据的加密处理或随机化处理等。另外，如上所述，在主机设备300包含于存储器系统1的情况下，CPU203掌控存储器系统1整体的动作。
ECC电路206执行数据的错误订正(ECC：Error Checking and Correcting)处理。即，ECC电路206在数据的写入时基于写入数据生成奇偶校验位。进而，ECC电路206在数据的读出时从上述奇偶校验位生成校验子而检测错误，对错误进行订正。另外，CPU203也可以具有ECC电路206的功能。
然而，关于NAND型闪存，伴随着元件的微型化，阈值分布之间的间隔变窄。因此，在数据读出时，存在读出错误的数据，数据的可靠性降低的可能性。因此，考虑在ECC电路206中采用例如使用了LDPC(Low density parity check)码的错误订正方法。
在使用了该LDPC码的错误订正方法中，除了通过通常的读出动作读出的值(硬值或者硬比特数据)以外，还需要其他的值(软值或者软比特数据)。
在本实施方式中，能够通过后述的第一～第三动作生成通常的读出数据和软比特数据。ECC电路206能够使用软比特数据进行错误订正动作。软比特数据是表示存储器单元晶体管MT的阈值电压值位于何种位置(例如，是位于某一电平的阈值分布的中心附近、还是位于分布的右侧、还是位于分布的左侧等)的信息。换言之，软比特数据是表示所读出的数据的“盖然性”的信息。
内置存储器202例如是DRAM等半导体存储器，作为CPU203的作业区域使用。进而，内置存储器202存储用于管理NAND型闪存100的固件或各种管理表格等。
＜1－1－2＞关于NAND型闪存的结构
其次，使用图2对NAND型闪存100的结构进行说明。
如图2所示，NAND型闪存100具备外围电路110以及核心部120。
核心部120具备存储器单元阵列130、读出电路140、以及行译码器(R/D)150。
存储器单元阵列130具备多个非易失性存储器单元晶体管，多个非易失性存储器单元晶体管的各个与字线以及位线建立关联。进而，存储器单元阵列130具备多个非易失性存储器单元晶体管的集合即多个(在图2的例子中为3个)区块BLK(BLK0、BLK1、BLK2、…)。区块BLK例如是数据的删除单位，同一区块BLK内的数据被一并删除。
数据的删除能够以区块BLK单位、或者比区块BLK小的单位进行。关于删除方法，例如记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”这一在2011年9月18日提出申请的美国专利申请13/235，389号中。并且，还记载于“NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE”这一在2010年1月27日提出申请的美国专利申请12/694，690号中。此外，还记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”这一在2012年5月30日提出申请的美国专利申请13/483，610号中。这些专利申请的全部内容均在本说明书中通过参照而进行援引。
区块BLK的各个具备存储器单元晶体管串联连接的NAND行131的集合即多个(在图2的例子中为3个)行单元SU(SU0、SU1、SU2、…)。当然，存储器单元阵列130内的区块数、1个区块BLK内的行单元数是任意的。将表示存储器单元阵列130内的区块的物理位置的信息称为区块地址。
行译码器150选择与区块地址对应的区块的任一个字线。
读出电路140具备多个读出放大器单元SAU。多个读出放大器单元SAU在数据的读出时感测从存储器单元晶体管读出至位线的数据。
外围电路110具备序列发生器111、寄存器112、以及驱动器113。
序列发生器111控制NAND型闪存100整体的动作。
寄存器112存储各种信号。例如，寄存器112存储数据的写入或删除动作的状态，由此来向控制器通知动作是否已正常地完成。另外，寄存器112也能够存储各种表格。
驱动器113对行译码器150、读出电路140、以及未图示的源极线驱动器供给数据的写入、读出、以及删除所需要的电压。
＜1－1－3＞关于区块BLK的结构
其次，使用图3对上述区块BLK的结构进行说明。
如图3所示，区块BLK包括多个NAND行131。NAND行131的各个包括多个(在图3的例子中为8个)存储器单元晶体管MT(MT0～MT7)以及选择晶体管ST1、ST2。存储器单元晶体管MT具备控制栅极和电荷存储层，以非易失性的方式存储数据。进而，存储器单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
同一区块内的选择晶体管ST1以及ST2的栅极分别与选择栅极线SGD以及SGS共通连接。同样，同一区块内的存储器单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7共通连接。
在存储器单元阵列130内位于同一列的NAND行131的选择晶体管ST1的漏极与位线BL(BL0～BL(L－1)：L为2以上的自然数)共通连接。即、位线BL在多个区块BLK间共通地连接NAND行131。此外，多个选择晶体管ST2的源极共通地连接于源极线SL。
在本例中，一个存储器单元晶体管MT例如能够存储1比特数据。将与同一字线连接的存储器单元所存储的比特的集合称为页。即、针对1条字线WL分配1页，包括8条字线WL的区块BLK具有8页的容量。或者，换言之，“页”也能够定义成由连接于同一字线的存储器单元形成的存储器空间的一部分。数据的写入以及读出也可以以该页为单位进行(将该读出方法称为逐页阅读(page-by-page reading))。
另外，存储器单元阵列130也可以形成为存储器单元晶体管三维地层叠在半导体基板的上方的结构。关于这样的结构，例如记载于“三维层叠非易失性半导体存储器”这一在2009年3月19日提出申请的美国专利申请12/407，403号中。并且，记载于“三维层叠非易失性半导体存储器”这一在2009年3月18日提出申请的美国专利申请12/406，524号、“非易失性半导体存储装置及其制造方法”这一在2010年3月25日提出申请的美国专利申请12/679，991号、“半导体存储器及其制造方法”这一在2009年3月23日提出申请的美国专利申请12/532，030号中。这些专利申请的全部内容均在本说明书中通过参照而进行援引。
＜1－1－4＞关于读出电路的结构
＜1－1－4－1＞关于读出电路的概要
其次，使用图3对读出电路140的结构进行说明。
如图3所示，读出电路140具备针对位线BL的每条设置的读出放大器单元SAU(SAU0～SAU(L－1))。
读出放大器单元SAU的各个具备读出放大器部SA、运算部OP、以及例如四个闩锁电路SDL、LDL、UDL、以及XDL。
读出放大器部SA感应读出至对应的位线BL的数据，并根据写入数据而对位线BL施加电压。即、读出放大器部SA是直接控制位线BL的模块。进而，读出放大器部SA例如由序列发生器111赋予控制信号STB。读出放大器部SA在信号STB断言的时刻确定读出数据(“0”或者“1”)，并将其转送至闩锁电路SDL、LDL、UDL、以及XDL的任一个。
闩锁电路SDL、LDL、UDL、以及XDL临时存储读出数据以及写入数据。运算部OP针对存储于闩锁电路SDL、LDL、UDL、以及XDL的数据进行非(NOT)运算、或(OR)运算、与(AND)运算、异或(XOR)运算等各种逻辑运算。另外，序列发生器111也可以针对存储于闩锁电路SDL、LDL、UDL、以及XDL的数据进行各种逻辑运算。也可以将序列发生器111、以及运算部OP一起作为序列发生器对待。
上述的读出放大器部SA、闩锁电路SDL、LDL、UDL、以及XDL和运算部OP以相互能够发送接收数据的方式由总线连接。
读出电路140中的数据的输入输出经由闩锁电路XDL进行。即、从存储器控制器200接收到的数据经由闩锁电路XDL被转送至闩锁电路SDL、LDL、UDL、或者读出放大器部SA。并且，闩锁电路SDL、LDL、UDL、或者读出放大器部SA的数据经由闩锁电路XDL被发送至存储器控制器200。进而，闩锁电路XDL作为NAND型闪存100的高速缓冲存储器(cache memory)发挥作用。因而，即便闩锁电路SDL、LDL、以及UDL处于使用中，若闩锁电路XDL空闲，则NAND型闪存100能够成为就绪状态。
＜1－1－4－2＞关于读出放大器部SA的结构
使用图4对读出放大器部SA的结构进行说明。
如图4所示，读出放大器部SA具备感应部16、以及连接部15。
连接部15连接对应的位线BL与感应部16，控制位线BL的电位。具体地说，连接部15具备n沟道MOS晶体管15a以及15b。晶体管15a的栅极被施加信号BLS，源极与对应的位线BL连接。晶体管15b的源极与晶体管15a的漏极连接，栅极被施加信号BLC，漏极与节点SCOM连接。晶体管15b用于将对应的位线BL钳位至与信号BLC对应的电位。
感应部16感应被读出至位线BL的数据。感应部16具备n沟道MOS晶体管16a～16g、p沟道MOS晶体管16h、以及电容元件16i。
晶体管16h的栅极连接于节点INV＿S，漏极连接于节点SSRC，源极被赋予电源电压VDD。晶体管16h用于对位线BL以及电容元件16i充电。晶体管16a的栅极被赋予信号BLX，漏极与节点SSRC连接，源极与节点SCOM连接。晶体管16a用于对位线BL进行预充电。晶体管16c的栅极被赋予信号HLL，漏极连接于节点SSRC，源极连接于节点SEN。晶体管16c用于对电容元件16i充电。晶体管16b的栅极被赋予信号XXL，漏极连接于节点SEN，源极连接于节点SCOM。晶体管16b用于在数据感应时对节点SEN放电(discharge)。晶体管16g的栅极连接于节点INV＿S，漏极连接于节点SCOM，源极连接于节点SRCGND。晶体管16g用于将位线BL固定在恒定电位。
电容元件16i在位线BL的预充电时被充电，一方电极连接于节点SEN，另一方电极被赋予信号CLK。
晶体管16d的栅极被赋予信号BLQ，源极连接于节点SEN，漏极连接于节点LBUS。节点LBUS是用于连接感应部16与闩锁电路的信号路径。晶体管16e的栅极被赋予信号STB，漏极连接于节点LBUS。晶体管16e用于决定数据的感应时刻，并且将读出数据存储于闩锁电路。
晶体管16f的栅极连接于节点SEN，漏极连接于晶体管16e的源极，源极被接地。晶体管16f用于感应读出数据是“0”还是“1”。
节点INV＿S是闩锁电路内的节点，能够取得与闩锁电路的存储数据对应的电平。例如，在数据的读出时选择存储器单元处于导通状态，若节点SEN充分降低，则节点INV＿S成为“H”电平。另一方面，若选择存储器单元为截止状态，节点SEN保持恒定电位，则节点INV＿S成为“L”电平。
在以上的结构中，在信号STB断言的时刻，晶体管16f基于节点SEN的电位感应读出数据，晶体管16e将读出数据转送至闩锁电路。包括信号STB在内的各种控制信号例如由序列发生器111赋予。
另外，作为读出放大器部SA能够应用各种结构，例如能够应用记载于标题为“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL”、在2011年3月21日提出申请的美国专利申请13/052，148中的结构。该专利申请的全部内容均在本说明书中通过参照而进行援引。
＜1－1－5＞关于存储器单元晶体管的阈值分布
使用图5对基于本实施方式的存储器单元晶体管MT所能够取得的数据以及阈值分布进行说明。
如图5所示，各个存储器单元晶体管MT能够根据其阈值而存储例如1比特数据。
该1比特数据从阈值低的存储器单元晶体管起依次例如为“1”、“0”。
存储“1”数据的存储器单元的阈值是“E”电平。E电平是电荷存储层内的电荷被取出、数据被删除的状态下的阈值，是正或者负的值(例如小于电压VA)。
“0”是在电荷存储层内注入有电荷，写入有数据的状态的阈值。存储“0”数据的存储器单元的阈值是“A”电平，比E电平高(例如为电压VA以上)。
＜1－2＞关于数据的读出动作
其次，对基于本实施方式的读出动作进行说明。此处，针对读出通常的读出数据和软比特数据的动作进行说明。
＜1－2－1＞关于读出动作的流程
使用图8对本实施方式的存储器系统1的读出动作的大致流程进行说明。
[步骤S101]
存储器控制器200若从主机设备300接受读出指令，则对NAND型闪存100进行读出请求。
[步骤S102]
NAND型闪存100若接受来自存储器控制器200的读出请求，则执行第一动作。第一动作是用于取得后述的第三动作用的数据的动作。与第一动作相关的详细说明后述。
[步骤S103]
NAND型闪存100若结束第一动作则执行第二动作。第二动作是用于取得后述的第三动作用的数据的动作。与第二动作相关的详细说明后述。
[步骤S104]
NAND型闪存100若结束第二动作则执行第三动作。与第三动作相关的详细说明后述。通过该第三动作，通常的读出数据和软比特数据被存储于读出电路140的闩锁电路。
[步骤S105]
NAND型闪存100基于第一～第三动作的结果输出通常的读出数据。
[步骤S106]
ECC电路206若接收到通常的读出数据则进行错误订正动作。
[步骤S107]
存储器控制器200判定由ECC电路206进行的接收数据的错误订正是否完成。
[步骤S108]
存储器控制器200当判定为接收数据的错误订正完成的情况下(步骤S107，是)，则判定读出指令是否完成。存储器控制器200当判定为读出指令完成的情况下(步骤S108，是)，完成读出动作。存储器控制器200当判定为读出指令未完成的情况下(步骤S108，否)，再次执行步骤S101。
[步骤S109]
存储器控制器200当判定为接收数据的错误订正未完成的情况下(步骤S107，否)，针对NAND型闪存100进行软比特数据的读出请求。
[步骤S110]
NAND型闪存100将在步骤S104读出的软比特数据转送至预定的闩锁电路。与转送动作相关的详细说明后述。
[步骤S111]
NAND型闪存100输出软比特数据。
[步骤S112]
ECC电路206若接收到软比特数据，则进行使用LPDC码的错误订正动作。
[步骤S113]
存储器控制器200判定使用软比特数据的错误订正是否完成。
[步骤S114]
存储器控制器200当判定为使用软比特数据的错误订正未完成的情况下(步骤S113，否)，针对主机设备300发送“失败(Fail)”。
[步骤S115]
存储器控制器200当判定为使用软比特数据的错误订正完成的情况下(步骤S113，是)，判定读出指令是否完成。存储器控制器200当判定为读出指令完成的情况下(步骤S115，是)，完成读出动作。存储器控制器200当判定为读出指令未完成的情况下(步骤S115，否)，再次执行步骤S101。
＜1－2－2＞关于第一动作
使用图7对图6的步骤S102的第一动作进行说明。
[步骤S201]
序列发生器111针对存储器单元阵列130进行第一读出动作。
使用图8对第一读出动作进行说明。
第一读出是指从连接于与选择字线WLn在漏极侧相邻的字线(也称为临时选择字线)WLn+1的存储器单元晶体管MTn+1读出数据的动作。
选择存储器单元晶体管MTn有时从相邻的存储器单元晶体管MTn+1受到单元间干涉效应而阈值分布变动。该第一读出是用于对上述单元间干涉效应进行修正的读出动作。通过第一读出动作读出的数据为了对读出数据进行修正而在后述的第三动作中使用。
在本例中，对字线WL2为选择字线WLn的情况进行说明。
如图8所示，在第一读出时，读出放大器部SA对位线BL供给电流，例如预充电至电压VBL。行译码器150对临时选择字线WL3施加正电压VCGRV，对其他的选择字线WL0～WL2以及WL4～WL7施加正电压VREAD。电压VCGRV根据成为读出对象的数据而变化，例如设定成在图5中说明了的电压VA。电压VREAD是与存储数据无关而使存储器单元晶体管MT导通的电压，且VCGRV＜VREAD。
进而，行译码器150对所选择的选择栅极线SGD以及SGS施加正电压VSG。
通过以上动作，结果，选择晶体管ST以及存储器单元晶体管MT0～MT2以及MT4～MT7成为导通状态，存储器单元晶体管MT3基于存储数据与VCGRV的关系而成为导通状态或者截止状态。
如图9所示，在第一读出中，从连接于字线WL3的存储器单元晶体管MTn+1将数据(X)读出至读出放大器部SA(节点SEN)。该数据(X)是用于对单元间干涉效应进行修正的数据。
[步骤S202]
若数据(X)被读出至读出放大器部SA(节点SEN)，则序列发生器111将控制信号STB供给至读出放大器部SA。如图9所示，读出放大器部SA在信号STB断言的时刻将节点SEN的读出数据(X)转送至闩锁电路UDL。由此，在闩锁电路UDL存储有读出数据(X)。
＜1－2－3＞关于第二动作
使用图10对图6的步骤S103的第二动作进行说明。
[步骤S301]
序列发生器111针对存储器单元阵列130进行第二读出动作。
使用图11对第二读出动作进行说明。
第二读出是从原来的读出对象即选择字线WL2读出数据的动作。
如图11所示，在第二读出时，读出放大器部SA将位线BL预充电至例如电压VBL。行译码器150对选择字线WL2施加正电压VCGRV，对其他的未选择字线WL0～WL1以及WL3～WL7施加正电压VREAD。
如图12所示，在第二读出中，从连接于字线WL2的选择存储器单元晶体管MT2将数据(Y)读出至读出放大器部SA(节点SEN)。该数据(Y)在生成通常的读出数据和软比特数据时使用。
[步骤S302]
若数据(Y)被读出至读出放大器部SA(节点SEN)，则序列发生器111将控制信号STB供给至读出放大器部SA。如图12所示，读出放大器部SA在信号STB断言的时刻将节点SEN的读出数据(Y)转送至闩锁电路LDL。进而，运算部OP使闩锁电路LDL的数据(Y)反转，生成数据(～Y)。由此，在闩锁电路LDL存储有数据(～Y)。
[步骤S303]
如图12所示，序列发生器111将存储于闩锁电路LDL的数据(～Y)转送至闩锁电路XDL。由此，在闩锁电路XDL存储有数据(～Y)。
＜1－2－4＞关于第三动作
使用图13对图6的步骤S104的第三动作进行说明。
[步骤S401]
序列发生器111针对存储器单元阵列130进行第三读出动作。
使用图14对第三读出动作进行说明。
第三读出是从原来的读出对象即字线WL2读出数据的动作。
如图14所示，在第三读出时，读出放大器部SA将位线BL预充电至例如电压VBL。行译码器150对选择字线WL2施加正电压VCGRV，对与选择字线WL2在漏极侧相邻的未选择字线WL3施加电压VREADLA，对其他的未选择字线WL0～WL1以及WL4～WL7施加正电压VREAD。
第三读出与第二读出的不同点在于对被设定为第一读出对象的未选择字线WL3施加电压VREADLA这点。
电压VREADLA与电压VREAD同样是与存储数据无关而使存储器单元晶体管MT导通的电压。进而，电压VREADLA是用于对后述的基于单元间干涉效应的阈值变动的影响进行修正的电压，是与VREAD不同的值。
如图15所示，在第三读出中，从连接于选择字线WL2的选择存储器单元晶体管MT2将数据(Z)读出至读出放大器部SA(节点SEN)。该数据(Z)在生成通常的读出数据和软比特数据时使用。
[步骤S402]
若数据(Z)被读出至读出放大器部SA(节点SEN)，则序列发生器111将控制信号STB供给至读出放大器部SA。如图15所示，读出放大器部SA在信号STB断言的时刻将节点SEN的读出数据(Z)转送至闩锁电路SDL。由此，在闩锁电路SDL存储有数据(Z)。
[步骤S403]
如图16所示，运算部OP进行存储于闩锁电路SDL的数据(Z)和存储于闩锁电路LDL的数据(～Y)的或运算(SDL|LDL)，生成数据(Z|～Y)并存储于闩锁电路LDL。在本实施方式中，存储于闩锁电路LDL的数据(Z|～Y)被作为软比特数据处理。
[步骤S404]
如图17所示，运算部OP进行存储于闩锁电路SDL的数据(Z)的反转数据(～Z)和存储于闩锁电路UDL的数据(X)的与运算(～SDL&UDL)。接着，运算部OP进行与运算的结果(～Z&X)和存储于闩锁电路XDL的数据(～Y)的或运算(～SDL&UDL|XDL)，生成数据(～Z&X|～Y)并存储于闩锁电路XDL。存储于闩锁电路XDL的数据(～Z&X|～Y)是考虑了因来自连接于与选择字线WLn相邻的字线WLn+1的存储器单元晶体管MT的单元间干涉效应而导致的阈值变动的数据(通常的读出数据)。
＜1－2－5＞关于数据转送动作
对图6的步骤S110的数据转送动作进行说明。
序列发生器111若从存储器控制器200接收到软比特数据的读出请求，则将存储于闩锁电路LDL的数据(Z|～Y)转送至闩锁电路XDL。
＜1－3＞关于软比特数据生成方法
＜1－3－1＞关于选择存储器单元晶体管的阈值分布的变动
此处，为了使得容易理解软比特数据生成的原理，对选择存储器单元晶体管MT的阈值分布的变动进行说明。
使用图18对选择存储器单元晶体管MT的阈值分布的变动进行说明。
图18所示的分布E1是“E－电平”的理想的阈值分布。
分布E1有时会从相邻的存储器单元晶体管承受单元间干涉效应而阈值变动。如图18所示，分布E2是从相邻的存储器单元晶体管承受单元间干涉效应而阈值变动的情况下的“E－电平”的阈值分布。关于分布E2，由于从相邻的存储器单元晶体管承受单元间干涉效应，因此阈值比分布E1高。
关于分布E2，在第三读出动作时，有时会由于对相邻的字线WL施加电压VREADLA而阈值变动。如图18所示，分布E3是在第三读出动作的情况下假想的“E－电平”的阈值分布。关于分布E3，通过对与选择字线WLn相邻的字线WLn+1施加电压VREADLA，施加于选择字线WLn的电压VCGRV的电位在表观上上升。因此，分布E3的阈值比分布E2高。
图18所示的分布A1是“A－电平”的理想的阈值分布。
图18所示的分布A2是从相邻的存储器单元晶体管承受单元间干涉效应而阈值变动的情况下的“A－电平”的阈值分布。关于分布A2，由于从相邻的存储器单元晶体管承受单元间干涉效应，因此阈值比分布A1高。
图18所示的分布A3是在第三读出动作的情况下假想的“A－电平”的阈值分布。关于分布A3，通过对与选择字线WLn相邻的字线WLn+1施加有电压VREADLA，阈值分布在表观上上升。因此，分布A3的阈值比分布A2高。
如图18所示，在第二读出动作时对选择字线WLn施加电压VCGRV(VA)。进而，在第三读出动作时，对与选择字线WLn相邻的字线WLn+1施加电压VREADLA，因此，施加于选择字线WLn的电压VCGRV的电位朝VAD(VA＜VAD)上升。
另一方面，在选择存储器单元晶体管MT中，从相邻的存储器单元晶体管承受的单元间干涉效应有时比假想情况大。
在这样的情况下，如图19所示，分布E2、分布E3、分布A2、以及分布A3的偏移量比假想的偏移量大。
在图19所示的情况下，在第三读出中，分布E2有时成为电压VA以上。在这样的情况下，作为过错(错误)M1处理。
另一方面，在选择存储器单元晶体管MT中，从相邻的存储器单元晶体管承受的单元间干涉效应有时比假想情况小。
在这样的情况下，如图20所示，分布E2、分布E3、分布A2、以及分布A3的偏移量比假想的偏移量小。
在图20所示的情况下，在第三读出中，分布A3有时成为电压VAD以下。在这样的情况下，作为过错M2处理。
＜1－3－2＞关于闩锁电路的动作例
使用图21～图25对存储于闩锁电路的数据的具体例进行说明。
图21示出连接于选择字线WLn的选择存储器单元晶体管MTn的数据、和连接于与选择字线WLn相邻的字线WLn+1的存储器单元晶体管MTn+1的数据之间的关系。此外，在图21中，示出选择存储器单元晶体管MTn从存储器单元晶体管MTn+1承受的单元间干涉效应的大小与存储于选择存储器单元晶体管MTn的数据之间的关系。以下，在仅称为“单元间干涉效应”的情况下，意味着选择存储器单元晶体管MTn从存储器单元晶体管MTn+1承受的单元间干涉效应。
图21是通过图6的步骤S102而在闩锁电路UDL存储了存储器单元晶体管MTn+1的反转数据后的图。
此处，着眼于图21的一部分，对选择存储器单元晶体管MTn的数据、存储器单元晶体管MTn+1的数据、单元间干涉效应之间的关系进行说明。
例如，当存储器单元晶体管MTn+1存储有“E”(在UDL存储有“0”)、且单元间干涉效应小的情况下(参照图中的影响的“小”)，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“0”。
同样，当存储器单元晶体管MTn+1存储有“A”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“0”。
另一方面，当单元晶体管MTn+1存储有“E”、且单元间干涉效应大的情况下(参照图中的影响的“大”)，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“1”。这是图19的过错M1所示那样的错误的数据。
当存储器单元晶体管MTn+1存储有“A”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“1”。这是图19的过错M1所示那样的错误的数据。
这样，基于在连接于选择字线WLn的选择存储器单元晶体管MTn中存储的数据、和在连接于与选择字线WLn相邻的字线WLn+1的存储器单元晶体管MTn+1中存储的数据，所读出的数据有时不同。
如图21所示，在图10所说明的步骤S302中，对闩锁电路LDL输入读出放大器部SA(节点SEN)的反转数据。因此，过错M1的数据作为“0”数据而被存储于闩锁电路LDL。
进而，如图22所示，在图10所说明的步骤S303中，闩锁电路LDL的数据被转送至闩锁电路XDL。
使用图23对第三读出时的闩锁电路中存储的数据进行说明。
如图23所示，例如，当存储器单元晶体管MTn+1存储有“E”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。这是图20的过错M2所示那样的错误的数据。
同样，当存储器单元晶体管MTn+1存储有“A”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。这是图20的过错M2所示那样的错误的数据。
另一方面，当存储器单元晶体管MTn+1存储有“E”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。
当存储器单元晶体管MTn+1存储有“A”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。
如图23所示，在图13所说明的步骤S402中，读出放大器部SA(节点SEN)的数据被输入至闩锁电路SDL。因此，过错M2的数据作为“0”数据被存储于闩锁电路SDL。
如图24所示，在图13所说明的步骤S403中，进行或运算(SDL|LDL)，且运算结果被存储于闩锁电路LDL。过错M1以及过错M2的数据作为“0”数据被存储于闩锁电路LDL。
如图25所示，在图13所说明的步骤S404中，进行逻辑运算(～SDL&UDL|XDL)，且运算结果被存储于闩锁电路XDL。存储于闩锁电路XDL的数据被作为通常的读出数据输出。
如图25所示，读出数据被存储于闩锁电路XDL，在闩锁电路LDL存储有软比特数据。
如图26所示，根据本实施方式，当产生过错M1的情况下、或者产生过错M2的情况下，存储于闩锁电路LDL的数据变为“0”。即、在本实施方式中，即便在产生不同种类的过错(过错M1以及过错M2)的情况下，也作为特定的值(“0”数据)被存储于闩锁电路LDL。即、存储器系统1无需重新进行用于读出软比特数据的读出动作就能够取得软比特数据。结果，在进行ECC时，能够抑制用于软比特的读出时间。
＜1－4＞关于指令序列
使用图27对本实施方式所涉及的存储器系统1的读出动作中的指令序列进行说明。
本实施方式所涉及的存储器控制器200的在进行读出动作时针对NAND型闪存100发出指令读出动作的前置指令(例如“XXh”)。接着，存储器控制器200对NAND型闪存100发出指令(例如“00h”)以及地址(列地址、区块地址、页地址)。然后，存储器控制器200对NAND型闪存100发出指令(例如“30h”)。
若指令“30h”在寄存器112中被置位(set)，则NAND型闪存100开始来自存储器单元阵列130的数据的读出动作而成为忙状态。
进而，NAND型闪存100执行在图6中说明了的步骤S102～S105。
然后，若NAND型闪存100成为就绪状态，则从存储器单元阵列130读出的数据被朝存储器控制器200发送。
存储器控制器200当在图6中说明了的步骤S109中执行读出请求的情况下，对NAND型闪存100发出指令(例如“YYh”)。
若指令“YYh”在寄存器112中被置位，则NAND型闪存100进行在图6中说明了的步骤S110、以及S111的动作。
＜1－5＞效果
根据上述的实施方式，通过使用闩锁电路运算利用第一～第三读出动作得到的结果，能够通过一系列的读出动作得到通常的读出数据和软比特数据。
在读出软比特数据的情况下，与通常的读出动作不同，也考虑对选择字线WL施加电压VA－、VA+而进行读出的方法(比较例)。即、在比较例的情况下，在上述实施方式的图6的步骤S110时，NAND型闪存需要进行用于读出软比特数据的读出动作。
但是，在本实施方式所涉及的存储器系统中，通过进行上述的第一～第三读出来生成软比特数据。更具体地说，在本实施方式中，利用因单元间干涉效应而导致的阈值分布的变动、和因第三读出动作而导致的阈值分布的变动，导出通常的读出数据和软比特数据。换言之，在本实施方式中，通过一系列的读出动作读出两种数据。
即、在本实施方式中，在图6的步骤S110时，已经读出软比特数据。进而，图6的步骤S110的转送动作相比通常的读出动作而高速地进行。因此，本实施方式所涉及的NAND型闪存与比较例所涉及的NAND型闪存相比能够更高速地输出软比特数据。
＜2＞第二实施方式
其次，对第二实施方式进行说明。在第二实施方式中，对存储器单元晶体管MT能够存储2比特数据的情况进行说明。另外，第二实施方式所涉及的存储器系统的基本结构以及基本动作均与上述的第一实施方式所涉及的存储器系统相同。因而，省略对在上述的第一实施方式中已经说明过的事项以及能够从上述的第一实施方式容易地类推的事项的说明。
＜2－1＞关于存储器单元晶体管的阈值分布
使用图28，对基于第二实施方式的存储器单元晶体管MT所能够取得的数据以及阈值分布进行说明。
在本例中，一个存储器单元晶体管MT例如能够保持2比特数据。将该2比特数据称为下位比特以及上位比特。进而，将连接于同一字线的存储器单元所保持的下位比特的集合称为下位页，将上位比特的集合称为上位页。
如图28所示，各个存储器单元晶体管MT能够根据其阈值而保持例如2比特数据。该2比特数据从阈值低的数据起依次例如为“11”、“01”、“00”、“10”。
保持“11”数据的存储器单元的阈值为“E”电平。E电平是电荷存储层内的电荷被取出、数据被删除的状态下的阈值，是正或者负的值(例如小于电压VA)。
“01”、“00”、以及“10”也是电荷存储层内被注入电荷、写入有数据的状态的阈值。保持“01”数据的存储器单元的阈值为“A”电平，比E电平高(例如为电压VA以上且小于VB，VA＜VB)。保持“00”数据的存储器单元的阈值为“B”电平，比A电平高(例如为电压VB以上且小于VC，VB＜VC)。保持“10”数据的存储器单元的阈值为“C”电平，比B电平高(例如为电压VC以上)。
当然，2比特数据与阈值之间的关系并不限定于该关系，例如也可以是“11”数据与“C”电平对应的情况，二者的关系能够适当选择。
通过对选择字线WLn施加电压VB，能够读出下位比特的数据。通过对选择字线WLn施加电压VA、以及VC，能够读出上位比特的数据。
＜2－2＞关于数据的读出动作
其次，对基于本实施方式的读出动作进行说明。此处，对读出通常的读出数据和软比特数据的动作进行说明。
＜2－2－1＞关于读出动作的流程
使用图29对本实施方式的存储器系统1的读出动作的大致流程进行说明。
[步骤S501]
存储器控制器200进行与步骤S101同样的动作。
[步骤S502]
NAND型闪存100判定所接收到的读出请求是否为下位页读出。
[步骤S503]
NAND型闪存100当判定为所接收到的读出请求是下位页读出的情况下(步骤S502，是)，进行下位页的读出动作。下位页的读出动作的详细说明后述。
[步骤S504]
NAND型闪存100当判定为所接收到的读出请求不是下位页读出的情况下(步骤S502，否)，进行上位页的读出动作。上位页的读出动作的详细说明后述。
[步骤S505～S515]
存储器系统1进行与S105～S115同样的动作。
＜2－2－2＞关于下位页读出动作
＜2－2－2－1＞关于下位页读出动作的流程
使用图30对本实施方式的存储器系统1的下位页读出动作的大致流程进行说明。
[步骤S601]
NAND型闪存100若接受来自存储器控制器200的读出请求，则执行第四动作。第四动作是用于取得后述的第六动作用的数据的动作。与第四动作相关的详细说明后述。
[步骤S602]
NAND型闪存100若结束第四动作，则执行第五动作。第五动作是用于取得后述的第六动作用的数据的动作。与第五动作相关的详细说明后述。
[步骤S603]
NAND型闪存100若结束第五动作，则执行第六动作。与第六动作相关的详细说明后述。通过该第六动作，通常的读出数据和软比特数据被存储于读出电路140的闩锁电路。
＜2－2－2－2＞关于第四动作
使用图31对图30的步骤S601的第四动作进行说明。
[步骤S701]
序列发生器111对存储器单元阵列130的下位页进行第一读出动作。关于第一读出动作，除了对临时选择字线WLn+1施加电压VCGRV(VB)以外，与使用图8说明了的动作相同。在本例中，对字线WL2为选择字线WLn、字线WL3为临时选择字线WLn+1的情况进行说明。
如图32所示，在第一读出中，从连接于临时选择字线WL3的存储器单元晶体管MTn+1将下位页(下位比特)数据(XL)读出至读出放大器部SA(节点SEN)。该数据(XL)是用于对单元间干涉效应进行修正的数据。
[步骤S702]
如图32所示，与步骤S202同样，在闩锁电路UDL存储有读出数据(XL)。
＜2－2－2－3＞关于第五动作
使用图33对图30的步骤S602的第五动作进行说明。
[步骤S801]
序列发生器111针对存储器单元阵列130的下位页进行第二读出动作。关于第二读出动作，除了对选择字线WLn施加电压VCGRV(VB)以外，与使用图11说明了的动作相同。
如图34所示，在第二读出中，从连接于字线WL2的选择存储器单元晶体管MT2将下位页(下位比特)数据(YL)读出至读出放大器部SA(节点SEN)。该数据(YL)在生成通常的读出数据和软比特数据时使用。
[步骤S802]
如图34所示，与步骤S302同样，在闩锁电路LDL存储有数据(～YL)。
[步骤S803]
如图34所示，与步骤S303同样，在闩锁电路XDL存储有数据(～YL)。
＜2－2－2－4＞关于第六动作
使用图35对图30的步骤S603的第六动作进行说明。
[步骤S901]
序列发生器111针对存储器单元阵列130的下位页进行第三读出动作。关于第三读出动作，除了对选择字线WLn施加电压VCGRV(VB)以外，与使用图14说明了的动作相同。
如图36所示，在第三读出中，从连接于选择字线WL2的选择存储器单元晶体管MT2将下位页(下位比特)数据(ZL)读出至读出放大器部SA(节点SEN)。该数据(ZL)在生成通常的读出数据和软比特数据时使用。
[步骤S902]
如图36所示，与步骤S402同样，在闩锁电路SDL存储有数据(ZL)。
[步骤S903]
如图37所示，与步骤S403同样，在闩锁电路LDL存储数据(ZL|～YL)。在本实施方式中，存储于闩锁电路LDL的数据(ZL|～YL)被作为软比特数据处理。
[步骤S904]
如图38所示，与步骤S404同样，在闩锁电路XDL存储数据(～ZL&XL|～YL)。存储于闩锁电路XDL的数据(～ZL&XL|～YL)是考虑了因来自连接于与选择字线WLn相邻的字线WLn+1的存储器单元晶体管MT的单元间干涉效应而产生的阈值变动的数据(通常的读出数据)。
＜2－2－3＞关于上位页读出动作
＜2－2－3－1＞关于上位页读出动作的流程
使用图39对本实施方式的存储器系统1的上位页读出动作的大致流程进行说明。
[步骤S1001]
NAND型闪存100若接受来自存储器控制器200的读出请求，则执行第七动作。第七动作是用于取得后述的第十二动作用的数据的动作。与第七动作相关的详细说明后述。
[步骤S1002]
NAND型闪存100若结束第七动作则执行第八动作。第八动作是用于取得后述的第十二动作用的数据的动作。与第八动作相关的详细说明后述。
[步骤S1003]
NAND型闪存100若结束第八动作则执行第九动作。第九动作是用于取得后述的第十二动作用的数据的动作。与第九动作相关的详细说明后述。
[步骤S1004]
NAND型闪存100若结束第九动作则执行第十动作。第十动作是用于取得后述的第十二动作用的数据的动作。与第十动作相关的详细说明后述。
[步骤S1005]
NAND型闪存100若结束第十动作则执行第十一动作。第十一动作是用于取得后述的第十二动作用的数据的动作。与第十一动作相关的详细说明后述。
[步骤S1006]
NAND型闪存100若结束第十一动作则执行第十二动作。与第十二动作相关的详细说明后述。通过该第十二动作，通常的读出数据和软比特数据被存储于读出电路140的闩锁电路。
＜2－2－3－2＞关于第七动作
使用图40对图39的步骤S1001的第七动作进行说明。
[步骤S1101]
序列发生器111针对存储器单元阵列130的上位页进行第一读出动作。关于第一读出动作，除了对临时选择字线WLn+1施加电压VCGRV(VA)以外，与使用图8说明了的动作相同。在本例中，针对字线WL2为选择字线WLn、字线WL3为临时选择字线WLn+1的情况进行说明。
如图41所示，在第一读出中，从连接于临时选择字线WL3的存储器单元晶体管MTn+1将上位页(上位比特)数据(XU1)读出至读出放大器部SA(节点SEN)。该数据(XU1)是用于对单元间干涉效应进行修正的数据。
[步骤S1002]
如图41所示，与步骤S202同样，在闩锁电路UDL存储有读出数据(XU1)。
＜2－2－3－3＞关于第八动作
使用图42对图39的步骤S1002的第八动作进行说明。
[步骤S1201]
序列发生器111针对存储器单元阵列130的上位页进行第二读出动作。关于第二读出动作，除了对选择字线WLn施加电压VCGRV(VA)以外，与使用图11说明了的动作相同。
如图43所示，在第二读出中，从连接于字线WL2的选择存储器单元晶体管MT2将上位页(上位比特)数据(YU1)读出至读出放大器部SA(节点SEN)。该数据(YU1)在生成通常的读出数据和软比特数据时使用。
[步骤S1202]
若数据(YU1)被读出至读出放大器部SA(节点SEN)，则序列发生器111将控制信号STB供给至读出放大器部SA。如图43所示，读出放大器部SA在信号STB断言的时刻将节点SEN的读出数据(YU1)转送至闩锁电路SDL。在闩锁电路SDL存储有数据(YU1)。
[步骤S1203]
如图43所示，序列发生器111将存储于闩锁电路SDL的数据(YU1)转送至闩锁电路LDL。进而，运算部OP使存储于闩锁电路LDL的数据(YU1)反转而生成数据(～YU1)。由此，在闩锁电路LDL存储有数据(～YU1)。
＜2－2－3－4＞关于第九动作
使用图44对图39的步骤S1003的第九动作进行说明。
[步骤S1301]
序列发生器111针对存储器单元阵列130的上位页进行第三读出动作。关于第三读出动作，除了对选择字线WLn施加电压VCGRV(VA)以外，与使用图14说明了的动作相同。
如图45所示，在第三读出中，从连接于选择字线WL2的选择存储器单元晶体管MT2将上位页(上位比特)数据(ZU1)读出至读出放大器部SA(节点SEN)。该数据(ZU1)在生成通常的读出数据和软比特数据时使用。
[步骤S1302]
如图45所示，与步骤S402同样，在闩锁电路SDL存储有数据(ZU1)。
[步骤S1303]
如图45所示，运算部OP进行存储于闩锁电路SDL的数据(ZU1)的反转数据(～ZU1)和存储于闩锁电路UDL的数据(XU1)的与运算(～SDL&UDL)。接着，运算部OP进行与运算的结果(～ZU1&XU1)和存储于闩锁电路LDL的数据(～YU1)的或运算(～SDL&UDL|LDL)，生成数据(～ZU1&XU1|～YU1)并存储于闩锁电路XDL。
[步骤S1303]
如图46所示，运算部OP进行存储于闩锁电路SDL的数据(ZU1)和存储于闩锁电路LDL的数据(～YU1)的或运算(SDL|LDL)，生成数据(ZU1|～YU1)并存储于闩锁电路LDL。
＜2－2－3－5＞关于第十动作
使用图47对图39的步骤S1004的第十动作进行说明。
[步骤S1401]
序列发生器111针对存储器单元阵列130的上位页进行第一读出动作。关于第一读出动作，除了对临时选择字线WLn+1施加电压VCGRV(VC)以外，与使用图8说明了的动作同样。
如图48所示，在第一读出中，从连接于临时选择字线WL3的存储器单元晶体管MTn+1将上位页(上位比特)数据(XU2)读出至读出放大器部SA(节点SEN)。该数据(XU2)是用于对单元间干涉效应进行修正的数据。
[步骤S1402]
如图48所示，与步骤S202同样，在闩锁电路UDL存储读出数据(XU2)。
＜2－2－3－6＞关于第十一动作
使用图49对图39的步骤S1005的第十一动作进行说明。
[步骤S1501]
序列发生器111针对存储器单元阵列130的上位页进行第二读出动作。关于第二读出动作，除了对选择字线WLn施加电压VCGRV(VC)以外，与使用图11说明了的动作相同。
如图50所示，在第二读出中，从连接于字线WL2的选择存储器单元晶体管MT2将上位页(上位比特)数据(YU2)读出至读出放大器部SA(节点SEN)。该数据(YU2)在生成通常的读出数据和软比特数据时使用。
[步骤S1502]
如图50所示，与步骤S1202同样，在闩锁电路SDL存储有数据(YU2)。
[步骤S1503]
如图51所示，运算部OP进行存储于闩锁电路SDL的数据(YU2)的反转数据(～YU2)和存储于闩锁电路LDL的数据(ZU1|～YU1)的与运算(～SDL&LDL)。运算部OP将与运算的结果(～YU2&(ZU1|～YU1))存储于闩锁电路LDL。
[步骤S1504]
如图52所示，运算部OP进行存储于闩锁电路SDL的数据(YU2)和存储于闩锁电路UDL的数据(XU2)的反转数据(～XU2)的与运算(SDL&～UDL)。接着，运算部OP进行与运算的结果(YU2&～XU2)和存储于闩锁电路XDL的数据(～ZU1&XU1|～YU1)的或运算(SDL&～UDL|XDL)，生成数据((YU2&～XU2)|(～ZU1&XU1|～YU1))并存储于闩锁电路XDL。
＜2－2－3－7＞关于第十二动作
使用图53对图39的步骤S1006的第十二动作进行说明。
[步骤S1601]
序列发生器111针对存储器单元阵列130的上位页进行第三读出动作。关于第三读出动作，除了对选择字线WLn施加电压VCGRV(VC)以外，与使用图14说明了的动作相同。
如图54所示，在第三读出中，从连接于选择字线WL2的选择存储器单元晶体管MT2将上位页(上位比特)数据(ZU2)读出至读出放大器部SA(节点SEN)。该数据(ZU2)在生成通常的读出数据和软比特数据时使用。
[步骤S1602]
如图54所示，与步骤S402同样，在闩锁电路SDL存储有数据(ZU2)。
[步骤S1603]
如图55所示，运算部OP进行存储于闩锁电路SDL的数据(ZU2)和存储于闩锁电路LDL的数据(～YU2&(ZU1|～YU1))的或运算(SDL|LDL)。运算部OP将或运算的结果(ZU2|(～YU2&(ZU1|～YU1)))存储于闩锁电路LDL。在本实施方式中，存储于闩锁电路LDL的数据(ZU2|(～YU2&(ZU1|～YU1)))被作为软比特数据处理。
[步骤S1604]
如图56所示，运算部OP进行存储于闩锁电路SDL的数据(ZU2)和存储于闩锁电路XDL的数据((YU2&～XU2)|(～ZU1&XU1|～YU1))的或运算(SDL|XDL)。接着，运算部OP将或运算的结果(ZU2|((YU2&～XU2)|(～ZU1&XU1|～YU1)))存储于闩锁电路XDL。存储于闩锁电路XDL的数据(ZU2|((YU2&～XU2)|(～ZU1&XU1|～YU1)))是考虑了因来自连接于与选择字线WLn相邻的字线WLn+1的存储器单元晶体管MT的单元间干涉效应而产生的阈值变动的数据(通常的读出数据)。
＜2－3＞关于软比特数据生成方法
＜2－3－1＞关于选择存储器单元晶体管的阈值分布的变动
此处，为了使得容易理解生成软比特数据的原理，针对选择存储器单元晶体管MT的阈值分布的变动进行说明。
使用图57对选择存储器单元晶体管MT的阈值分布的变动进行说明。
图57所示的分布E1～E3、A1～A3与在图18中说明了的分布相同。
图57所示的分布B1是“B－电平”的理想的阈值分布。
分布B1有时从相邻的存储器单元晶体管承受单元间干涉效应而阈值发生变动。如图57所示，分布B2是从相邻的存储器单元晶体管承受单元间干涉效应而阈值变动的情况下的“B－电平”的阈值分布。关于分布B2，由于从相邻的存储器单元晶体管承受单元间干涉效应，因此阈值比分布B1高。
分布B2由于在第三读出动作时对相邻的字线WL施加电压VREADLA而有时阈值发生变动。如图57所示，分布B3是在第三读出动作的情况下假想的“B－电平”的阈值分布。关于分布B3，由于对与选择字线WLn相邻的字线WLn+1施加电压VREADLA，因此施加于选择字线WLn的电压VCGRV的电位在表观上上升。因此，分布B3的阈值比分布B2高。
图57所示的分布C1是“C－电平”的理想的阈值分布。
图57所示的分布C2是从相邻的存储器单元晶体管承受单元间干涉效应而阈值发生变动的情况下的“C－电平”的阈值分布。关于分布C2，由于从相邻的存储器单元晶体管承受单元间干涉效应，因此阈值比分布C1高。
图57所示的分布C3是在第三读出动作的情况下假想的“C－电平”的阈值分布。关于分布C3，由于对与选择字线WLn相邻的字线WLn+1施加电压VREADLA，因此阈值分布在表观上上升。因此，分布C3的阈值比分布C2高。
如图57所示，在第二读出动作时对选择字线WLn施加电压VCGRV(VA、VB、VC)。进而，在第三读出动作时，由于对与选择字线WLn相邻的字线WLn+1施加有电压VREADLA，因此施加于选择字线WLn的电压VCGRV的电位分别上升至VAD(VA＜VAD)、VBD(VB＜VBD)、VCD(VC＜VCD)。
另一方面，在选择存储器单元晶体管MT中，从相邻的存储器单元晶体管承受的的单元间干涉效应有时比假想情况大。
在这样的情况下，如图58所示，分布E2、E3、A2、A3、B2、B3、C2、以及C3的偏移量比假想的偏移量大。
在图58所示的情况下，在第三读出中，分布E2有时成为电压VA以上。在这样的情况下，作为过错M3处理。进一步，在第三读出中，分布A2有时成为电压VB以上。在这样的情况下，作为过错M4处理。同样，在第三读出中，分布B2有时成为电压VC以上。在这样的情况下，作为过错M5处理。
另一方面，在选择存储器单元晶体管MT中，从相邻的存储器单元晶体管承受的单元间干涉效应有时比假想情况小。
在这样的情况下，如图59所示，分布E2、E3、A2、A3、B2、B3、C2、以及C3的偏移量比假想的偏移量小。
在图59所示的情况下，在第三读出中，分布A3有时成为电压VAD以下。在这样的情况下，作为过错M6处理。进一步，在第三读出中，分布B3有时成为电压VBD以下。在这样的情况下，作为过错M7处理。同样，在第三读出中，分布C3有时成为电压VCD以下。在这样的情况下，作为过错M8处理。
＜2－3－2＞关于与下位页相关的闩锁电路的动作例
使用图60～图64对第四～第六动作所涉及的闩锁电路的动作的具体例进行说明。
图60是通过图31的步骤S702而在闩锁电路UDL存储存储器单元晶体管MTn+1的反转数据后的图。
此处，着眼于图60的一部分，对选择存储器单元晶体管MTn的数据、存储器单元晶体管MTn+1的数据、单元间干涉效应之间的关系进行说明。
例如，当存储器单元晶体管MTn+1存储有“E”或者“A”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。
同样，当存储器单元晶体管MTn+1存储有“B”或者“C”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。
另一方面，当单元晶体管MTn+1存储有“E”或者“A”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的M4所示那样的错误的数据。
当存储器单元晶体管MTn+1存储有“B”或者“C”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的过错M4所示那样的错误的数据。
如图60所示，在图33所说明的步骤S802中，对闩锁电路LDL输入读出放大器部SA(节点SEN)的反转数据。因此，过错M4的数据作为“0”数据而被存储于闩锁电路LDL。
进而，如图61所示，在图33所说明的步骤S803中，闩锁电路LDL的数据被转送至闩锁电路XDL。
使用图62对第三读出时存储于闩锁电路的数据进行说明。
如图62所示，例如，当存储器单元晶体管MTn+1存储有“E”或者“A”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的过错M7所示那样的错误的数据。
同样，当存储器单元晶体管MTn+1存储有“B”或者“C”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的过错M7所示那样的错误的数据。
另一方面，当存储器单元晶体管MTn+1存储有“E”或者“A”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“1”。
当存储器单元晶体管MTn+1存储有“B”或者“C”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“1”。
如图62所示，在图35所说明的步骤S902中，对闩锁电路SDL输入读出放大器部SA(节点SEN)的数据。因此，过错M7的数据作为“0”数据被存储于闩锁电路SDL。
如图63所示，在图35所说明的步骤S903中，进行或运算(SDL|LDL)，且运算结果被存储于闩锁电路LDL。过错M4以及过错M7的数据作为“0”数据被存储于闩锁电路LDL。
如图64所示，在图35所说明的步骤S904中，进行逻辑运算(～SDL&UDL|XDL)，且运算结果被存储于闩锁电路XDL。存储于闩锁电路XDL的数据被作为通常的读出数据输出。
如图64所示，在闩锁电路XDL存储有读出数据，在闩锁电路LDL存储有软比特数据。
如图65所示，根据本实施方式，当产生过错M4的情况下、或者产生过错M7的情况下，存储于闩锁电路LDL的数据为“0”。即、在本实施方式中，即便在产生了不同种类的过错(过错M4以及过错M7)的情况下，也作为特定的值(“0”数据)被存储于闩锁电路LDL。即、关于存储器系统1，无需重新进行用于读出软比特数据的读出动作就能够取得软比特数据。结果，在进行ECC时，能够抑制用于软比特的读出时间。
＜2－3－3＞关于与上位页相关的闩锁电路的动作例
使用图66～图70对第七～第九动作所涉及的闩锁电路的动作的具体例进行说明。
图66是通过图40的步骤S1102而在闩锁电路UDL存储存储器单元晶体管MTn+1的反转数据后的图。
此处，着眼于图66的一部分，对选择存储器单元晶体管MTn的数据、存储器单元晶体管MTn+1的数据、单元间干涉效应之间的关系进行说明。
例如，当存储器单元晶体管MTn+1存储有“E”或者“C”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“0”。
同样，当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“0”。
另一方面，当单元晶体管MTn+1存储有“E”或者“C”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的过错M3所示那样的错误的数据。
当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“E”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的过错M3所示那样的错误的数据。
如图66所示，在图42所说明的步骤S1202中，对闩锁电路SDL输入读出放大器部SA(节点SEN)的数据。因此，过错M3的数据作为“0”数据被存储于闩锁电路SDL。
接着，如图67所示，在图42所说明的步骤S1203中，对闩锁电路LDL输入闩锁电路SDL的反转数据。因此，过错M3的数据作为“0”数据被存储于闩锁电路LDL。
使用图68对第三读出时存储于闩锁电路的数据进行说明。
如图68所示，例如，当存储器单元晶体管MTn+1存储有“E”或者“C”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的过错M6所示那样的错误的数据。
同样，当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的过错M6所示那样的错误的数据。
另一方面，当存储器单元晶体管MTn+1存储有“E”或者“C”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。
当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“A”的选择存储器单元晶体管MTn读出的数据为“1”。
如图68所示，在图44所说明的步骤S1302中，对闩锁电路SDL输入读出放大器部SA(节点SEN)的数据。因此，过错M6的数据作为“0”数据被存储于闩锁电路SDL。
如图69所示，在图44所说明的步骤S1303中，进行逻辑运算(～SDL&UDL|LDL)，且运算结果被存储于闩锁电路XDL。
如图70所示，在图44所说明的步骤S1304中，进行或运算(LDL|SDL)，且运算结果被存储于闩锁电路LDL。过错M3以及过错M6的数据作为“0”数据被存储于闩锁电路LDL。
使用图71～图76对第十～第十二动作所涉及的闩锁电路的动作的具体例进行说明。
图71是通过图47的步骤S1402而在闩锁电路UDL存储存储器单元晶体管MTn+1的反转数据后的图。
此处，着眼于图71的一部分，对选择存储器单元晶体管MTn的数据、存储器单元晶体管MTn+1的数据、单元间干涉效应之间的关系进行说明。
例如，当存储器单元晶体管MTn+1存储有“E”或者“C”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“0”。
同样，当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“0”。
另一方面，当单元晶体管MTn+1存储有“E”或者“C”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的过错M5所示那样的错误的数据。
当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“B”的选择存储器单元晶体管MTn读出的数据为“1”。这是图58的过错M5所示那样的错误的数据。
如图71所示，在图49所说明的步骤S1502中，对闩锁电路SDL输入读出放大器部SA(节点SEN)的数据。因此，过错M5的数据作为“0”数据被存储于闩锁电路SDL。
如图72所示，在图49所说明的步骤S1503中，进行逻辑运算(～SDL&LDL)，且运算结果被存储于闩锁电路LDL。通过该运算，过错5的数据作为“0”数据被存储于闩锁电路LDL。
如图73所示，在图49所说明的步骤S1504中，进行逻辑运算(SDL&～UDL|XDL)，且运算结果被存储于闩锁电路XDL。
使用图74对第三读出时存储于闩锁电路的数据进行说明。
如图74所示，例如，当存储器单元晶体管MTn+1存储有“E”或者“C”(在UDL存储有“0”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“C”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的M8所示那样的错误的数据。
同样，当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应小的情况下，读出放大器部SA从存储有“C”的选择存储器单元晶体管MTn读出的数据为“0”。这是图59的M8所示那样的错误的数据。
另一方面，当存储器单元晶体管MTn+1存储有“E”或者“C”、且单元间干涉效应大的情况下，读出放大器部SA从存储有“C”的选择存储器单元晶体管MTn读出的数据为“1”。
当存储器单元晶体管MTn+1存储有“A”或者“B”(在UDL存储有“1”)、且单元间干涉效应大的情况下，读出放大器部SA从存储有“C”的选择存储器单元晶体管MTn读出的数据为“1”。
如图74所示，在图53所说明的步骤S1602中，对闩锁电路SDL输入读出放大器部SA(节点SEN)的数据。因此，过错M8的数据作为“0”数据被存储于闩锁电路SDL。
如图75所示，在图53所说明的步骤S1604中，进行或运算(LDL|SDL)，且运算结果被存储于闩锁电路LDL。过错M3、过错M5、过错M6以及过错M8的数据作为“0”数据被存储于闩锁电路LDL。
如图76所示，在图53所说明的步骤S1604中，进行或运算(SDL|XDL)，且运算结果被存储于闩锁电路XDL。存储于闩锁电路XDL的数据是通常的读出数据。
如图77所示，根据本实施方式，当产生过错M3、过错M5、过错M6以及过错M8的至少一个的情况下，存储于闩锁电路LDL的数据为“0”。即、在本实施方式中，即便在产生了不同种类的过错(过错M3、过错M5、过错M6以及过错M8)的情况下，也作为特定的值(“0”数据)被存储于闩锁电路LDL。即、存储器系统1无需重新进行用于读出软比特数据的读出动作就能够取得软比特数据。结果，在进行ECC时，能够抑制用于软比特的读出时间。
＜2－4＞关于指令序列
＜2－4－1＞关于与下位页相关的指令序列
使用图78对本实施方式所涉及的存储器系统1的下位页读出动作中的指令序列进行说明。
基本流程与在图27中说明了的动作相同，与在图27中说明了的流程的不同点在于地址的内容和施加于选择字线WLn的电压VCGRV。
本实施方式所涉及的存储器控制器200在进行读出动作时针对NAND型闪存100发出指令置位CS1。
若指令“30h”在寄存器112被置位，则NAND型闪存100开始来自存储器单元阵列130的数据的读出动作而成为忙状态。
进而，NAND型闪存100执行图29的步骤S502～S505、图30的步骤S601～S603。
然后，若NAND型闪存100成为就绪状态，则从存储器单元阵列130读出的数据被朝存储器控制器200发送。
存储器控制器200当在图29所说明的步骤S509中执行读出请求的情况下，对NAND型闪存100发出指令(例如“YYh”)。
若指令“YYh”在寄存器112被置位，则NAND型闪存100进行在图29中说明了的步骤S510、以及S511的动作。
＜2－4－2＞关于与上位页相关的指令序列
使用图79对本实施方式所涉及的存储器系统1的上位页读出动作中的指令序列进行说明。
基本流程与在图27中说明了的动作相同，与在图27中说明了的流程的不同点在于地址的内容和施加于选择字线WLn的电压VCGRV。
本实施方式所涉及的存储器控制器200在进行读出动作时针对NAND型闪存100发出指令置位CS1。
若指令“30h”在寄存器112被置位，则NAND型闪存100开始来自存储器单元阵列130的数据的读出动作而成为忙状态。
进而，NAND型闪存100执行图29的步骤S502～S505、图39的步骤S1001～S1003。
然后，若NAND型闪存100成为就绪状态，则从存储器单元阵列130读出的数据被朝存储器控制器200发送。
＜2－5＞效果
根据上述的实施方式，通过使用闩锁电路运算利用第四～第六读出动作得到的结果，由此能够通过一系列的读出动作得到与下位页相关的通常的读出数据和与下位页相关的软比特数据。同样，根据上述的实施方式，通过使用闩锁电路运算利用第七～第十二读出动作得到的结果，由此能够通过一系列的读出动作得到与上位页相关的通常的读出数据和与上位页相关的软比特数据。由此，能够得到与上述的第一实施方式相同的效果。
＜3＞变形例
另外，在上述的第二动作、第五动作、第八动作、以及第十一动作中的第二读出动作、或者第三动作、第六动作、第九动作、以及第十二动作中的第三读出动作中，施加于选择字线WLn的电压VCGRV能够适当变更。
使用图80对电压VCGRV的变更的方法进行说明。在图80中，示出应用于第一实施方式的情况。
如图80所示，变形例所涉及的存储器控制器200在进行读出动作时针对NAND型闪存100发出指令读出动作的前置指令(例如“XAh”)。接着，存储器控制器200针对NAND型闪存100发出表示地址(包括列地址、区块地址、页地址)、以及电压VCGRV的变动量(shiftvalue)的数据。接着，存储器控制器200针对NAND型闪存100发出指令(例如“XBh”)、指令(例如“00h”)、以及地址(包括列地址、区块地址、页地址)。然后，存储器控制器200针对NAND型闪存100发出指令(例如“30h”)。
若指令“30h”在寄存器112被置位，则NAND型闪存100开始来自存储器单元阵列130的数据的读出动作而成为忙状态。
进而，NAND型闪存100执行在图6中说明了的步骤S102～S105。NAND型闪存100在进行步骤S103～S104时，基于所接收到的电压VCGRV的变动量(shift value)而使施加于选择字线WLn的电压VCGRV变化。
使用图81对本变形例的具体例进行说明。
在图81中，图中的LDL1示出未使电压VCGRV(VA)变动的情况下的软比特数据的值。同样，在图81中，图中的LDL2示出使电压VCGRV(VA)变动了电压dV1的情况下的软比特数据的值。此外，在图81中，图中的LDL3示出使电压VCGRV(VA)变动了电压dV2(dV2＞dV1)的情况下的软比特数据的值。
如图81所示，在未使电压VCGRV(VA)变动的情况下，以与在第一实施方式中说明了的读出动作同样的方式动作。
如图81所示，在使电压VCGRV(VA)变动电压dV1的情况下，在第二读出动作中，对选择字线WLn施加的电压成为电压VA+dV1。此外，在第三读出动作中，对选择字线WLn施加的电压成为电压VA－dV1。然而，由于对字线WLn+1施加的电压成为电压VREADLA，因此，实质上对选择字线WLn施加的电压成为电压VAD－dV1。进而，电压VA+dV1以上的“E”数据、或者电压VAD－dV1以下的“A”数据成为过错，作为“0”被存储于闩锁电路LDL。
如图81所示，当使电压VCGRV(VA)变动电压dV2的情况下，在第二读出动作中，对选择字线WLn施加的电压成为电压VA+dV2。此外，在第三读出动作中，对选择字线WLn施加的电压成为电压VA－dV2。然而，由于对字线WLn+1施加的电压为电压VREADLA，因此实质上对选择字线WLn施加的电压成为电压VAD－dV2。进而，电压VA+dV2以上的“E”数据、或者电压VAD－dV2以下的“A”数据成为过错，作为“0”被存储于闩锁电路LDL。
如上，能够使电压VCGRV细微地变动。
同样，本变形例也能够应用于第二实施方式。
另外，根据上述的各实施方式，读出放大器单元具备四个闩锁电路，但并不限定于此，读出放大器单元也可以形成为具备五个以上的数据闩锁器的结构。
并且，根据上述的各实施方式，在闩锁电路LDL存储软比特数据，但并不限定于此，能够适当变更。
并且，在与本发明相关的各实施方式中，
(1)在读出动作中，
对在A电平的读出动作中选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V中的任一个之间。
对在B电平的读出动作中选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可以设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一个之间。
对在C电平的读出动作中选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V中的任一个之间。
作为读出动作的时间(tR)，例如也可以设为25μs～38μs、38μs～70μs、70μs～80μs之间。
(2)写入动作如上所述包括程序动作和校验动作。在写入动作中，
对在程序动作时选择的字线最初施加的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设为13.7V～14.0V、14.0V～14.6V中的任一个之间。
也可以改变对在写入奇数位的字线时选择的字线最初施加的电压、与对在写入偶数位的字线时选择的字线最初施加的电压。
当将程序动作设为ISPP方式(Incremental Step Pulse Program)时，作为步进的电压，例如能够举出0.5V左右。
作为对未选择的字线施加的电压，例如可以为6.0V～7.3V之间。并不限定于该情况，例如也可以设为7.3V～8.4V之间，也可以设为6.0V以下。
也可以根据未选择的字线是奇数位的字线还是偶数位的字线而改变所施加的脉冲电压。
作为写入动作的时间(tProg)，例如可以设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
(3)在删除动作中，
对形成在半导体基板上部且在上方配置有上述存储器单元的阱最初施加的电压例如为12V～13.6V之间。并不限定于该情况，例如也可以设为13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。
作为删除动作的时间(tErase)，例如可以设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
(4)关于存储器单元的构造，
具有经由膜厚4～10nm的沟道绝缘膜配置在半导体基板(硅基板)上的电荷存储层。该电荷存储层能够形成为膜厚2～3nm的SiN或者SiON等绝缘膜与膜厚3～8nm的多晶硅的层叠构造。并且，也可以在多晶硅中添加有Ru等金属。在电荷存储层之上具有绝缘膜。该绝缘膜例如具有由膜厚3～10nm的下层High－k膜和膜厚3～10nm的上层High－k膜夹着的膜厚4～10nm的硅氧化膜。High－k膜能够举出HfO等。并且，硅氧化膜的膜厚能够比High－k膜的膜厚厚。在绝缘膜上经由膜厚3～10nm的材料而形成有膜厚30nm～70nm的控制电极。此处，功函数调整用的材料是TaO等金属氧化膜、TaN等金属氮化膜。控制电极能够使用W等。
并且，能够在存储器单元间形成气隙。
以上对本发明的实施方式进行了说明，但本发明并不限定于上述实施方式，能够在不脱离其主旨的范围内进行各种变形并加以实施。此外，上述实施方式中包含了各种阶段的发明，能够通过将所公开的构成要件适当组合而提取出各种发明。例如，即便从所公开的构成要件中将几个构成要件删除，如果能够得到预定的效果，则能够作为发明提取出来。

Claims (16)

1.一种存储装置，具备：
第一存储器单元和与上述第一存储器单元相邻的第二存储器单元；以及
序列发生器，
在从上述第一存储器单元读出数据的情况下，
对上述第二存储器单元进行第一读出，
对上述第一存储器单元进行第二读出，
对上述第二存储器单元的栅极施加与上述第二读出时不同的电压，并对上述第一存储器单元进行第三读出，
基于上述第一读出～第三读出的结果，
生成存储于上述第一存储器单元的第一数据、和用于对上述第一数据进行修正的第二数据。
2.根据权利要求1所述的存储装置，其中，
上述序列发生器，
在上述第一读出时，从上述第二存储器单元读出第三数据，
在上述第二读出时，使从上述第一存储器单元读出的数据反转而生成第四数据，
在上述第三读出时，从上述第一存储器单元读出第五数据，
进行上述第五数据和上述第四数据的或运算，生成上述第二数据，
进行上述第五数据的反转数据和上述第三数据的与运算，并进行上述与运算的结果和上述第四数据的或运算，生成上述第一数据。
3.根据权利要求1所述的存储装置，其中，
上述序列发生器，
在对上述第二存储器单元的栅极施加第一电压的上述第一读出时，从上述第二存储器单元读出第三数据，
在对上述第一存储器单元的栅极施加上述第一电压的上述第二读出时，从上述第一存储器单元读出第四数据，
生成使上述第四数据反转后的第五数据，
在对上述第一存储器单元的栅极施加上述第一电压的上述第三读出时，从上述第一存储器单元读出第六数据，
进行使上述第六数据反转后的数据和上述第三数据的与运算，并进行上述与运算的结果和上述第五数据的或运算，生成第七数据，
进行上述第五数据和上述第六数据的或运算，生成第八数据，
在对上述第二存储器单元的栅极施加不同于上述第一电压的第二电压的上述第一读出时，从上述第二存储器单元读出第九数据，
在对上述第一存储器单元的栅极施加上述第二电压的上述第二读出时，从上述第一存储器单元读出第十数据，
进行使上述第十数据反转后的数据和上述第八数据的与运算，生成第十一数据，
进行上述第十数据和使上述第九数据反转后的数据的与运算，并进行上述与运算的结果和上述第七数据的或运算，生成第十二数据，
在对上述第一存储器单元的栅极施加上述第二电压的上述第三读出时，从上述第一存储器单元读出第十三数据，
进行上述第十三数据和上述第十一数据的或运算，生成上述第一数据，
进行上述第十三数据和上述第十二数据的或运算，生成上述第二数据。
4.根据权利要求1所述的存储装置，其中，
上述序列发生器，
在从上述第二存储器单元读出数据的上述第一读出动作中，
对上述第二存储器单元的栅极施加第一电压，对上述第一存储器单元的栅极施加比上述第一电压大的第二电压，
在从上述第一存储器单元读出数据的上述第二读出动作中，
对上述第二存储器单元的栅极施加上述第二电压，对上述第一存储器单元的栅极施加上述第一电压，
在从上述第一存储器单元读出数据的上述第三读出动作中，
对上述第二存储器单元的栅极施加比上述第二电压大的第三电压，并对上述第一存储器单元的栅极施加上述第一电压。
5.根据权利要求1所述的存储装置，其中，
还具备：
存储部；以及
控制部，对上述存储部进行控制，
上述第二存储器单元、上述第一存储器单元、以及上述序列发生器设置于上述存储部。
6.根据权利要求5所述的存储装置，其中，
上述控制部，
在读出上述第一数据的情况下，对上述存储部进行读出请求。
7.根据权利要求6所述的存储装置，其中，
上述存储部，
基于上述读出请求进行上述第一读出～第三读出，生成上述第一数据以及上述第二数据。
8.根据权利要求7所述的存储装置，其中，
上述控制部还具备进行上述第一数据的错误订正的错误订正电路。
9.根据权利要求8所述的存储装置，其中，
上述错误订正电路在上述第一数据的错误订正尚未完成的情况下，
对上述序列发生器进行上述第二数据的读出请求。
10.根据权利要求9所述的存储装置，其中，
上述存储部当接收到上述第二数据的读出请求时，
将上述第二数据输出至上述控制部。
11.根据权利要求10所述的存储装置，其中，
上述错误订正电路基于上述第二数据进行上述第一数据的错误订正。
12.根据权利要求11所述的存储装置，其中，
上述存储部，
在上述第一存储器单元以及第二存储器单元分别能够存储多个比特的数据的情况下，
按照每个比特进行上述第一读出～第三读出，
按照每个比特生成上述第一数据以及上述第二数据。
13.根据权利要求5所述的存储装置，其中，
上述存储部还具备：
第一闩锁电路；
第二闩锁电路；
第三闩锁电路；以及
第四闩锁电路，
上述序列发生器，
在上述第一读出时，将从上述第二存储器单元读出的第三数据存储于上述第一闩锁电路，
在上述第二读出时，将使从上述第一存储器单元读出的数据反转后的第四数据存储于上述第二闩锁电路，
将存储于上述第二闩锁电路的上述第四数据存储于上述第三闩锁电路，
在上述第三读出时，将从上述第一存储器单元读出的第五数据存储于上述第四闩锁电路，
进行上述第五数据和上述第四数据的或运算，生成上述第二数据，并存储于上述第二闩锁电路，
进行上述第五数据的反转数据和上述第三数据的与运算，并进行上述与运算的结果和上述第四数据的或运算，生成上述第一数据，并存储于上述第三闩锁电路。
14.根据权利要求13所述的存储装置，其中，
上述存储部当接收到上述第二数据的读出请求时，
将存储于上述第二闩锁电路的上述第二数据输出至上述控制部。
15.根据权利要求5所述的存储装置，其中，
上述存储部还具备：
第一闩锁电路；
第二闩锁电路；
第三闩锁电路；以及
第四闩锁电路，
上述序列发生器，
在对上述第二存储器单元的栅极施加第一电压的上述第一读出时，将从上述第二存储器单元读出的第三数据存储于上述第一闩锁电路，
在对上述第一存储器单元的栅极施加上述第一电压的上述第二读出时，将从上述第一存储器单元读出的第四数据存储于上述第二闩锁电路，
将使存储于上述第二闩锁电路的上述第四数据反转后的第五数据存储于上述第三闩锁电路，
在对上述第一存储器单元的栅极施加上述第一电压的上述第三读出时，将从上述第一存储器单元读出的第六数据存储于上述第二闩锁电路，
进行使上述第六数据反转后的数据和上述第三数据的与运算，并进行上述与运算的结果和上述第五数据的或运算，并将上述或运算的结果即第七数据存储于上述第四闩锁电路，
进行上述第五数据和上述第六数据的或运算，并将上述或运算的结果即第八数据存储于上述第三闩锁电路，
在对上述第二存储器单元的栅极施加不同于上述第一电压的第二电压的上述第一读出时，将从上述第二存储器单元读出的第九数据存储于上述第一闩锁电路，
在对上述第一存储器单元的栅极施加上述第二电压的上述第二读出时，将从上述第一存储器单元读出的第十数据存储于上述第二闩锁电路，
进行使上述第十数据反转后的数据和上述第八数据的与运算，并将上述与运算的结果即第十一数据存储于上述第三闩锁电路，
进行上述第十数据和使上述第九数据反转后的数据的与运算，并进行上述与运算的结果和上述第七数据的或运算，并将上述或运算的结果即第十二数据存储于上述第四闩锁电路，
在对上述第一存储器单元的栅极施加上述第二电压的上述第三读出时，将从上述第一存储器单元读出的第十三数据存储于上述第二闩锁电路，
进行上述第十三数据和上述第十一数据的或运算，并将上述或运算的结果即上述第一数据存储于上述第三闩锁电路，
进行上述第十三数据和上述第十二数据的或运算，并将上述或运算的结果即上述第二数据存储于上述第四闩锁电路。
16.根据权利要求15所述的存储装置，其中，
上述存储部当接收到上述第二数据的读出请求时，
将存储于上述第三闩锁电路的上述第二数据输出至上述控制部。
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