KR20020071444A - 반도체 장치 및 데이터 처리 시스템 - Google Patents

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KR20020071444A
KR20020071444A KR1020010083978A KR20010083978A KR20020071444A KR 20020071444 A KR20020071444 A KR 20020071444A KR 1020010083978 A KR1020010083978 A KR 1020010083978A KR 20010083978 A KR20010083978 A KR 20010083978A KR 20020071444 A KR20020071444 A KR 20020071444A
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가나미쯔미찌따로
다까세요시노리
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

센스 래치 회로에 기입 제어 정보를 설정하는 처리 시간을 단축할 수 있는 다치 플래시 메모리 등의 반도체 장치를 제공한다.
전기적으로 다치 정보가 기입 가능해지는 반도체 장치로서, 센스 래치 회로 좌우의 입출력 단자에 비트선을 접속하고, 각 비트선에 데이터 래치 회로를 접속하고, 외부로부터 공급되는 기입 데이터를 디코드하여 기입 제어 정보를 생성하는 디코더를 설치한다. 기입 제어 정보는 센스 래치 회로 및 데이터 래치 회로에 래치되고, 래치된 제어 정보는 다치 각각의 값에 대응하는 기입 전압 인가의 가부를 나타내는 정보가 된다. 최초로 센스 래치 회로의 래치 데이터에 기초한 기입 동작이 제어되며, 이하 순서대로 데이터 래치 회로로부터 센스 래치 회로의 기입 제어 정보가 내부 전송되어 순차 기입 제어된다. 기입 데이터를 디코드하므로, 비트선 상의 논리 합성 회로에서 행하고 있는 데이터 래치 처리의 처리 시간을 삭감시킬 수 있게 된다.

Description

반도체 장치 및 데이터 처리 시스템{SEMICONDUCTOR DEVICE AND DATA PROCESSING SYSTEM}
본 발명은 전기적으로 재기입 가능한 하나의 불휘발성 메모리 셀에 2 비트 이상의 다치 정보에 따른 임계치 전압을 설정 가능해진 플래시 메모리 등의 반도체 장치, 또한 상기 반도체 장치를 이용한 데이터 처리 시스템 및 메모리 카드에 관한것이다.
전기적으로 재기입 가능한 플래시 메모리는, 예를 들면 부유 게이트, 컨트롤 게이트, 소스 및 드레인을 갖는 메모리 셀 트랜지스터를 갖는다. 이 메모리 셀 트랜지스터는 상기 부유 게이트에 전자가 주입되면 임계치 전압이 상승하고, 또한 상기 부유 게이트로부터 전자를 방출시키면 임계치 전압이 저하한다. 상기 메모리 셀 트랜지스터는, 데이터 판독을 위한 워드선 전압(컨트롤 게이트 인가 전압)에 대한 임계치 전압의 고저에 따른 정보를 기억하게 된다. 특별히 제한되지는 않았지만, 본 명세서에서 메모리 셀 트랜지스터의 임계치 전압이 낮은 상태를 소거 상태, 높은 상태를 기입 상태라고 칭한다.
그와 같은 불휘발성 메모리 셀에서, 예를 들면 소거 상태와, 소거 상태에 대하여 각각 임계치 전압이 상이한 제1 내지 제3 기입 상태 중에서 하나의 상태를 선택할 수 있도록 하면, 하나의 메모리 셀 트랜지스터에 4치의 정보를 저장할 수 있다.
본 출원인은 하나의 불휘발성 메모리 셀 트랜지스터에 4치의 정보를 기억 가능한 다치 플래시 메모리에 대해 이미 출원한 바 있다(특개평11-345494호, USP6,078,519, 특개평11-232886호 USP6,046,936). 이에 따르면, 기입 동작 전에 소거 동작이 행해진다고 하면, 제1 내지 제3 기입 상태 모두를 비선택으로 할지, 혹은 어느 한 기입 상태를 선택할지를 결정함으로써, 4치의 정보 기억을 행할 수 있다. 그로 인한 기입 동작에서는 상기 제1 내지 제3 기입 상태를 개개로 얻기 위한 기입 전압 인가 동작을 선택할지의 여부를 결정하기 위한 기입 제어 정보가 필요하게 된다. 그와 같은 기입 제어 정보를 보유하기 위해 비트선에 접속된 센스 래치 회로를 이용한다.
상기 센스 래치 회로는 예를 들면 스태틱 래치로 이루어지며, 그 센스 래치 회로의 한쌍의 차동의 입출력 단자에 각각 비트선의 일단이 접속되고, 상기 비트선의 타단에는 데이터 래치 회로가 접속되고, 상기 메모리 셀 트랜지스터의 드레인이 비트선에 접속된다. 컨트롤 게이트가 공통 접속되는 워드선 단위의 기입을 상정하면, 드레인 전압을 높이거나 낮추거나 함으로써, 메모리 셀에 대한 기입 전압 인가의 선택과 비선택을 구별할 수 있다. 이 경우에, 센스 래치 회로는 기입 전압 인가의 선택, 비선택에 따른 데이터를 래치하게 된다. 이 래치 데이터가 상기 기입 제어 정보이다. 예를 들면, 센스 래치 회로가 논리치 "0"을 래치함으로써 비트선이 접지 전압으로 되어 메모리 셀에 기입 전압이 인가되고, 센스 래치 회로가 논리치 "1"을 래치함으로써 비트선이 전원 전압으로 되어 메모리 셀에 대한 기입 전압 인가가 저지된다.
그와 같은 기입 제어 정보를 생성하는데, 상기 선출원에서는 기입 대상 메모리 셀마다 기입 데이터의 2 비트를 대응하는 한쌍의 데이터 래치 회로에 유지시킨다. 유지된 2 비트의 기입 데이터는 대응하는 하나의 메모리 셀에 소거 상태를 유지시킬지, 제1 내지 제3 기입 상태의 어떤 상태를 선택시킬지를 나타냄으로써, 그것이 어떤 상태를 의미할지는 비트선 상의 논리 합성 회로에서 해석된다. 그 해석 처리는 제1 내지 제3 기입 상태에 대한 기입 전압 인가 및 검증 처리에 맞추어 행해져, 필요한 타이밍으로 센스 래치 회로에 기입 전압 인가를 선택시키는 기입 제어 정보가 세트된다(데이터 래치 처리). 센스 래치 회로에 래치된 기입 제어 정보에 따라 기입 전압 인가가 선택되는 경우, 단계적으로 복수회로 나눠 기입 전압의 인가가 행해져, 목적으로 하는 임계치 전압에 도달했는지의 여부의 검증 동작이 기입 전압 인가마다 행해진다. 검증 동작에서는 기입 대상 메모리 셀에 대하여 목적 임계치 전압에 따른 워드선 선택 레벨로 데이터 판독을 행한다. 목적으로 하는 임계치 전압에 도달할 때까지 판독 동작마다 비트선은 방전되고, 목적으로 하는 임계치 전압에 도달하면, 판독 동작에 있어서 비트선은 프리차지 레벨을 유지한다. 이 상태 반전은 센스 래치 회로의 래치 데이터를 반전시켜, 그 이후 기입 전압의 인가가 비선택으로 된다.
그러나, 센스 래치 회로에 대한 기입 제어 정보를 설정하기 위해서는 래치 회로의 기입 데이터에 대하여 비트선 상의 논리 합성 회로를 이용하여 프리차지, 방전 및 내부 전송 등의 동작을 반복하여 기입 데이터의 해석을 행해야하며, 그것에는 적지 않게 시간을 필요로 하여, 기입 동작 시간이 길어지는 것이 분명해졌다.
그래서 본 발명자는 비트선 상의 논리 합성 회로에 의한 기입 제어 정보의 생성을 행하지 않아도 되는 수단에 대하여 검토하였다. 단, 그러한 경우라도 기입 검증 동작에서는 센스 래치의 래치 데이터는 기입 완료에 따라 논리치 반전된다. 결국, 센스 래치 회로의 기입 제어 정보는 기입·기입 검증 동작이 진행함에 따라 변화된다. 따라서, 메모리 셀에 대하여 기입 전압을 형성함에 따른 메모리 임계치 분포 형성 후의 임계치 전압 분포의 상한이 그 위의 임계치 전압 분포와 구별 가능한지를 체크하는데, 센스 래치 회로의 초기 래치 데이터를 필요로 하는 경우에는 그와 같은 초기 래치 데이터의 복원에 대해서도 고려하는 것이 필요하게 된다. 이 사정은 기입 이상의 발생에 응답하여 기입 동작을 재시도하는 경우, 또한 외부로부터의 기입 데이터를 기입 이상에 응답하여 호스트 시스템으로 돌려주기 위한 리커버리 리드에 있어서도 마찬가지다.
본 발명의 목적은, 센스 래치 회로에 대한 기입 제어 정보의 설정에 필요한 처리 시간을 단축하여 기입 동작의 능률화를 도모할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 초기적으로 래치된 기입 제어 정보가 기입·기입 검증 동작 도중에 없어져도, 이것을 복원하여, 임계치 전압 분포의 상한 체크, 기입 재시도, 리커버리 리드를 보증할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 불휘발성 메모리 셀의 액세스를 따르는 데이터 처리 효율을 향상시킬 수 있는 데이터 처리 시스템을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
도 1은 본 발명의 선행 기술에 따른 4치 플래시 메모리의 비트선 주위의 회로 구성을 예시하는 회로도.
도 2는 본 발명의 선행 기술에 따른 4치 플래시 메모리의 전체적인 구성을 예시하는 블록도.
도 3은 플래시 메모리용의 메모리 셀 트랜지스터의 디바이스 구조의 개략을 예시하는 종단면도.
도 4는 플래시 메모리의 커맨드의 일례를 나타내는 설명도.
도 5는 스테이터스 레지스터의 각 비트 내용과 입출력 단자 I/O0∼I/O7과의 대응의 일례를 나타내는 설명도.
도 6은 4치 플래시 메모리의 메모리 어레이에 포함되는 데이터 래치 회로, 비트선 및 센스 래치 회로의 접속 관계의 일례를 나타내는 설명도.
도 7은 데이터 래치 회로와 입출력 단자 I/O4, I/O0과의 대응 관계의 일례를 나타내는 설명도.
도 8은 4치의 데이터와 메모리 셀 트랜지스터의 임계치 전압과의 관계를 임계치 전압 분포도로 나타내는 설명도.
도 9는 섹터 일괄 소거와 기입의 전압 조건의 일례를 나타내는 설명도.
도 10은 4치 기입 처리에 있어서의 여러 기입 양태를 예시적으로 나타내는 설명도.
도 11은 도 1의 4치 플래시 메모리의 구성을 레이아웃적인 관점에서 나타낸 블록도.
도 12는 플래시 메모리의 동작 양태마다의 각종 전압 조건을 통합하여 나타낸 설명도.
도 13은 4치 플래시 메모리의 판독 동작의 일례를 나타내는 흐름도.
도 14는 플래시 메모리 셀 트랜지스터의 임계치 전압 분포에 대한 판독 워드선 전압의 관계를 나타낸 설명도.
도 15는 4치 플래시 메모리의 기입 동작 및 추가 기입 동작의 일례를 나타내는 흐름도.
도 16은 기입 동작에 포함되는 "01" 기입 처리의 상세한 일례를 나타내는 흐름도.
도 17은 추가 기입 동작에 포함되는 논리 합성 처리의 상세한 일례를 나타내는 흐름도.
도 18은 "00" 기입, "10" 기입, "01" 기입, 이래틱(불안정) 디스터브 검출, 추가 기입 전, 및 재소거 각각의 상태를 플래시 메모리 셀 트랜지스터의 임계치 전압 분포로 나타낸 설명도.
도 19는 소거 동작의 일례를 나타내는 흐름도.
도 20은 소거 동작이 받는 소거 전압 인가 및 디플리트 방지 처리의 각각을 플래시 메모리 셀 트랜지스터의 임계치 전압 분포로 나타낸 설명도.
도 21은 기입 동작 등에 포함되는 데이터 래치 처리의 연산 내용의 일례를 논리적으로 나타낸 설명도.
도 22는 도 21의 연산 논리를 채용한 경우 데이터 비트 A, B의 이론치에 대한 연산 결과의 논리치를 나타내는 설명도.
도 23은 추가 기입의 개념을 나타낸 설명도.
도 24는 추가 기입 동작에 포함되는 논리 합성 처리에 의해 얻어지는 하위 비트 및 상위 비트의 기입 데이터의 내용을 논리식에 의해 나타낸 설명도.
도 25는 추가 기입 처리에 의해 도 24의 결과를 얻기 위한 동작을 논리적으로 나타낸 설명도.
도 26은 플래시 메모리의 판독 동작을 상세히 나타낸 설명도.
도 27은 "01" 기입 동작을 상세히 나타낸 설명도.
도 28은 "00" 기입 동작을 상세히 나타낸 설명도.
도 29는 "10" 기입 동작을 상세히 나타낸 설명도.
도 30은 "11" 워드 디스터브 검출 처리를 상세히 나타낸 설명도.
도 31은 "10" 이래틱 검출 처리를 상세히 나타낸 설명도.
도 32는 "00" 이래틱 검출 처리를 상세히 나타낸 설명도.
도 33은 추가 기입의 하위 비트 합성 처리를 상세히 나타낸 설명도.
도 34는 추가 기입의 상위 비트 합성 처리를 상세히 나타낸 설명도.
도 35는 소거 동작의 상세한 내용을 나타낸 설명도.
도 36은 추가 기입의 논리 합성 처리의 일부를 동작 파형에 의해 나타낸 타이밍도.
도 37은 추가 기입의 논리 합성 처리의 일부를 도 36으로 이어지는 동작 파형에 의해 나타낸 타이밍도.
도 38은 추가 기입의 논리 합성 처리의 일부를 도 37로 이어지는 동작 파형에 의해 나타낸 타이밍도.
도 39는 추가 기입의 논리 합성 처리의 일부를 도 38로 이어지는 동작 파형에 의해 나타낸 타이밍도.
도 40은 4치 플래시 메모리를 이용한 파일 메모리 시스템의 블록도.
도 41은 기입과 기입 검증 시에서의 센스 래치 회로의 래치 데이터와 그것에 의한 동작과의 관계를 통합하여 나타낸 설명도.
도 42는 본 발명에 따른 플래시 메모리에 있어서의 메모리 어레이의 상세한 내용을 예시하는 회로도.
도 43은 디코더 회로에 의한 제어 데이터의 생성 논리를 예시하는 설명도.
도 44는 기입 동작 수순을 예시하는 흐름도.
도 45는 센스 래치 회로에 래치된 기입 제어 정보에 의한 기입 선택 시의 기입 동작 및 기입 비선택 시의 기입 억지의 동작 상태를 예시하는 설명도.
도 46은 11 디스터브 체크의 동작 수순을 예시하는 흐름도.
도 47은 도 46의 단계 S21에서의 판독 동작 시의 워드선 전압의 설명도.
도 48은 도 46의 흐름도에 따른 11디스터브 체크에 있어서의 동작의 상세한 내용을 예시하는 설명도.
도 49는 "01" 기입 중의 이상 종료에 있어서 "01" 기입 완료 메모리 셀과 "01" 기입 미완성 메모리 셀이 혼재하는 상태를 나타내는 메모리 셀의 임계치 전압 분포 설명도.
도 50은 "01" 기입의 Pass, Fail 혼재 상태를 고려했을 때 프로그램 재시도를 위한 기입 제어 데이터 복원 처리 수순을 예시하는 흐름도.
도 51은 도 50의 흐름도에 따른 프로그램 재시도를 위한 데이터 복원 처리 수순의 전반을 나타내는 설명도.
도 52는 도 50의 흐름도에 따른 프로그램 재시도를 위한 데이터 복원 처리 수순의 후반을 나타내는 설명도.
도 53은 데이터 리커버리 리드 동작의 처리 수순을 예시하는 흐름도.
도 54는 기입 데이터의 복원 처리 처리의 상세한 내용을 예시하는 설명도.
도 55는 재시도 및 리커버리 리드 기능을 갖는 플래시 메모리에 있어서의 내부 동작의 천이 상태를 예시하는 상태 천이도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 플래시 메모리
3 : 메모리 어레이
16 : 데이터 제어 회로
18 : 모드 제어 회로
I/O0∼I/O7 : 입출력 단자
DLL, DLR : 데이터 래치 회로
DLLA, DLRA : 데이터 래치 회로 어레이
MML, MMR : 메모리 매트
SL : 센스 래치 회로
SLA : 센스 래치 회로 어레이
30L, 30R : 스위치 회로·연산 회로 어레이
31L, 31R : 스위치 회로·연산 회로 어레이
MC : 메모리 셀
G-BLL, G-BLR : 비트선
190 : 플래시 메모리 카드
190A : 커넥터
195 : 마이크로 컴퓨터
200 : 디코더 회로
본 원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
《기입 데이터의 입력 디코드》
전기적으로 소거 및 기입이 가능한 하나의 불휘발성 메모리 셀에 다치의 정보를 기억 가능하게 하는 다치 플래시 메모리 등의 반도체 장치는 한쌍의 입출력 단자를 갖는 센스 래치 회로(SL)와, 센스 래치 회로 각각의 입출력 단자에 대응하여 설치된 비트선(G-BLR, G-BLL)과, 비트선에 선택적으로 접속되어 전기적으로 소거 및 기입 가능한 여러개의 불휘발성 메모리 셀(MC)과, 각각의 비트선에 결합되는 데이터 래치 회로(DLR, DLL)와, 상기 데이터 래치 회로 및 상기 센스 래치 회로에 접속되는 제1 논리 합성 회로(200)와, 상기 센스 래치 회로, 데이터 래치 회로 및 제1 논리 합성 회로에 접속된 제어 회로(18)를 포함한다. 상기 제1 논리 합성 회로는 기입 데이터의 복수 비트마다 하나의 불휘발성 메모리 셀의 임계치 전압 상태를 무엇으로 할지를 규정하는 제어 데이터를 생성하여 각각 대응하는 상기 센스 래치 회로 및 데이터 래치 회로에 병렬적으로 제공하는 것이다. 상기 제어 회로는, 상기 센스 래치 회로, 데이터 래치 회로 및 제1 논리 합성 회로의 동작을 제어하여, 상기 제1 논리 합성 회로로부터 상기 센스 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 소정의 임계치 전압 상태로 하고, 순차 상기 데이터 래치 회로로부터 상기 센스 래치 회로에 제공한 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 소정의 임계치 전압 상태로 하는 프로그램 제어가 가능하다.
4치의 정보 기억을 행하는 메모리 셀에 특화한 구체적인 구성에 주목한다. 범용 플래시 메모리 혹은 CPU(중앙 처리 장치)와 함께 플래시 메모리를 온·칩한 마이크로 컴퓨터 등의 반도체 장치는 한쌍의 입출력 노드를 갖는 제1 래치 회로(SL)와, 상기 제1 래치 회로의 한쪽의 입출력 노드에 결합되고 또한 전기적으로 재기입 가능한 복수의 불휘발성 메모리 셀(MC)이 접속된 제1 비트선(G-BLR)과,상기 제1 래치 회로의 다른 입출력 노드에 결합되고 또한 전기적으로 재기입 가능한 복수의 불휘발성 메모리 셀이 접속된 제2 비트선(G-BLL)과, 상기 제1 비트선에 결합된 제2 래치 회로(DLR)와, 상기 제2 비트선에 결합된 제3 래치 회로(DLL)와, 상기 제1 내지 제3 래치 회로에 접속된 제1 논리 합성 회로(200)와, 상기 제1 비트선에 접속된 제2 논리 합성 회로(30R, 31R)와, 상기 제2 비트선에 접속된 제3 논리 합성 회로(30L, 31L)와, 상기 제1 내지 제3 래치 회로 및 제1 내지 제3 논리 합성 회로에 접속된 제어 회로(18)를 포함한다. 상기 제1 논리 합성 회로는 기입 데이터의 2 비트마다 하나의 불휘발성 메모리 셀을 제4 임계치 전압 상태(예를 들면 소거 상태)에 대하여 제1 내지 제3 임계치 전압 상태(예를 들면 제1 내지 제3 기입 상태) 중 무엇으로 할지를 규정하는 제어 데이터를 생성하여 대응하는 상기 제1 내지 제3 래치 회로에 제공한다. 상기 제어 회로는, 상기 제1 내지 제3 래치 회로 및 제1 내지 제3 논리 합성 회로의 동작을 제어하여, 상기 제1 논리 합성 회로로부터 상기 제1 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제1 임계치 전압 상태로 하고, 상기 제2 래치 회로로부터 상기 제1 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제2 임계치 전압 상태로 하고, 상기 제3 래치 회로로부터 상기 제1 래치 회로로 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제3 임계치 전압 상태로 하는 프로그램 제어 가능하다.
이와 같이, 기입 데이터를 데이터 입력 시에 디코더와 같은 제1 논리 합성 회로에서 디코드함으로써, 종래는 데이터 래치 회로, 센스 래치 회로 및 비트선 상의 논리 합성 회로에서 행하고 있던 데이터 래치 처리의 처리 시간을 삭감할 수 있게 된다.
상기 프로그램 제어의 자세한 양태로서, 상기 제어 회로는 상기 프로그램 제어에 있어서 제1 래치 회로에 제공된 제어 데이터의 소정의 논리치에 응답하여 불휘발성 메모리 셀의 임계치 전압을 변화시키기 위한 전압을 인가할 때마다, 상기 제2 및 제3 논리 합성 회로를 이용하여, 목적하는 임계치 전압 상태에 도달했는지를 판정하고, 또한 도달을 판별했을 때 제1 래치 회로의 제어 데이터의 논리치를 반전시켜, 그 이후 해당 불휘발성 메모리 셀에 대한 임계치 전압 상태의 변화를 억지하는 것이다. 이 기입·검증 동작에 의해 프로그램 동작이 진행됨에 따라 각각의 제1 래치 회로에 초기적으로 래치된 제어 데이터는 서서히 소실해 간다.
《디스터브/이래틱·체크》
상기 검증 동작은 목적으로 하는 임계치 전압 분포의 하한을 체크하게 된다. 목적으로 하는 임계치 전압 분포의 상한을 체크하기 위해 상기 제어 회로는, 상기 프로그램 제어에 있어서 제4 임계치 전압 상태로 유지되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고, 이웃한 임계치 전압 상태(제3 임계치 전압 상태)와 구별 가능한지를 판정하는 디스터브 체크 제어와, 상기 프로그램 제어에 있어서 상기 이웃한 임계치 전압 상태(제3 임계치 전압 상태)로 변화되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고, 더 이웃한 임계치 전압 상태(제2 임계치 전압 상태)와 구별 가능한지를 판정하는 제1 이래틱 체크 제어와, 상기 프로그램 제어에 있어서 상기 더 이웃한임계치 전압 상태(제2 임계치 전압 상태)로 변화되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고, 더 이웃한 다른 임계치 전압 상태(제1 임계치 전압 상태)와 구별 가능한지를 판정하는 제2 이래틱 체크 제어가 가능해지는 것이 바람직하다.
예를 들면, 상기 디스터브 체크 제어는, 상기 제어 회로가 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여 해당 메모리 셀이 제4 임계치 전압 상태로 유지되어야하는지의 여부를 판정함과 함께, 제4 임계치 전압 상태로 유지되어야 할 메모리 셀에 대해서만 상기 제1 래치 회로에 상기 논리치 반전 전의 소정의 논리치의 제어 데이터를 설정하여, 해당 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 처리이다.
예를 들면 상기 제1 이래틱 체크 제어는 상기 제어 회로가, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 래치 회로 또는 제3 래치 회로의 소정의 한쪽이 보유하고 있는 제어 데이터를 제1 래치 회로로 전송하여, 해당 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 더 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 처리이다. 예를 들면 상기 제2 이래틱 체크 제어는, 상기 제어 회로가, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 래치 회로 또는 제3 래치 회로의 소정의 다른 쪽이 보유하고 있는 제어 데이터를 제1 래치 회로에 전송하여, 해당 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 더 이웃한 다른 임계치 전압 상태와 구별 가능한지를 판정하는 처리이다.
《프로그램 재시도》
상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는 제2 이래틱 체크 제어에 있어서, 이상을 검출했을 때의 대처로서, 프로그램 재시도를 행하도록 해도 무방하다. 예를 들면, 상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는 제2 이래틱 체크 제어에 있어서, 소정의 임계치 전압 상태와 구별 불가능한 상태를 검출했을 때, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여, 해당 메모리 셀에 따른 제1 래치 회로에, 상기 제1 논리 합성 회로로부터의 제어 데이터를 복원하여, 상기 프로그램 처리를 재개할 수 있다.
상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 직전의 프로그램 처리의 경우와 동일하다. 결국, 반도체 장치 내부에서 기입 재시도를 행한다.
상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 새롭게 지정된다. 결국, 호스트 장치등 반도체 장치의 외부로부터 재시도 커맨드와 함께 공급되는 새로운 기입 섹터 어드레스 등에 의해 지정된다.
《데이터 리커버리》
상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는제2 이래틱 체크 제어에 있어서, 이상을 검출했을 때의 대처로서, 데이터 리커버리를 행하도록 해도 무방하다. 예를 들면, 상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는 제2 이래틱 체크 제어에 있어서, 소정의 임계치 전압 상태와 구별 불가능한 상태를 검출했을 때, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여 해당 메모리 셀에 따른 제1 래치 회로에 상기 제1 논리 합성 회로로부터의 제어 데이터를 복원하고, 또한 복원된 제1 래치 회로와 상기 제1 및 제3 래치 회로와의 래치 데이터에 기초하여 2 비트 단위의 기입 데이터를 복원하고, 복원한 기입 데이터를 제2 및 제3 래치 회로를 통해 외부로 출력 가능하게 한다.
《데이터 처리 시스템》
상기 반도체 장치와, 상기 반도체 장치를 액세스 제어하는 메모리 컨트롤러와, 메모리 컨트롤러를 제어하는 프로세서를 포함하여 데이터 처리 시스템을 구성한다. 카드 기판에, 상기 반도체 장치와, 상기 반도체 장치를 액세스 제어하는 메모리 컨트롤러와, 메모리 컨트롤러에 접속되는 외부 인터페이스 회로가 실장되어 메모리 카드를 구성한다. 이 데이터 처리 시스템은, 불휘발성 메모리 셀의 액세스를 수반하는 데이터 처리 효율을 향상시킬 수 있다.
<발명의 실시예1>
우선, 본 발명의 이해를 용이하게 하기 위한, 비트선 상의 논리 합성 회로를 이용한 데이터 래치 처리로써 기입 제어 정보를 센스 래치 회로에 래치하는 기술을적용한 플래시 메모리(특개평11-345494호)에 대하여 설명한다.
《플래시 메모리의 전체 구성》
도 2에는 플래시 메모리(1)의 전체적인 회로 블록이 도시된다. 도 2에 나타낸 플래시 메모리(1)는 하나의 메모리 셀에 2 비트의 정보를 기억하는 4치 플래시 메모리가 된다.
도 2에서 메모리 어레이(3)는 메모리 매트, 데이터 래치 회로 및 센스 래치 회로를 갖는다. 이 메모리 매트는 전기적으로 소거 및 기입 가능한 불휘발성의 메모리 셀 트랜지스터를 복수개 갖는다. 메모리 셀 트랜지스터(플래시 메모리 셀이라고도 함)는 예를 들면 도 3에 예시된 바와 같이 반도체 기판 혹은 웰 SUB 내에 형성된 소스 S 및 드레인 D와, 소스 S와 드레인 D 사이의 채널 영역에 터널 산화막을 통해 형성된 부유 게이트 FG, 그리고 부유 게이트 FG에 층간 절연막을 통해 중첩된 컨트롤 게이트 CG에 의해 구성된다. 컨트롤 게이트 CG는 워드선(6)에, 드레인 D는 비트선(5)에, 소스 S는 도시를 생략하는 소스선에 접속된다.
플래시 메모리(1)의 외부 입출력 단자 I/O0∼I/O7은 어드레스 입력 단자, 데이터 입력 단자, 데이터 출력 단자, 커맨드 입력 단자로 겸용된다. 외부 입출력 단자 I/O0∼I/O7로부터 입력된 X 어드레스 신호는 멀티플렉서(7)를 통해 X 어드레스 버퍼(8)로 공급된다. X 어드레스 디코더(9)는 X 어드레스 버퍼(8)로부터 출력되는 내부 상보 어드레스 신호를 디코드하여 워드선을 구동시킨다.
상기 비트선(5)의 일단측에는 후술되는 센스 래치 회로(SL)가 설치되고, 타단에는 동일하게 후술되는 데이터 래치 회로(DLL, DLR)가 설치되어 있다.비트선(5)은 Y 어드레스 디코더(11)로부터 출력되는 선택 신호에 기초하여 Y 게이트 어레이 회로(13)에서 선택된다. 외부 입출력 단자 I/O0∼I/O7로부터 입력된 Y 어드레스 신호는 Y 어드레스 카운터(12)에 프리셋되어, 프리셋값을 기점으로 순차 인크리먼트된 어드레스 신호가 상기 Y 어드레스 디코더(11)에 제공된다.
Y 게이트 어레이 회로(13)에서 선택된 비트선은 데이터 출력 동작 시에는 출력 버퍼(15)의 입력 단자에 도통되고, 데이터 입력 동작 시에는 입력 버퍼(17)를 통해 데이터 제어 회로(16)의 출력 단자에 도통된다. 출력 버퍼(15), 입력 버퍼(17)와 상기 입출력 단자 I/O0∼I/O7과의 접속은 상기 멀티플렉서(7)로 제어된다. 입출력 단자 I/O0∼I/O7로부터 공급되는 커맨드는 멀티플렉서(7) 및 입력 버퍼(17)를 통해 모드 제어 회로(18)에 제공된다.
제어 신호 버퍼 회로(19)에는 액세스 제어 신호로서 칩 인에이블 신호 CEb, 출력 인에이블 신호 OEb, 기입 인에이블 신호 WEb, 직렬 클럭 신호 SC, 리세트 신호 RESb 및 커맨드 인에이블 신호 CDEb가 공급된다. 모드 제어 회로(18)는 이들 신호의 상태에 따라 외부와의 신호 인터페이스 기능 등을 제어하고, 또한 입력된 커맨드에 따라 내부 동작을 제어한다. 입출력 단자 I/O0∼I/O7에 대한 커맨드 입력 또는 데이터 입력의 경우, 상기 신호 CDEb가 주장(assert)되고, 커맨드 입력이면 더욱 신호 WEb가 주장, 데이터 입력이면 WEb가 부인(negate)된다. 어드레스 입력이면, 상기 신호 CDEb가 부인되고, 신호 WEb가 주장된다. 이에 따라, 모드 제어 회로(18)는 외부 입출력 단자 I/O0∼I/O7로부터 멀티플렉스되어 입력되는 커맨드, 데이터 및 어드레스를 구별할 수 있다. 모드 제어 회로(18)는 소거나 기입 동작중에 레디·비지 신호 R/Bb를 주장하여 그 상태를 외부에 알릴 수 있다.
내부 전원 회로(내부 전압 발생 회로 : 20)는 기입, 소거, 검증, 판독 등을 위한 각종 내부 전압이 되는 동작 전원(21)을 생성하여, 상기 X 어드레스 디코더(9) 및 메모리 셀 어레이(3) 등으로 공급한다.
상기 모드 제어 회로(18)는 입력 커맨드에 따라 플래시 메모리(1)를 전체적으로 제어한다. 플래시 메모리(1)의 동작은 기본적으로 커맨드에 의해 결정된다. 플래시 메모리(1)의 커맨드에는 예를 들면 도 4에 예시되는, 판독, 소거, 기입 및 추가 기입의 각 커맨드가 있다. 도 4에 있어서, 커맨드 코드는 16진수 표기되고, 기호 H가 그것을 나타낸다.
플래시 메모리(1)는 그 내부 상태를 나타내기 위해 스테이터스 레지스터(180)를 구비하고, 그 내용은 신호 OEb를 주장함으로써 입출력 단자 I/O0∼I/O7로부터 판독할 수 있다. 스테이터스 레지스터(180)의 각 비트의 내용과 입출력 단자 I/O0∼I/O7과의 대응이 도 5에 예시되어 있다.
도 6에는 상기 메모리 어레이(3)에 포함되는 데이터 래치 회로와 센스 래치 회로와의 관계가 나타내어져 있다. 중앙에 센스 래치 회로 SL의 어레이 SLA가 배치되고, 센스 래치 회로 SL의 한쪽의 입출력 노드 SLL 측에는 스위치 회로·연산 회로 어레이(30L), 메모리 매트 MML, 스위치 회로·연산 회로 어레이(31L) 및 상위 데이터 래치 회로 DLL의 어레이 DLLA가 배치되어 있다. 다른 쪽의 입출력 노드 SLR 측에도 마찬가지로, 스위치 회로·연산 회로 어레이(30R), 메모리 매트 MMR, 스위치 회로·연산 회로 어레이(31R) 및 하위 데이터 래치 회로 DLR의 어레이 DLRA가 배치되어 있다. 또한 도 6에 도시된 바와 같이, 한쌍의 비트선에 주목하여 그 구성을 파악하면, 스태틱 래치 형태의 센스 래치 회로 SL의 한쌍의 데이터 입출력 노드 SLL, SLR에는 비트선 G-BLL, G-BLR을 통해 데이터 래치 회로 DLL, DLR이 설치되어 있다. 데이터 래치 회로 DLL, DLR은 Y 게이트 어레이 회로(13)를 통해 공급되는 기입 데이터 비트를 래치할 수 있다. 이 예에 따르면, 플래시 메모리(1)는 8 비트의 입출력 단자 I/O0∼I/O7을 갖기 때문에, 1회의 기입 데이터의 입력에 의해 4쌍의 비트선의 데이터 래치 회로 DLL, DLR에 기입 데이터를 세트할 수 있다. 데이터 세트의 양태는 도 7의 데이터 래치 회로 DDL, DLR과 쌍이 되는 입출력 단자 I/O4, I/O0과의 대응 관계로 대표되는 것처럼 일정해진다. 여기서의 설명에서는 기입의 단위를 워드선 단위로 하므로, 하나분의 워드선에 선택 단자가 결합하는 모든 메모리 셀의 비트선에 관한 데이터 래치 회로 DLL, DLR에 기입 데이터를 세트한 후, 기입 전압 인가에 의한 기입 동작이 행해지게 된다. I/O5와 I/O1, I/O6과 I/O2, I/O7과 I/O3은 상기 I/O4와 I/O0과 같이 쌍을 이룬다.
도 2에 나타낸 바와 같은 플래시 메모리(1)가 실현하려고 하는 다치 정보 기억 기술에 있어서, 하나의 메모리 셀의 정보 기억 상태는 제4 임계치 전압 상태로서의 소거 상태("11"), 제1 임계치 전압 상태로서의 제1 기입 상태("10"), 제2 임계치 전압 상태로서의 제2 기입 상태("00"), 제3 임계치 전압 상태로서의 제3 기입 상태("01") 중에서 선택된 하나의 상태가 된다. 모두 4가지의 정보 기억 상태는 2 비트의 데이터에 따라 결정되는 상태가 된다. 즉, 2 비트의 데이터를 하나의 메모리 셀에서 기억한다. 이 4치의 데이터와 임계치 전압과의 관계는 도 8의 임계치전압 분포도에 나타낸 바와 같다.
도 8에 나타낸 바와 같은 임계치 분포를 얻기 위해서는 소거 후의 기입 동작 시에 워드선에 인가하는 기입 검증 전압을 서로 상이한 3 종류의 전압으로 설정하고, 이들 3 종류의 전압을 순차 전환하여, 3회로 나눠 기입 동작을 행한다. 도 8에서, VWV1, VWV2, VWV3은 각각 제1 기입 상태, 제2 기입 상태, 제3 기입 상태를 얻을 때에 이용하는 기입 검증 전압이다.
이들 3회로 나눈 개개의 기입 동작에 있어서, 워드선과 비트선의 전압 인가 상태의 일례는 도 9에 나타낸다. 기입 선택의 비트선에는 0V, 비선택의 비트선에는 6V를 인가한다. 특별히 제한되지는 않았지만, 워드선은 예를 들면 17V가 된다. 상기 기입 고전압 인가 시간을 많게 함에 따라 메모리 셀의 임계치 전압이 상승된다. 3 종류의 기입 임계치 전압 제어는 그와 같은 고전압 상태의 시간 제어, 또한 워드선에 인가하는 고전압의 레벨 제어에 의해 행할 수 있다.
비트선에 0V를 인가할지, 6V를 인가할지는 센스 래치 회로 SL에 래치시키는 기입 제어 정보의 논리치로 결정된다. 기입 동작 선택 메모리 매트측에서 센스 래치 회로 SL의 래치 데이터가 논리치 "1"에서 기입 비선택, 논리치 "0"에서 기입 선택이 되도록 제어된다. 그 제어의 상세한 내용은 후술한다. 또한, 도 9에 나타낸 바와 같이 섹터 일괄 소거시에는 선택 워드선이 -16V가 되고, 비선택 워드선이 0V가 되고, 선택 비트선은 2V가 된다.
상기 센스 래치 회로 SL에 대한 기입 제어 정보의 래치 동작은 상기 3회로 나눈 기입 동작의 각 동작마다 제어된다. 이 기입 제어는 상기 모드 제어회로(18)가 행하고, 그 때 상기 센스 래치 회로 SL이 래치해야 할 기입 제어 정보는 데이터 래치 회로 DLL, DLR이 유지하고 있는 기입 데이터 비트를 이용한 연산을 기입 동작마다 행하여 생성하고, 그것을 센스 래치 회로 SL에 래치시킨다. 예를 들면, 도 7에 예시된 바와 같이 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터가 "01"이었다고 하면, 도 8에 예시된 바와 같이 "01" 상태는 제3 기입 상태이다. 소거 상태 후의 3회로 나눈 기입 동작이 도 10의 제2 양태(Case2)와 같이 임계치 전압이 낮은 순으로 기입 상태를 생성해 가는 기입 수순이 채용되는 경우, 제1회째(1)에 제1 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과(기입 제어 정보)는 논리치 "1", 제2회째(2)에 제2 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과는 논리치 "1", 제3회째(3)에 제3 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과는 논리치 "0"이 된다. 그와 같은 연산은, 상기 스위치 회로·연산 회로 어레이(31L, 30L 또는 31R, 30R)를 동작시켜 행한다. 따라서, 제3회째(3)의 기입시에만 기입 전압이 인가되고, 해당 메모리 셀에는 4치 중 제3 기입 상태("01")가 실현된다.
이와 같이 함으로써, 3회로 나눠 기입 동작이 행해져도 최초로 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터는 파괴되지 않고, 그대로 유지되고 있다. 데이터 래치 회로 DLL, DLR에 래치된 2비트의 기입 데이터를 기입 동작마다 상기 스위치 회로·연산 회로 어레이(31L, 30L 및 31R, 30R)에 의해 연산하고, 그 연산 결과의 데이터를 매회 센스 래치 회로 SL에 세트한다고 하는 제어 시퀀스를 채용하기 때문이다.
또한, 기입 동작에 있어서 임계치 전압을 변화시키는 순서 등은 도 10의 제2 양태(Case2)에 제한받지 않고, 제1 양태(Case1)와 같이 임계치 전압이 높은 것으로부터 설정하거나, 혹은 제3 양태(Case3)와 같이 어떤 기입 상태에 대해서도 1회의 기입 동작으로 얻는 임계치 전압의 변화율을 동일하게 하거나, 혹은 제4 양태(Case4) 또는 제5 양태(Case5)와 같이 제어하는 것도 가능하다. 즉, Case4에 있어서, 제1회째(1)의 기입으로 데이터 "00" 내지 "01"이 되어야 할 메모리 셀의 임계치가, "00"에 대응하는 임계치로 변화된다. 이어서, 제2회째(2)의 기입으로, 제1회째(1)의 기입으로 데이터 "00"에 대응하는 임계치에 설정된 메모리 셀 중에서 데이터 "01"이 되어야 할 메모리 셀의 임계치가 데이터 "01"에 대응하는 임계치로 변화된다. 그리고, 제3회째(3)의 기입으로 데이터 "10"이 되어야 할 메모리 셀의 임계치가 데이터 "10"에 대응하는 임계치로 변화된다. Case5에서 제1회째(1)의 기입은 Case4와 마찬가지로, 상기 데이터 "00" 내지 "01"이 되어야 할 메모리 셀의 임계치가 "00"에 대응하는 임계치로 변화된다. 이어서, 제2회째(2)의 기입으로, 데이터 "10"이 되도록 메모리 셀의 임계치가 데이터 "10"에 대응하는 임계치로 변화된다. 그 후, 제3회째(3)의 기입으로 제1회째(1)의 기입으로, 데이터 "00"에 대응하는 임계치에 설정된 메모리 셀 중에서 데이터 "01"이 되어야 할 메모리 셀의 임계치가 데이터 "01"에 대응하는 임계치로 변화된다.
데이터 판독 동작 시에는 워드선에 인가하는 워드선 선택 레벨로서의 전압을3 종류 설정하고, 3 종류의 워드선 선택 레벨을 순차 변경하면서 3회의 판독 동작을 행하고, 개개의 판독 동작으로 메모리 셀로부터 판독되는 2치(1 비트)의 데이터를 센스 래치 회로 SL에 래치(래치 센스)한다. 래치될 때마다 그 내용을 데이터 래치 회로 DLL, DLR에 2 비트의 정보로서 반영시키는 연산을 행한다. 3회의 센스 래치의 결과에 따라 데이터 래치 회로 DLL, DLR에 얻어진 2 비트가 해당 메모리 셀이 보유하는 4치의 정보에 대응하는 판독 데이터가 된다.
도 11에는 도 2의 플래시 메모리를 레이아웃적인 관점에서 표현한 블록도가 도시된다. 도 11에서, 모드 제어 회로(18)는 커맨드 디코더, 스테이트 정보를 저장한 ROM, ROM의 디코더, ROM 제어계 회로, CPU 및 스테이터스 레지스터·테스트계 회로에 의해 구성된다. 또한, Y 어드레스 카운터(12)에는 용장에 의한 구제 제어계의 회로도 포함되어 있다. 또한, 도 2의 멀티플렉서(7) 및 입력 버퍼(17)는 도 11에서, 입력 버퍼(70), 데이터의 신호 배선, 및 메인 증폭기(170)에 의해 실현되고 있다. 도 2의 제어 신호 버퍼 회로(19)는 제어 신호 입력 버퍼(19A)와 데이터 입출력 제어 회로(19B)에 의해 구성된다. 메모리 어레이(3)에는 센스 래치 회로 어레이 SLA를 사이에 두고 그 양측에 2조의 메모리 매트 MMR, MML이 설치되어 있다.
《메모리 어레이의 상세한 내용》
이어서, 상기 메모리 어레이의 상세한 내용을 설명한다. 도 1에는 상기 플래시 메모리에서의 센스 래치 회로 및 데이터 래치 회로를 중심으로 하는 회로 구성의 일례가 나타내어진다. 도 1에는 하나의 센스 래치 회로 SL의 좌우 한쌍의 비트선 G-BLL, G-BLR 주위의 구성이 대표적으로 나타내어진다. 도 1로부터 분명히 알 수 있듯이 좌우 한쌍의 비트선 G-BLL, G-BLR 주위의 구성은 센스 래치 회로 SL을 중심으로 경면 대칭 구조가 된다.
메모리 매트 MML, MMR은 전기적으로 재기입 가능한 여러개의 메모리 셀 MC(대표적으로 몇개가 도시되어 있음)를 갖는다. 하나의 메모리 셀 MC는, 도 3에 나타낸 바와 같이 컨트롤 게이트, 부유 게이트, 소스 및 드레인을 갖고 전기적으로 재기입 가능한 하나의 트랜지스터(메모리 셀 트랜지스터)에 의해 구성된다. 메모리 셀의 레이아웃 구조는 특별히 제한되지는 않았지만, 소위 AND형이 된다. 메모리 매트 MMR 측에 예시된 바와 같이 AND 형의 구성에서는 복수개의 상기 메모리 셀 트랜지스터가 이들에게 공통된 소스 및 드레인을 구성하는 각각의 확산층(반도체 영역)을 통해 병렬 배치되고, 드레인을 구성하는 확산층은 선택 트랜지스터 M1을 통해 비트선 G-BLR에, 소스를 구성하는 확산층은 선택 트랜지스터 M2를 통해 공통 소스선 VMMR에 결합되어 있다. SSi는 선택 트랜지스터 M2의 스위치 제어 신호, SDi는 선택 트랜지스터 M1의 스위치 제어 신호이다. WL은 메모리 셀 MC의 컨트롤 게이트에 결합되는 워드선이다. 메모리 매트 MML도 마찬가지로 구성되어 있다. 또한, 본 명세서에 첨부된 도면에서 P 채널형 MOS 트랜지스터는 그 기체 게이트에 화살표를 붙여 N 채널형 MOS 트랜지스터와 구별하여 도시하고 있다.
상기 센스 래치 회로 SL은 한쌍의 CMOS 인버터로 이루어지는 스태틱 래치, 즉 서로 한쪽의 CMOS 인버터의 입력 단자를 다른 쪽의 CMOS 인버터의 출력 단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. SLR, SLL은 센스 래치 회로 SL의 한쌍의 입출력 노드이다. SLP, SLN은 센스 래치 회로 SL의 동작 전원이다. MOS 트랜지스터 M5L, M5R은 입출력 노드 SLL, SLR을 선택적으로 방전(클리어)한다.
상기 데이터 래치 회로 DLR은 한쌍의 CMOS 인버터로 이루어지는 스태틱 래치, 즉 서로 한쪽의 CMOS 인버터의 입력 단자를 다른 CMOS 인버터의 출력 단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. DLRR, DLRL은 데이터 래치 회로 DLR의 한쌍의 입출력 노드이다. DLPR, DLNR은 데이터 래치 회로 DLR의 동작 전원이다. MOS 트랜지스터 M6L, M7L의 직렬 회로와 MOS 트랜지스터 M6R, M7R의 직렬 회로는 상기 데이터 래치 회로 DLR에 상보 신호 형태로 데이터를 입출력하는 컬럼 스위치 회로를 구성한다. MOS 트랜지스터 M8L, M8R은 입출력 노드 DLRL, DLRR을 선택적으로 차지하는 트랜지스터이다.
상기 데이터 래치 회로 DLL은 한쌍의 CMOS 인버터로 이루어지는 스태틱 래치, 즉 서로 한쪽의 CMOS 인버터의 입력 단자를 다른 쪽의 CMOS 인버터의 출력 단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. DLLR, DLLL은 데이터 래치 회로 DLL의 한쌍의 입출력 노드이다. DLPL, DLNL은 데이터 래치 회로 DLL의 동작 전원이다. MOS 트랜지스터 M9L, M10L의 직렬 회로와 MOS 트랜지스터 M9R, M10R의 직렬 회로는 상기 데이터 래치 회로 DLL에 상보 신호 형태로 데이터를 입출력하는 컬럼 스위치 회로를 구성한다. MOS 트랜지스터 M11L, M11R은 입출력 노드 DLLL, DLLR을 선택적으로 차지하는 트랜지스터이다.
상기 스위치 회로·연산 회로 어레이(30R)는 비트선 G-BLR마다 MOS 트랜지스터 M20R∼M25R에 의해 구성되는 회로를 갖는다. 트랜지스터 M20R은 센스 래치 회로 SL의 입출력 노드 SLR의 전압 레벨을 게이트에 받아, 그것이 하이 레벨일 때 전압 FPC를 MOS 트랜지스터 M21R을 통해 비트선 G-BLR에 공급한다. 이 경우, 비트선 G-BLR에 공급되는 전압 레벨은 제어 신호 PCR의 전압 레벨에 의한 MOS 트랜지스터 M21R의 컨덕턴스 제어로 결정된다. 트랜지스터 M22R은 입출력 노드 SLR과 비트선 G-BLR을 선택적으로 도통시키는 트랜스퍼 게이트를 구성한다. MOS 트랜지스터 M23R은 올 판정(ALL 판정이라고도 함)에 이용된다. MOS 트랜지스터 M24R, M25R은 비트선 G-BLR의 프리차지, 방전에 이용된다. 상기 스위치 회로·연산 회로 어레이(30L)도 비트선 G-BLL마다 MOS 트랜지스터 M20L∼M25L에 의해 상기와 마찬가지로 구성되는 회로를 갖는다. 또한, MOS 트랜지스터 M20L, M21L, M24L, M25L의 게이트 제어 신호는 상기 MOS 트랜지스터 M20R, M21R, M24R, M25R은 상이하다. MOS 트랜지스터 M22L과 M22R은 항상 동시에 동작하도록 제어된다.
상기 스위치 회로·연산 회로 어레이(31R)는 비트선 G-BLR마다 MOS 트랜지스터 M26R∼M28R에 의해 구성되는 회로를 갖는다. 트랜지스터 M26R은 데이터 래치 회로 DLR의 입출력 노드 DLRL의 전압 레벨을 게이트로 받고, 그것이 하이 레벨일 때, 전압 FPC를 MOS 트랜지스터 M27R을 통해 비트선 G-BLR에 공급한다. 이 경우, 비트선 G-BLR로 공급되는 전압 레벨은 제어 신호 PCDR의 전압 레벨에 의한 MOS 트랜지스터 M27R의 컨덕턴스 제어로 결정된다. 트랜지스터 M28R은 입출력 노드 DLRL과 비트선 G-BLR을 선택적으로 도통시키는 트랜스퍼 게이트를 구성한다. 상기 스위치 회로·연산 회로 어레이(31L)도 비트선 G-BLL마다 MOS 트랜지스터 M26L∼M28L에 의해 상기 마찬가지로 구성되는 회로를 갖는다. 또한, MOS 트랜지스터 M27L,M28L의 게이트 제어 신호는 상기 MOS 트랜지스터 M27R, M28R과는 상이하다.
도 1에는 대표적으로 하나의 워드 드라이버 WDRV가 도시되어 있다. 워드 드라이버 WDRV의 동작 전원, 즉 워드선의 구동 전압은 플래시 메모리(1)의 동작 내용에 따라 결정되고, 판독 전압 VRW1∼VRW3, 기입 전압 VWW, 기입 검증 전압 VWV0∼VWV3, 기입 이래틱 검출 전압 VWE1∼VWE2, 기입 디스터브 검출 전압 VWDS, 소거 전압 VEW, 소거 검증 전압 VEV 중에서 선택된다.
도 1의 구성에 있어서, 판독, 기입에서의 기본적인 회로 동작은 이하와 같이된다. 예를 들면, 도 1에 있어서 메모리 매트 MMR에 포함되는 메모리 셀 MC에 대하여 판독을 행하는 경우에는 선택 메모리 매트(MMR)측의 신호 RPCR을 1V+Vth로 하고, 비선택 메모리 매트(MML)측의 신호 RPCL을 0.5V+Vth로 함으로써 일괄적으로 선택 메모리 매트측 비트선을 1V로 프리차지하고, 비선택 메모리 매트측 비트선을 0.5V로 프리차지한다. 물론, 선택 메모리 매트가 MML이고, 비선택 메모리 매트가 MMR이면, 신호 RPCR이 0.5V+Vth이 되고, 신호 RPCL이 1V+Vth가 된다. Vth는 MOS 트랜지스터 M24R, M24L의 임계치 전압을 나타낸다. 비선택 메모리 매트측의 비트선의 프리차지 레벨이 되는 상기 0.5V는 상술된 바와 같이 센스 래치 회로 SL에서 기준 레벨로서 사용된다. 워드선 선택 동작 후, 트랜스퍼 MOS 트랜지스터 M22L, M22R이 온 동작되고, 이 때 센스 래치 회로 SL은 비트선 G-BLR의 레벨이 0.5V보다도 높은지 낮은지를 감지하여, 메모리 셀 MC로부터의 판독 데이터를 래치한다. 센스 래치 회로 SL에 래치된 데이터가 4치의 기억 정보에 대하여 어떤 값인지는, 그 때의 판독 워드선 선택 레벨과의 관계에 따라 판정된다. 그 판정 처리의 상세한내용은 후술하겠지만, 상기 스위치 회로·연산 회로 어레이(30R, 30L, 31R, 31L)가 이용된다. 판정 결과에 따른 2 비트의 데이터는 센스 래치 회로 SL의 좌우 2개의 데이터 래치 회로 DLL, DLR에 래치된다.
또한, 기입에서는 기입 제어 정보가 센스 래치 회로 SL에 래치된 후, 센스 래치 회로 SL의 전원 SLP가 기입 저지 전압 예를 들면 6V가 되고, 센스 래치 회로 SL의 입출력 노드가 "1"이 되는 경우에는, 해당 입출력 노드측의 대응 비트선에 기입 저지 전압 6V가 인가되고, 센스 래치 회로 SL의 입출력 노드가 "0"이 되는 경우에는 해당 입출력 노드측의 대응 비트선은 0V를 유지한다. 메모리 셀의 컨트롤 게이트의 고전압에 대하여, 0V의 드레인 전압을 갖는 메모리 셀은 기입에 필요한 고전계가 형성되어, 기입이 행해진다. 이와 같이, 센스 래치 회로 SL에 래치되는 기입 제어 정보의 논리치가 실제로 기입 전압을 인가하는지의 여부를 결정한다. 그 논리치는 좌우의 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터와, 현재의 기입 동작이 제1 내지 제3 기입 상태 중 어느 하나에 대한 기입 동작인지에 따라 결정된다. 그 결정 논리에 대해서는 나중에 설명한다.
제1 내지 제3 기입을 위해 기입 전압을 인가한 직후의 검증 동작은 기입 대상 섹터에 대한 올 판정 동작에 의해 행한다. 예를 들면, 기입 전압을 인가한 후, 선택 메모리 매트 MMR측의 신호 RPCR을 예를 들면 1V+Vth로 제어하여 비트선 G-BLR을 1V로 프리차지함과 함께 비선택 메모리 매트 MML 측에서는 MOS 트랜지스터 M24L의 게이트 전압 RPCL을 0.5V+Vth로 제어하여 비트선 G-BLL을 0.5V로 프리차지한다. Vth는 MOS 트랜지스터 M24R, M24L의 임계치 전압을 의미한다. 이 상태에서 대상으로 하는 검증 전압 VWV1, VWV2 또는 VWV3을 워드선에 제공한다. 워드선에 인가한 검증 전압 이하의 임계치를 갖는 메모리 셀(소요의 임계치 전압에 도달하지 않은 메모리 셀도 포함함)이 있으면, 비트선은 방전된다. 이 후, 워드선 선택 동작을 끝내고, 센스 래치 회로 SL의 래치 데이터로써, 선택 메모리 매트측의 기입 비선택 비트선을 1V로 프리차지한다. 즉, 선택 메모리 매트측의 기입 비선택의 비트선의 센스 래치 회로 SL의 입출력 노드는 논리치 "1"이 되어 있다. 이 센스 래치 회로 SL의 논리치 "1"의 래치 데이터로 트랜지스터 M20R을 온 동작시켜 PCR를 예를 들면 1V+Vth로 제어함으로써, 상기 기입 비선택 비트선을 1V로 프리차지할 수 있다(비선택 프리차지 처리에 의한 마스크). 이 때, 기입 선택이 되는 메모리 셀 모두가 소요의 임계치 전압 상태로 되어 있으면, 선택 메모리 매트의 비트선은 모두 프리차지 상태를 채용하게 된다. 동작 선택측 메모리 매트의 비트선이 모두 프리차지 상태인지의 여부는 상기 올 판정용의 트랜지스터 M23L, M23R로 판정한다. 올 판정용의 MOS 트랜지스터 M23L, M23R은 대응하는 비트선에 게이트가 접속되고, 그 소스가 접지 전위에 결합된다. 도 1에 대표적으로 나타낸 하나의 센스 래치 회로 SL을 중심으로 한 비트선 G-BLL, G-BLR에 관한 구성은 실제로는 다수 존재하고 있다. 센스 래치 회로 SL을 사이에 두고 도 1의 좌측의 트랜지스터 M23L의 드레인은 단자 ECL에 모두 공통으로 접속되고, 비트선 G-BLL로 대표되는 좌측의 비트선의 상태(레벨)에 따른 전류가 해당 단자 ECL에 흐른다. 마찬가지로, 센스 래치 회로 SL을 사이에 두고 도 1의 우측의 트랜지스터 M23R의 드레인도 모두 단자 ECR에 공통 접속되고, 해당 단자 ECR에는 비트선 G-BLR로 대표되는 우측의 비트선의 상태(레벨)에따른 전류가 흐른다. 특별히 도시하지는 않았지만, 단자 ECL (ECR)의 변화에 기초하여 센스 래치 회로 SL의 좌(우)측의 모든 비트선 G-BLL(G-BLR)이 프리차지 상태가 되었는지를 검출하는 전류 감지형의 증폭기가 설치되어 있다. 이 증폭기는 소거 검증 또는 기입 검증의 대상이 되는 모든 메모리 셀이 소정의 임계치 전압이 된 것을 검출하는 것, 즉 올 판정을 행한다.
여기서, 기입과 기입 검증 시에서의 센스 래치 회로 SL의 래치 데이터(선택 매트측의 데이터 입출력 노드의 값)와 그것에 의한 동작과의 관계를 통합하여 설명한다. 도 41에 도시된 바와 같이, 선택측 메모리 매트를 MMR로 하면, 기입 동작은 센스 래치 회로 SL의 노드 SLR=0에 의해 선택이 되고, SLR=1에 의해 비선택이 된다. 기입 비선택의 비트선 G-BLR에는 기입 저지 전압 6V가 공급된다. 기입 선택된 메모리 셀의 임계치 전압이 검증 전압보다도 낮은 동안은 기입 검증 동작에 있어서 해당 메모리 셀의 비트선은 해당 메모리 셀을 통해 방전된다(G-BLR=0). 기입 완료되면, 해당 비트선은 MOS 트랜지스터 M24R에 의한 프리차지 레벨을 유지한다(G-BLR=1). 기입 검증에 있어서의 올 판정 동작에서는 기입 동작 선택 메모리 매트측의 기입 비선택 메모리 셀의 비트선을 센스 래치 회로 SL의 래치 데이터 "1"로 강제적으로 프리차지한다. 즉, 워드선 선택 동작을 끝내고나서 센스 래치 회로 SL의 입출력 노드 SLR=1에 응답하여, 기입 비선택의 비트선 G-BLR에는 트랜지스터 M20R, M21R을 통해 프리차지를 행한다(비선택 프리차지에 의한 마스크). 이에 따라, 모든 기입 대상 메모리 셀의 임계치 전압이 검증 전압 이상이 되면, 기입 대상 섹터(기입 단위가 되는 하나의 워드선에 컨트롤 게이트가 접속된 소정 개수의 메모리 셀로 구성되는 기억 영역)의 모든 비트선은 프리차지 상태를 유지한다.
이하, 상기 구성을 갖는 플래시 메모리(1)의 판독 동작, 기입 동작, 추가 기입 동작 및 소거 동작에 대하여 각각 상술한다.
《판독 동작》
도 13에는 판독 동작의 흐름도가 도시된다. 불휘발성 메모리 셀의 각 임계치 전압과 판독 워드선 전압 VRW1∼VRW3과의 관계는 도 14에 예시되어 있다. 플래시 메모리(1)는 판독 커맨드를 접수하면, 해당 커맨드로 지정된 섹터 어드레스에 대하여, 판독 워드선 전압 VRW1을 이용한 판독 동작을 행한다(RS1). 판독된 데이터는 센스 래치 회로 SL에 래치되고, 래치된 데이터는 데이터 래치 회로 DLR에 제공된다(RS2). 이어서, 상기된 바와 동일한 섹터 어드레스에 대해 판독 워드선 전압 VRW2를 이용한 판독 동작이 행해지며, 판독된 데이터는 센스 래치 회로 SL에 래치된다(RS3). 래치된 데이터는 이번에는 데이터 래치 회로 DLL에 제공된다(RS4). 또한, 동일한 섹터 어드레스에 대하여, 판독 워드선 전압 VRW3을 이용한 판독 동작이 행해지고(RS5), 판독된 데이터와 데이터 래치 회로 DLR에 이미 래치되어 있는 데이터를 이용하여, 해당 메모리 셀의 임계치 전압 상태가 소거 상태 또는 제1 내지 제3 기입 상태 중 어떤 상태인지를 판정하는 연산이 행해지며(RS6), 연산 결과가 데이터 래치 회로 DLR에 반영된다(RS7). 이에 따라, 해당 메모리 셀이 기억하고 있는 4치 정보가 2개의 데이터 래치 회로 DLR, DLL에 유지된다.
도 26에는 센스 래치 회로, 비트선 및 데이터 래치 회로의 상태에 대응시켜상기 판독 동작 수순의 상세한 일례를 나타내고 있다. 도 26에 나타낸 내용은 동작 선택 메모리 매트를 도 1의 우측의 메모리 매트 MMR로 한다. 또한, 단계(Step)마다 나타낸 신호 혹은 노드에 대응하여 나타내는 숫자는 소수점이 있는 숫자가 전압을 의미하고, 소수점이 없는 숫자가 논리치(하이 레벨은 "1", 로우 레벨은 "0")를 의미한다. 데이터 래치 회로 DLL, DLR의 란에 하나의 값이 나타날 때 그 값은 비트선측 노드의 값이다. 또한, 데이터 래치 회로 DLL, DLR의 란에 좌우 노드의 쌍방의 값이 나타날 경우가 있어, 이 경우의 것은 괄호가 없는 숫자가 주목 노드의 논리치가 된다. 또한, 도 26에 있어서 SL(R)은 센스 래치 회로 SL의 입출력 노드 SLR을 의미하며, SL(L)은 입출력 노드 SLL을 의미한다.
도 26의 Step1에서 VRW1 판독을 행하면, 소거 상태("11")의 메모리 셀과 그 외의 상태의 메모리 셀을 구별할 수 있고, 해당 1 비트의 판독 데이터가 데이터 래치 회로 DLR로 전송된다(Step2). Step3에서 VRW2 판독을 행하면, 소거 상태("11") 및 제1 기입 상태("10")의 메모리 셀과 그 외의 상태의 메모리 셀을 구별할 수 있으며, 해당 1 비트의 판독 데이터가 데이터 래치 회로 DLL로 전송된다(Step4). 도 14로부터, 데이터 래치 회로 DLL에 래치된 데이터는 2 비트의 판독 데이터의 상위 비트가 되는 것은 분명하다. 하위 비트의 논리치는 VRW3 판독을 행하지 않으면 확정할 수 없다. 그래서, Step5에서 VRW3 판독을 행하고, 제3 기입 상태("01")의 메모리 셀과 그 외의 상태의 메모리 셀을 구별하고, 해당 1 비트의 판독 데이터를 센스 래치 회로 SL에 래치한 상태에서 트랜지스터 M25R, M25L을 이용하여 비트선을 "0"으로 클리어한다(Step6). 그리고, 2비트의 판독 데이터의 하위 비트의 논리치를 확정시키는 연산을 행하기 위해 데이터 래치 회로 DLR의 데이터를 비트선으로 전송하고(Step7), 상기 센스 래치 회로 SL의 래치 데이터를 이용하여 트랜지스터 M20R을 스위치 제어함으로써, 논리치 "1"을 래치하고 있는 센스 래치 회로 SL의 비트선을 논리치 "0"으로 방전한다(Step8). 이 처리는 상위 비트와 VRW3 판독 결과에 대한 배타적 논리합이 된다. 이에 따라, 2 비트의 판독 데이터의 하위 비트가 비트선 상에서 확정되고, 데이터 래치 회로 DLR의 입력 노드를 M8R, M8L에서 클리어하고나서, 비트선 G-BLR의 데이터를 트랜지스터 M28R을 통해 상기 데이터 래치 회로 DLR로 전송한다(Step10). 데이터 래치 회로 DLR, DLL에 래치된 2 비트의 판독 데이터는 외부 단자 I/O0∼I/O7 내의 소정의 단자를 통해 외부에 출력된다.
《기입 동작》
도 15에는 기입 동작의 흐름도가 도시된다. 기입 동작은 워드선을 1 단위로 하는 기입(섹터 기입)이 된다. 플래시 메모리는 기입 커맨드를 접수하면, 다음 입력을 섹터 어드레스로서 수신하고, 섹터 어드레스 수신 후의 입력을 기입 데이터로서 수신한다(WS1). 수신된 섹터 어드레스는 X 어드레스로서, 이에 따라 기입 고전압을 인가하는 하나의 워드선을 선택하게 된다. 기입 데이터의 수신은 Y 어드레스 카운터(12)를 초기치로부터 점차 인크리먼트하면서 바이트 단위로, 데이터 래치 회로 DLL, DLR에 대하여 행해진다. 예를 들면, 도 6에 도시된 바와 같이 하나의 센스 래치 회로 어레이 SLA에 관한 한쌍의 메모리 매트 MML, MMR에 할당된 데이터 래치 회로 어레이 DLLA, DLRA에, 기입 데이터가 래치된다. 예를 들면 하나의 워드선에 n개의 메모리 셀의 컨트롤 게이트가 결합되어 있다고 하면, 데이터 래치 회로어레이 DLLA, DLRA에는 각각 n 비트의 기입 데이터가 래치된다.
기입 데이터를 래치한 후, "01" 기입 처리 TS1, "00" 기입 처리 TS2, "10" 기입 처리 TS3, 및 이래틱/디스터브 검출 처리 TS4가 행해진다. 도 18의 (a)∼(c)에는 "01" 기입 처리 TS1, "00" 기입 처리 TS2, "10" 기입 처리 TS3에 의해 얻어지는 임계치 전압 분포와 그로 인한 검증 전압과의 관계의 일례가 나타내어진다.
또한, 도 18의 (d)에는 이래틱/디스터브 검출 처리 TS4에서의 임계치 전압 분포와 검증 전압과의 관계의 일례가 나타내어진다.
상기 "01" 기입 처리는 4치 중 하나의 상태인 소거 상태("11")에 대하여, 메모리 셀 MC의 임계치 전압을, 제3 기입 상태("01")로 하기 위한 처리로서, 기입 검증 전압으로서 VWV3을 이용한다.
상기 "01" 기입 처리는, 예를 들면 도 16에 상세한 내용이 예시된 바와 같이 데이터 래치 처리 WS10, "01" 기입 처리 WS11, 데이터 래치 처리 WS12, 및 기입 검증 처리 WS13을 포함한다. 상기 데이터 래치 처리 WS10은 데이터 래치 회로 DLL, DLR에 2 비트의 "01" 데이터가 래치되어 있을 때, 그것에 응답하여 기입 전압 인가를 인에이블로 하는 논리치의 제어 데이터를 센스 래치 회로 SL로 래치시키는 처리이다. 상기 "01" 기입 처리 WS11은 인에이블 레벨의 논리치를 갖는 제어 데이터가 래치된 센스 래치 회로 SL에 대응되는 비트선의 메모리 셀에 "01" 데이터에 따르는 기입 전압을 인가한다. 상술된 바와 같이 기입 선택 메모리 매트측의 센스 래치 회로 SL의 입출력 노드가 논리치 "0"이 되는 경우에, 그 노드에 접속하는 비트선의 메모리 셀에 기입 전압이 인가된다. 상기 데이터 래치 처리 WS12는 "01" 기입에대한 검증 처리 WS13에 의한 판정을 데이터 래치 회로 DLL, DLR의 2 비트의 기입 데이터를 기준으로 매회 행하기 위한 처리이다. 검증 처리 WS13은 상술된 올 판정에 의해 행해진다.
상기 "00" 기입 처리 TS2는 4치 중 하나의 상태인 소거 상태("11")에 대하여, 메모리 셀 MC의 임계치 전압을, 제2 기입 상태("00")로 하기 위한 처리이고, 기입 검증 전압으로서 VWV2를 이용한다. 이 "00" 기입 처리 TS2는 도 16과 거의 동일하지만, 데이터 래치 처리에서는 데이터 래치 회로 DLL, DLR에 래치된 2비트의 "00" 데이터에 응답하여 기입 인에이블로 하는 논리치의 제어 데이터를 센스 래치 회로 SL에 래치시키고, 기입 검증 전압으로서 VWV2를 이용하는 점이 상이하다.
상기 "10" 기입 처리 TS3은 4치 중 하나의 상태인 소거 상태("11")에 대하여 메모리 셀 MC의 임계치 전압을, 제1 기입 상태("10")를 얻기 위한 처리로서, 기입 검증 전압으로서 VWV1을 이용한다. 이 "10" 기입 처리 TS3은, 도 16과 거의 마찬가지지만, 데이터 래치 처리에서는 데이터 래치 회로 DLL, DLR에 래치된 2 비트의 "10" 데이터에 응답하여 기입 인에이블로 하는 논리치의 제어 데이터를 센스 래치 회로 SL에 래치시키고, 기입 검증 전압으로서 VWV1을 이용하는 점이 상이하다. 상기 기입 검증 전압은 도 18의 예에서도 알 수 있듯이 VWV3>VWV2>VWV1이 된다.
상기 이래틱/디스터브 검출 처리 TS4는 도 18의 (d)에도 도시된 바와 같이 소거 상태의 메모리 셀의 임계치 전압이 VWDS를 넘지 않은지를 검출하는 "11" 워드 디스터브 검출 처리, 그리고 "10" 기입 처리된 메모리 셀 트랜지스터의 임계치 전압이 VWE1을 넘지 않은지를 검출하는 "10" 이래틱 검출 처리, "00" 기입 처리된 메모리 셀 트랜지스터의 임계치 전압이 VWE2를 넘지 않은지를 검출하는 "00" 이래틱 검출 VWE2 처리이다. 워드 디스터브란, 워드선 단위로 기입 고전압이 인가된다는 성질 상, 기입 비선택의 메모리 셀이라도 어느 정도의 고전계에 노출되어 임계치 전압이 뜻하지도 않게 높아지게 되며, "11" 워드 디스터브 검출 처리는 그것을 검출한다. 이래틱이란, 전자 물성적인 확률에 의해 임계치 전압이 뜻하지도 않게 높아지는 상태로서, 상기 이래틱 검출 처리로 그것을 검출한다.
상기 이래틱/디스터브 검출 처리 TS4까지의 일련의 처리 결과가 정상이면, 스테이터스 레지스터(180)에 패스 플래그가 세트되고, 일련의 기입 처리가 종료된다. 상기 이래틱/디스터브 검출 처리 TS4에 의한 검출 결과가 페일인 경우, 페일 횟수가 규정된 횟수에 도달하는지가 판정되며(WS2), 도달하지 않으면 기입 섹터를 소거하여(WS6), 재차 "01" 기입으로부터 다시 한다. 재시도 횟수는 도시를 생략하는 카운터 수단으로 유지되며, 카운터 수단의 계수치에 따라 페일 횟수가 규정치에 도달했는지를 판정한다. 에러 횟수가 규정치에 도달한 경우에는 스테이터스 레지스터(180)에 페일 플래그가 세트되고, 일련의 기입 처리가 이상 종료된다.
도 15로부터 분명히 알 수 있듯이, 재소거를 행하여 다시 기입을 반복할 때, 기입 섹터의 기입 데이터를 재차 외부로부터 입력하는 것을 필요로 하지 않는다. 상기 스텝 WS1에서 데이터 래치 회로 DLL, DLR에 일단 래치된 1 섹터분의 기입 데이터는 상기 처리 TS1∼TS4를 행해도 파괴되지 않고, 그대로 데이터 래치 회로 DLL, DLR에 남아 있기 때문이다.
이것은, 센스 래치 회로 SL에 대한 상술된 기입 제어 정보의 래치 동작 제어형태에 따르는 것이다. 즉, 상기 센스 래치 회로 SL이 래치하도록 기입 제어 정보는 데이터 래치 회로 DLL, DLR이 유지하고 있는 기입 데이터 비트를 이용한 연산을 기입 동작마다 행하여 생성하고, 그것을 센스 래치 회로 SL이 래치한다. 예를 들면, 도 7에 예시된 바와 같이 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터가 "01"이었다고 하면, 도 8에 예시된 바와 같이 "01" 상태는 제3 기입 상태이다. 소거 상태 후의 3회로 나눈 기입 동작이, 도 10의 제2 양태(Case2)로 행해지는 경우, 제1회째에 제1 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과는 논리치 "1", 제2회째에 제2 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과는 논리치 "1", 제3회째에 제3 기입 상태를 얻기 위한 기입 동작 시에 데이터 래치 회로 DLL, DLR의 기입 데이터("01")를 이용하여 연산된 결과는 논리치 "0"이 된다. 그와 같은 연산은 상기 스위치 회로·연산 회로 어레이(30L, 30R, 31L ,31R)를 동작시켜 행한다. 따라서, 그 경우에는 메모리 셀 트랜지스터는 제3회째의 기입시에만, 기입용의 고전계가 드레인과 컨트롤 게이트 사이에 인가되며, 해당 메모리 셀에는 4치 중 제3 기입 상태("01")가 실현된다.
이와 같이 함으로써, 3회로 나눠 기입 동작이 행해졌을 때, 최초로 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터는 파괴되지 않고, 그대로 유지되어 있다. 데이터 래치 회로 DLL, DLR에 래치된 2 비트의 기입 데이터를, 기입 동작마다 연산에 이용하여 매회 센스 래치 회로 SL로 세트한다고 하는, 제어 시퀀스를 채용하기 때문이다. 이래틱·디스터브 검출 처리에서도 마찬가지로, 데이터 래치 회로DLL, DLR에 래치된 2 비트의 기입 데이터를 이용하여 연산한 결과를 매회 센스 래치 회로 SL에 세트한다고 하는, 제어 시퀀스를 채용하기 때문에 이 때도 최초로 데이터 래치 회로 DLL, DLR에 래치된 기입 데이터는 파괴되지 않고, 그대로 유지된다.
데이터 래치 회로 DLL, DLR에 래치된 2 비트의 기입 데이터를 이용한 연산 결과를 센스 래치 회로 SL에 래치시키는 처리(데이터 래치 처리)는 TS1∼TS4에서의 현재의 처리와의 관계에서 그 연산 수법이 상이하다.
도 21은 상기 데이터 래치 처리의 연산 내용의 일례를 논리적으로 나타낸 것이다. 도 21에서의 연산 내용은 동작 선택 메모리 매트측의 센스 래치 데이터(동작 선택 메모리 매트측의 센스 래치 회로 SL의 입출력 노드 데이터)에 관한 것이다. 이 연산 수법은 비트선 프리차지 전압을 0V, 0.5V, 1.0V의 3 레벨로 하고, 센스 래치 회로 SL에 의한 복수회의 감지 동작으로, 목적하는 데이터를 센스 래치 회로 SL에 래치시키는 동작이다.
도 21에서 A, B는 하나의 센스 래치 회로 SL에 대응되는 2 비트의 기입 데이터이고, A는 데이터 래치 회로 DLL에 래치되는 상위 데이터 비트, B는 데이터 래치 회로 DLR에 래치되는 하위 데이터 비트이다. 도 21에 따르면, "01" 기입 데이터 래치 처리의 경우에는 데이터 비트 A와 B의 반전 데이터와의 논리합, "00" 기입 데이터 래치 처리의 경우에는 데이터 비트 A와 B와의 논리합, "10" 기입 데이터 래치 처리의 경우에는 데이터 비트 A의 반전 데이터와 B와의 논리합이고, "00" 이래틱 검출 데이터 래치 처리인 경우에는 데이터 비트 A와 B의 부논리합, "10" 이래틱 검출 데이터 래치 처리인 경우에는 데이터 비트 A와 B의 반전 데이터와의 논리곱, "11" 이래틱 검출 데이터 래치 처리의 경우에는 데이터 비트 A와 B의 논리곱이 된다.
도 21의 연산 논리를 채용한 경우, 데이터 비트 A, B의 논리치에 대한 연산 결과의 논리치는 도 22에 나타낸 바와 같다. 상술된 바와 같이, 센스 래치 데이터의 논리치 "0" (로우 레벨)이 기입 전계 인가(기입 선택)를 의미한다.
도 27에는 상기 "01" 기입 처리의 더 상세한 동작 흐름도가 도시된다. 도 27의 표현 형식은 도 26과 동일하다. 우선, 데이터 래치 회로 DLL, DLR에 2 비트의 기입 데이터가 래치된다(Step1). 래치되어 있는 데이터가 "01", "00", "10", "11"의 4가지의 경우에 대해 도시되어 있다. 이어서, 기입 선택 메모리 매트측의 비트선 G-BLR에는 데이터 래치 회로 DLR의 데이터를 전송한다. 기입 비선택 메모리 매트측의 비트선을 모두 0.5V로 프리차지한다(Step2). 상기 데이터 전송은 M25R에 의한 비트선 방전 후, M26R, M27R에 의한 선택적인 프리차지에 의해 행해진다. 더 자세히 설명하면, 비선택 메모리 매트측의 비트선 G-BLL이 트랜지스터 M24L을 통해 0.5V로 프리차지되며(a), 또한 데이터 래치 회로 DLR의 래치 데이터에 따라 M26R, M27R을 이용하여 비트선 G-BLR이 0.0V 또는 1.0V로 프리차지된다(b).
Step3에서는 상기 (a), (b)의 결과에 따라, 센스 래치 회로 SL을 활성화하여 센스 래치 동작시킨다. 이에 따라 센스 래치 회로 SL 좌우의 입출력 노드 SL (L), SL(R)은 도면의 (c), (d)의 상태가 된다.
Step4에서는 비트선 G-BLL의 전압은 (c)의 결과에 따라 (e)의 전압을 채용하고, 또한 다른 비트선 G-BLR은 논리치 "0"으로 클리어된다.
Step5에서는 데이터 래치 회로 DLL의 논리치 "1"의 래치 데이터에 의해 트랜지스터 M26L을 온 동작시키고, 트랜지스터 M27L, M26L을 통해 논리치 "1"을 래치하는 데이터 래치 회로 DLL에 대응되는 비트선 G-BLL을 0V로 방전한다(g). 이 때의 전압 FPC는 접지 전압이 된다. 또한, 센스 래치 회로 SL의 쌍방의 입출력 노드 SL(L), SL(R)을 트랜지스터 M5L, M5R을 통해 논리치 "0"으로 클리어한다(h).
Step6에서는 선택 메모리 매트측의 비트선 G-BLR을 0.5V로 프리차지한다(i). 그리고 Step7에서 트랜지스터 M22R, M22L을 온 동작시켜, 센스 래치 회로 SL을 감지 동작시키면, 센스 래치 회로 SL의 선택 메모리 매트측의 입출력 노드 SL(R)은 데이터 래치 회로 DLL, DLR에 "01"이 래치되어 있는 경우에만 논리치 "0"을 래치한다(j).
Step8에서는 전원 SLP은 기입 저지 전압으로서 이용되는 6.0V가 된다. 센스 래치 회로 SL에서 동작 선택 메모리 매트측의 입출력 노드 SLR의 래치 데이터가 논리치 "1"인 경우에는 6V의 전원 SLP가 트랜지스터 M22R을 통해 비트선 G-BLR로 공급되고, 입출력 노드 SLR의 래치 데이터가 논리치 "0"인 경우에는, 해당 입출력 노드 SLR에 접속되는 비트선 G-BLR의 레벨은 0V를 유지한다. 이 0V의 비트선에 드레인이 접속된 메모리 셀 트랜지스터에는 드레인과 컨트롤 게이트 사이에 기입 전압이 인가된다. 이 때, 기입 저지 전압 6.0V가 인가되고 있는 비트선에는 기입에 필요한 고전계가 발생하지 않는다.
기입 전압의 인가 후에는 Step9에 도시된 바와 같이 동작 선택 메모리 매트측의 모든 비트선 G-BLR이 1.0V로 프리차지되고, 동작 비선택 메모리 매트측의 모든 비트선 G-BLL이 0.5V로 방전된다. 이 때, 센스 래치 회로 SL에는 기입 시의 데이터 래치 처리로 래치된 논리치의 데이터가 보유되어 있다. 도 16의 설명에서는 검증 처리 WS13 앞에도 데이터 래치 처리 WS12가 개재되어 있지만, 이것은 기입 전압 인가전의 데이터 래치 처리 WS10과는 상관없이 다시 데이터 래치 처리를 행하는 것을 반드시 의미하는 것은 아니다. 데이터 래치 처리 WS12는 기입 전압 인가마다의 데이터 래치 처리 WS10에서 치환할 수 있다. 도 27의 처리는 그렇게 되어 있다.
Step10에서는, 검증 전압 VWV3에 의해 메모리 셀의 선택 동작이 행해지며, 메모리 셀의 임계치 전압이 검증 전압 VWV3 이상에 도달하지 않은 경우에는 그 메모리 셀의 비트선 G-BLR이 0.0V로 방전된다. 그 후, Step11에서는 동작 선택 메모리 매트측에서 기입 비선택 메모리 셀의 비트선 G-BLR이 1.0V로 프리차지된다. 즉, 기입 비선택 메모리 셀에 대응되는 센스 래치 회로 SL의 입출력 노드는 논리치 "1"이 되고, 이 논리치 "1"을 게이트에 받는 트랜지스터 M20R이 온 동작되고, 동작 전원 FPC로부터 비트선 G-BLR에 1.0V가 공급된다. 따라서, 기입 대상 메모리 셀의 임계치 전압이 목표 전압에 도달하면, 동작 선택 메모리 매트의 모든 비트선 G-BLR은 논리치 "1"이 된다. Step12에서는, 센스 래치 회로 SL의 입출력 노드가 클리어된 후, 센스 래치 회로 SL에 비트선의 상태를 래치시키고, 상기 올 판정이 행해진다. 올 판정 후, 비트선 G-BLR, G-BLL 및 센스 래치 회로 SL 쌍방의 입출력 노드가 접지 전위에 클리어된다(Step13).
상기 "00" 기입 처리의 상세한 일례는 도 28에 도시되며, 상기 "10" 기입 처리의 상세한 일례는 도 29에 도시된다. 이들 처리 내용은 데이터 래치 처리의 점에서 보면 "01" 기입 처리와 상이할 뿐으로, 그 상이점은 도 21의 연산 논리로부터 용이하게 이해 가능하므로, 이들에 대한 상세한 설명은 생략한다.
상기 "11" 워드 디스터브 검출 처리의 일례는 도 30에 나타내어진다. 이 처리는 Step38∼Step43의 "11" 워드 디스터브 데이터 래치 처리와, Step44∼Step48의 "11" 워드 디스터브 검출 처리와 대별된다. "11" 워드 디스터브 데이터 래치 처리는 상술된 데이터 래치 처리와 유사하며, 도 21에서 설명한 연산 논리를 실현하는 구체적인 처리이다. 또한, "11" 워드 디스터브 검출 처리는 도 27에서 설명한 "01" 기입 검증 처리와 유사하며, 검증 전압 VWV3을 대신하여 워드 디스터브 검출 전압 VWDS를 이용하는 점등에서만 상이하기 때문에, 그 상세한 설명은 생략한다.
상기 "10" 이래틱 검출 처리의 상세한 내용은 도 31에 예시되고, "00" 이래틱 검출 처리의 상세한 내용은 도 32에 예시되어 있다. 이들 각각의 처리는, 이래틱 데이터 래치 처리와, 이래틱 검출 처리로 대별되며, 이래틱 데이터 래치 처리는 상술된 데이터 래치 처리와 유사하고, 도 21에서 설명한 연산 논리를 실현하는 구체적인 처리이다. 이래틱 검출 처리는 도 27에서 설명한 "01" 기입 검증 처리와 유사하고, 검증 전압 VWV3을 대신하여 이래틱 검출 전압 VWE1, VWE2를 이용하는 점등에서만 상이하기 때문에, 그 상세한 설명은 생략한다.
《추가 기입 동작》
도 15에는 추가 기입 동작의 흐름도도 함께 나타내고 있다. 추가 기입 동작은 상기 "01" 기입 처리 TS1에 이르기까지의 처리가 기입 동작과는 상이하다. 추가 기입 동작도 워드선을 1단위로 하는 섹터 기입이 된다. 플래시 메모리는 추가 기입 커맨드를 접수하면, 다음 입력을 섹터 어드레스로서 수신하고, 섹터 어드레스 수신 후의 입력을 기입 데이터로서 데이터 래치 회로 DLL, DLR에 수신한다(WS3). 수신된 섹터 어드레스는 X 어드레스이고, 이에 따라 기입 고전압을 인가하는 하나의 워드선을 선택하게 된다. 기입 데이터의 수신은, Y 어드레스 카운터(12)를 초기치로부터 점차 인크리먼트하면서 바이트 단위로, 데이터 래치 회로 DLL, DLR에 대하여 행해진다. 예를 들면, 도 6에 도시된 바와 같이 하나의 센스 래치 회로 어레이 SLA에 관한 한쌍의 메모리 매트 MML, MMR에 할당된 데이터 래치 회로 어레이 DLLA, DLRA에 기입 데이터가 래치된다.
기입 데이터를 래치한 후, 논리 합성 처리 WS4 및 재소거 처리 WS5가 행해지며, 그 후에 상기 "01" 기입 처리 TS1 내지 이래틱/디스터브 검출 처리 TS4가 행해진다.
도 23에는 추가 기입의 개념이 도시된다. 추가 기입에 있어 기입 전압을 인가 가능한 메모리 셀은 소거 상태의 메모리 셀이 된다. 도 23에는 메모리 셀의 기억 정보와 데이터 래치 회로 DLL, DLR의 래치 데이터(비트선 접속측 입출력 노드의 논리치)와의 모습이 도시된다.
도 23의 (a)에 도시된 바와 같이, 기입 상태의 메모리 셀에 대해서는 기입을 금지로 하고, 입력 데이터를 "11"로 제한하고 있다. 소거 상태의 메모리 셀(데이터 "11"을 저장하고 있음)에 대해서만 기입을 허용하고 있다. 따라서, 기입 상태의 메모리 셀에 대응하는 데이터 래치 회로 DLR, DLL에는 데이터 "11"이 입력되고, 소거 상태의 메모리 셀에 대응하는 데이터 래치 회로 DLR, DLL에는 원하는 기입 데이터 "01", "00", "10", "11"이 입력된다.
상기 논리 합성 처리에서는, 도 23의 (b)에 도시된 바와 같이 데이터 래치 회로 DLL, DLR에 입력한 추가 기입 데이터와 메모리 셀로부터 판독한 데이터에 기초하여, 기입 상태의 불휘발성 메모리 셀에는 동일한 기입 상태를, 또한 소거 상태의 불휘발성 메모리 셀에는 추가 기입 데이터로 지시되는 기입 상태를, 프로그램하기 위한 데이터를 논리 합성 처리하고, 논리 합성 처리에 의해 얻어진 데이터가 상기 데이터 래치 회로 DLR, DLL에 래치된다. 그리고, 도 23의 (c)에 예시된 바와 같이 데이터 래치 회로 DLR, DLL에 래치된 데이터에 기초하여 기입 처리가 행해진다.
도 17에는 상기 논리 합성 처리의 상세한 흐름도가 예시된다. 첫 논리 합성 처리는 하위 비트의 합성이다. 즉, 워드선 전압 VRW3에 의한 판독(WS20)을 행하여 센스 래치 회로에 래치시키고, 또한 워드선 전압 VRW1에 의한 판독(WS21)을 행하며, WS20에 의한 판독 결과와 WS21에 의한 판독 결과에 대한 연산 1(배타적 논리합 혹은 배타적 부논리합 연산)을 행하여, 기입 상태의 메모리 셀로부터 판독한 정보의 하위 비트를 판정한다(WS22). 그리고, 데이터 래치 회로에 입력된 기입 데이터와 상기 연산 1로 연산된 결과에 대하여 연산 2(논리합 연산)를 행하고, 논리 합성된 추가 기입 데이터의 하위 비트를 결정한다. 그 결과를, 데이터 래치 회로 DLR로 전송하여 래치시킨다(WS24). 상위 비트의 합성에서는 워드선 전압 VRW2에 의한판독(WS25)을 행하여 센스 래치 회로에 래치시킨다. 그리고, 데이터 래치 회로에 입력되어 있는 기입 데이터와 상기 WS25의 판독 결과에 대하여 연산 3(배타적 논리합 혹은 배타적 부논리합 연산)을 행하고(WS26), 논리 합성된 추가 기입 데이터의 상위 비트를 결정한다. 그 결과를, 데이터 래치 회로 DLL로 전송하여 래치시킨다(WS27).
도 24에는 상기 논리 합성 처리 WS4에 의해 얻어지는 하위 비트 및 상위 비트의 내용을 논리식에 의해 나타내고 있다. 도 24에서, /는 논리 반전 부호(그것이 붙여진 데이터가 논리 반전되는 것을 의미하는 부호)로서 이용하고 있다. 도면 상에서는 0 안에 +가 있는 기호를 배타적 논리합 기호로서 이용하고, 명세서 중에서는 'EXOR'을 배타적 논리합 기호로서 이용한다. 기호·는 논리곱 기호로서 이용하고 있다. 하위 비트는 a0·/(b1 'EXOR'b3), 상위 비트는 /a1'EXOR'/b2에 의해 얻을 수 있다. a0은 데이터 래치 회로 DLR에 래치된 추가 기입 데이터의 하위 비트, a1은 데이터 래치 회로 DLL에 래치된 추가 기입 데이터의 상위 비트, b1은 VRW1에 의해 메모리 셀로부터 판독한 데이터, b2는 VRW2에 의해 메모리 셀로부터 판독한 데이터, b3은 VRW3에 의해 메모리 셀로부터 판독한 데이터이다.
도 25에는 추가 기입 처리에 의해 도 24의 결과를 얻기 위한 동작을 논리적으로 나타내고 있다. 도 25에서 센스 래치 회로 SL, 데이터 래치 회로 DLL, DLR의 좌우에는 각각의 입출력 노드의 값을 나타내고 있다. 도 25에서 VRW3 판독에 의한 판독 결과는 센스 래치 회로 SL에 유지되고, VRW1 판독 결과는 비트선 G-BLR에 유지된다. 연산 1에서는 센스 래치 회로 SL의 래치 데이터 b3과 비트선 G-BLR의 데이터에 대하여 배타적 논리합 b1'EXOR'b3이 채용된다. 연산 2에서는 추가 기입 데이터의 하위 비트 a0과 상기 연산 1의 결과와의 논리합이 취해지며, 이것이 논리 합성된 추가 기입 데이터의 하위 비트로서 데이터 래치 회로 DLR에 래치된다. 논리합/(/a0+(b1'EXOR'b3))은 식의 변형을 거침으로써, a0·/(b1'EXOR'b3)과 등가이다. 이어서, VRW2 판독에 의한 판독 데이터/b2, b2는 센스 래치 회로 SL로 유지되고, 데이터/b2는 비트선 G-BLL로 전송되며, 연산 3에서 추가 기입 데이터/a1과 배타적 논리합이 채용되며, 이것이 논리 합성된 추가 기입 데이터의 상위 비트로서 데이터 래치 회로 DLL에 래치된다.
도 33 및 도 34에는 추가 기입 처리의 더 상세한 동작 흐름도가 도시된다. 도 33 및 도 34의 표현 형식은 도 26과 동일하다. 또한, 도 25에 기재된 Step의 번호는 도 33 및 도 34에 기재된 Step 번호의 처리 대응된다.
우선, 데이터 래치 회로 DLL, DLR에 2 비트의 기입 데이터가 래치된다(Step1). 도면에는 메모리 셀의 기억 정보와 추가 기입 데이터와의 7가지 모든 조합(도 23에서 설명한 조합)에 대하여 기재되어 있다. 이 때의 비선택 메모리 매트측 데이터 래치 회로 DLL의 입력 데이터는 통상 기입의 경우는 논리치 반전되어 있다. 이것은, 후의 처리 스텝 수를 삭감하기 위해서이다. Step2에서는 데이터를 판독하기 위해 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다. Step3에서는 "01" 데이터의 임계치 전압과 "00" 데이터의 임계치 전압 사이의 전압 VRW3을 워드선 선택 레벨로 하여 메모리 셀의 데이터 판독을 행한다. "01" 데이터 이외의 데이터의 임계치 전압 분포를 갖는 메모리 셀의 비트선이 방전된다. 그 결과는, 센스 래치 회로 SL에서 감지되어 래치된다(Step4).
이어서, Step5에서 비트선 G-BLR, G-BLL을 방전한 후, 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다. 그리고, Step6에서는 "10" 데이터의 임계치 전압과 "11" 데이터의 임계치 전압 사이의 전압 VRW1을 워드선 선택 레벨로서 메모리 셀의 데이터 판독을 행한다. "11" 데이터의 임계치 전압 분포를 갖는 메모리 셀의 비트선이 방전된다. 그 결과는, 센스 래치 회로 SL에서 감지되고 래치된다(Step4). 그리고, Step7에서는 센스 래치 회로 SL의 입출력 노드 SLR의 값과 비트선 G-BLR의 값과의 배타적 논리가 채용된다. 배타적 논리는 센스 래치 회로 SL의 입출력 노드 SLR의 값이 "1"일 때에 트랜지스터 M20R이 온 동작하여, "1"의 비트선 G-BLR이 FPC를 향하여 "0"으로 방전되는지의 여부에 따라 행해진다. 그와 같은 방전은 도 33의 (a)에서 생긴다. 이에 따라, 메모리 셀로부터 판독한 데이터의 하위 비트가 결정되고, 이것은 Step8에서 센스 래치 회로 SL로 래치된다.
이어서, Step9에서 비트선 G-BLR, G-BLL이 방전된 후, Step10에서, 논리 합성된 추가 기입 데이터의 하위 비트를 생성한다. 즉, 센스 래치 회로 SL에 래치되어 있는 데이터와, 동작 선택측 메모리 매트의 데이터 래치 회로 DLR의 래치 데이터를 비트선 G-BLR로 전송함으로써, 상기 메모리 셀로부터 판독한 데이터의 하위 비트와, 데이터 래치 회로 DLR에 초기 로드된 추가 기입 데이터의 하위 비트와의 논리합을 얻을 수 있다. 이 논리합 결과는, 논리 합성 처리된 추가 기입 데이터의하위 비트가 된다. Step11에서 센스 래치 회로 SL 및 데이터 래치 회로 DLR이 클리어된 후, Step12에서 상기 비트선 G-BLR 상의 논리 합성 처리된 추가 기입 데이터의 하위 비트가 데이터 래치 회로 DLR에 래치되고, 다음 동작을 위해 Step13에서 비트선 G-BLR이 클리어된다. 클리어란 접지 전압 혹은 "0"으로의 방전이다.
다음 동작은 상위 비트의 합성 처리이다. 우선, Step14에서는 데이터를 판독하기 위해 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다. Step15에서는 "10" 데이터의 임계치 전압과 "00" 데이터의 임계치 전압 사이의 전압 VRW2를 워드선 선택 레벨로서 메모리 셀의 데이터 판독을 행한다. "11" 데이터와 "10" 데이터의 임계치 전압 분포를 갖는 메모리 셀의 비트선이 방전된다. 그 결과는, Step16에서 센스 래치 회로 SL에서 감지되고 래치된다.
이어서, Step17에서 비트선 G-BLR, G-BLL을 방전한 후, Step18에서 센스 래치 회로 SL의 비선택 메모리 매트측 입출력 노드 SLL의 값을 비트선 G-BLL로 전송한다. 그리고, Step19에서 데이터 래치 회로 DLL의 값과 비트선 G-BLL의 값과의 배타적 논리가 채용된다. 배타적 논리는 데이터 래치 회로 DLL의 입출력 노드 DLLR의 값이 "1"일 때에 트랜지스터 M26L이 온 동작하여, "1"의 비트선 G-BLL이 FPC를 향하여 "0"으로 방전되는지의 여부에 따라 행해진다. 그와 같은 방전은 도 34의 (b)에서 생긴다. 이에 따라, 비트선 G-BLL에는 상기 메모리 셀로부터 판독한 데이터의 상위 비트와, 데이터 래치 회로 DLL에 초기 로드된 추가 기입 데이터의 상위 비트와의 배타적 논리합을 얻을 수 있다. 이 배타적 논리합 결과는 논리 합성 처리된 추가 기입 데이터의 상위 비트가 된다. Step20에서 센스 래치 회로 SL 및 데이터 래치 회로 DLL이 클리어된 후, Step21에서 상기 비트선 G-BLL 상의 논리 합성 처리된 추가 기입 데이터의 상위 비트가 데이터 래치 회로 DLL에 래치되고, 다음 동작을 위해 Step22에서 비트선 G-BLL이 클리어된다.
논리 합성 처리된 추가 기입 데이터의 상위 및 하위 비트가 데이터 래치 회로 DLL, DLR에 래치된 후, 기입 대상 섹터에 대한 재소거가 행해지고(Step23), 그 후에 해당 데이터 래치 회로 DLL, DLR에 래치된 데이터를 이용한 기입 처리가 행해진다. 기입 처리는 도 27의 Step2로 연결된다. 상기 재소거는 워드 디스터브에 따른 영향(이 예에서는 임계치 전압의 뜻하지 않은 상승)을 회피하기 위해 기입 대상 섹터 내의 모든 메모리 셀의 임계치 전압을 저하시키기 위한 소거 동작의 일종이다. 통상의 소거 동작은 소거 대상이 되는 메모리 셀 모두가 일정하게 임계치 전압 이하가 될 때까지, 소거 전압의 인가와 소거 검증을 반복하는 처리이지만, 재소거 처리의 경우에는 소거 전압의 인가 처리를 1회만 행하면 소기의 목적을 이룰 수 있다. 소거 전압은 통상의 소거 동작과 동일하면 된다. 도 18의 (e)에는 추가 기입 전의 임계치 전압 분포를 나타낼 수 있으며, 그에 대하여 재소거 처리를 행한 후의 임계치 전압 분포가 도 18의 (f)에 예시되어 있다.
도 36 내지 도 39에는 추가 기입에서의 논리 합성 처리의 동작 파형도의 일례가 도시된다.
《소거 동작》
도 19에는 소거 동작의 일례가 도시된다. 특별히 제한되지 않았지만, 소거동작도 섹터를 최소 단위로서 행할 수 있다. 플래시 메모리는 소거 커맨드를 접수하면, 다음 입력을 섹터 어드레스로서 수신한다. 수신된 섹터 어드레스는 X 어드레스이고, 이에 따라 소거 전압을 인가하는 하나의 워드선을 선택하게 된다. 소거 동작이 지정되면, 최초로 소거 검증 동작(소거 검증1)이 행해진다(ES1). 소거 상태의 섹터에 대하여 소거가 지정되었을 때, 쓸데 없는 동작을 생략하여 소거 시간을 단축할 수 있다. 소거되어 있지 않은 경우에는, 소거 대상 섹터에 소거 전압이 인가되고(ES2), 그에 대하여 소거 검증 동작(소거 검증2)이 행해진다(ES3). 소거 전압의 인가 처리는 소거 검증이 패스할 때까지(임계치 전압이 VEV 이하가 될 때까지) 반복된다. 소거 검증이 패스했을 때는 "11" 이래틱 검출이 행해진다(ES4). 이래틱 검출이 페일한 경우, 기입 비트를 세트하고(ES5), 기입 검증(ES7)이 패스할 때까지 선택 기입을 행하며(ES6), 기입 검증(ES7)이 패스한 후에는 또한 해당 기입에 대한 "11" 이래틱 검출을 행한다(ES8). "11" 이래틱 검출이 페일했을 때는 "11" 이래틱 검출 횟수가 규정 횟수가 될 때까지 소거 동작을 처음부터 다시 한다.
도 20의 (a)에는 기입 상태에 대한 소거 검증 처리의 검증 전압 VEV와 소거 동작에 따른 임계치 전압 분포가 도시된다.
상기 이래틱 검출(ES4)에 의해 과소거가 검출되었을 때, ES5∼ES7의 처리는 그 과소거 상태를 수정하는 디플리트 방지 처리가 된다. 디플리트 방지 처리에 의한 임계치 전압 분포의 변화의 일례가 도 20의 (b)에 도시되어 있다. ES8에서 나타낸 이래틱 검출은 ES6의 기입에 의한 워드선 디스터브에 의한 임계치 전압의 뜻하지 않은 상승을 검출하는 것으로, 디스터브에 의한 임계치 전압 이상을 검출했을때는 소거 전압의 인가부터 다시 한다.
도 35에는 소거 처리의 더 상세한 동작 흐름도가 도시된다. 도 35의 표현 형식은 도 26과 동일하다. 도 35에서 「11」은 소거 전압 인가에 의해 임계치 전압이 VEV이하가 되는 메모리 셀을 상정하고 있으며, 또한 「11 下」는 임계치 전압이 VWV0 이하가 되는 메모리 셀, 즉 디플리트 방지를 위한 재기입 처리의 대상이 되는 메모리 셀을 상정하고 있다.
상기 소거 검증(1)에서는, 우선 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다(Step1). 그리고 검증 전압 VEV를 예를 들면 2.0V로 하여 동작 선택 메모리 매트측의 메모리 셀을 선택한다. 선택된 메모리 셀이 소거 상태가 아니면, 동작 선택 메모리 매트측의 비트선은 방전되지 않는다(Step2). 이 상태를 센스 래치 회로 SL로 감지하고, 올 판정을 행한다(Step3). 도면의 예는, 소거되어 있지 않은 경우를 나타내고 있다. 올 판정 후, 비트선 G-BLR, G-BLL 및 센스 래치 회로 SL을 클리어한다(Step4). 상기 소거 검증(1)의 판정 결과가 소거 미완성이면, 소거 대상 섹터의 메모리 셀에 소거 전압을 인가한다(Step5).
소거 검증(2)에서는, 우선 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다(Step6). 그리고 검증 전압 VEV를 예를 들면 2.0V로 하여 동작 선택 메모리 매트측의 메모리 셀을 선택한다. 선택된 메모리 셀이 소거 상태이면, 동작 선택 메모리 매트측의 비트선은 방전된다(Step7). 이 상태를 센스 래치 회로 SL에서 감지하고, 올 판정을 행한다(Step8). 도면의 예는, 소거 상태로 된 경우를 나타내고 있다. 올 판정 후 비트선 G-BLR, G-BLL 및 센스 래치 회로 SL을 클리어한다(Step9).
이어서, "11" 이래틱 검출이 행해진다. 우선, 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다(Step10). 그리고 이래틱 검출 전압 VWV0을 예를 들면 1.2V로서 동작 선택 메모리 매트측의 메모리 셀을 선택한다. 선택된 메모리 셀이 과소거 상태이면, 그 비트선은 방전된다(Step11). 이 상태를 센스 래치 회로 SL에서 감지하여 올 판정을 행한다(Step12).
도면의 예는, (a)의 부분에서 방전이 행해지고 있기 때문에, Step12의 올 판정 결과는 페일이다. 그 경우에는 디플리트 방지를 위한 기입 처리가 행해진다. 이 기입 처리에서의 기입 전압 인가의 가부는 Step12에서 센스 래치 회로 SL에 래치된 값에 따라 결정된다. 즉, Step12의 센스 래치 동작은 도 19의 상기 기입 비트 세트 처리(ES5)의 일례로서 포지셔닝된다. Step13에서는, 센스 래치 회로 SL의 동작 선택 메모리 매트측의 입출력 노드 SLR이 논리치 "1"의 비트선에 기입 저지 전압(6.0V)이 제공되어, 선택 기입이 행해진다(Step13). 계속해서, 검증을 위해, 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다(Step14). 그리고 기입 검증 전압 VWV0을 예를 들면 1.2V로서 동작 선택 메모리 매트측의 메모리 셀을 선택한다. 선택된 메모리 셀이 과기입 상태이면, 그 비트선은 방전된다(Step15). 이 상태를 센스 래치 회로 SL에서 감지하고, 올 판정을 행한다(Step16).
마지막으로, "11" 워드 디스터브에 의한 "11" 이래틱 검출을 행하기 위해 동작 선택 메모리 매트측의 비트선 G-BLR에 1V, 동작 비선택 메모리 매트측의 비트선 G-BLL에 기준용의 0.5V를 프리차지한다(Step17). 그리고 디스터브 검출 전압 VWDS를 예를 들면 2.3V로서 동작 선택 메모리 매트측의 메모리 셀을 선택한다. 선택된 메모리 셀의 임계치 전압이 디스터브 검출 전압 VWDS 이하이면, 그 비트선은 방전된다(Step18). 이 상태를 센스 래치 회로 SL에서 감지하여, 올 판정을 행한다(Step19). Step19의 예는 디스터브의 영향을 받지 않은 경우이고, 도 19의 상기 "11" 이래틱 검출 ES8이 패스한 상태에 상당한다. 마지막으로 Step20에서 센스 래치 회로 SL 및 비트선 G-BLL, G-BLR이 클리어된다.
도 12에는 이상 설명한 플래시 메모리의 동작 양태마다의 각종 전압 조건이 통합되어 도시되어 있다. 도 12에서, "11" 데이터의 판독 워드선 전압은 2.4V, "10" 데이터의 판독 워드선 전압은 3.2V, "00" 데이터의 판독 워드선 전압은 4.0V이다. "10" 데이터 기입 워드선 전압은 15.1V, "00" 데이터 기입 워드선 전압은 15.8V, "01" 데이터 기입 워드선 전압은 17.0V 이다. "10" 데이터 검증 워드선 전압은 2.8V, "00" 데이터 검증 워드선 전압은 3.6V, "01" 데이터 검증 워드선 전압은 4.5V 이다. "11" 워드 디스터브 검출 전압은 2.3V, "10" 이래틱 검출 전압은 3.1V, "00"이래틱 검출 전압은 3.9V이다.
《플래시 메모리 카드》
도 40에는 상기 플래시 메모리(1)를 이용한 파일 메모리 시스템의 일례 블록도가 도시되어 있다. 190으로 나타낸 것은 특별히 제한되지는 않았지만, PC 카드화된 플래시 메모리 카드이고, ATA(AT Attachment) 카드의 일종이 된다. 이 플래시 메모리 카드(190)는 특별히 제한되지 않았지만 IDE(Integrated Device Electronics)에 준거한 표준 버스(191)를 통해 퍼스널 컴퓨터 등의 컴퓨터(199)에 커넥터(190A)를 통해 착탈 가능해진다.
플래시 메모리 카드(190)는 패스 인터페이스부(192), 라이트 버퍼(193), ECC 회로(194), 마이크로 컴퓨터(195), 플래시 메모리(1) 및 관리 테이블 메모리(197)를 갖고, 이들은 내부 버스(198)에 공통으로 접속되어 있다.
상기 패스 인터페이스부(192)는 ATA 카드 등의 사양에 준거하도록 표준 버스(191) 사이에서의 인터페이스 제어를 행한다. 라이트 버퍼(193)는 표준 버스(191)로부터 공급되는 기입 데이터를 일시적으로 저장하는 데이터 버퍼이며, 플래시 메모리(1)에는 라이트 버퍼(193)에 저장된 데이터가 기입된다. 상기 ECC 회로(194)는 플래시 메모리(1)에 저장된 데이터의 정밀도를 향상시키기 위한 에러 검출 및 에러 정정 기능을 갖는 회로이다. 상기 관리 테이블 메모리(197)는 예를 들면 플래시 메모리나 EEPROM과 같은 전기적으로 재기입 가능한 반도체 메모리에 의해 구성되고, 섹터 관리 테이블 등이 형성되어 있다. 상기 마이크로 컴퓨터(195)는 플래시 메모리 카드(190)에 대한 액세스 요구에 따라 카드 내부를 전체적으로 제어하고, 예를 들면 플래시 메모리(1)에 대한 동작의 지시나 상기 커맨드를 발행하여 플래시 메모리(1)를 액세스 제어하거나 관리 테이블 메모리(197)를 제어한다.
이상 설명한 플래시 메모리, 메모리 카드, 데이터 처리 시스템에 따르면, 이하의 작용 효과를 얻을 수 있다.
〔1〕외부로부터 제공되는 기입 데이터를 데이터 래치 회로 DLL, DLR에 래치하고, 래치한 기입 데이터가 다치의 어떤 임계치에 대응할지는 복수 단계의 기입 동작마다 판정하여 그 판정 결과인 기입 정보를 센스 래치 회로 SL에 래치시키고, 센스 래치 SL에 래치된 기입 정보에 따라 다치의 임계치 전압을 메모리 셀에 설정하기 위한 기입 동작을 단계적으로 행한다. 따라서, 기입 동작이 종료해도 데이터 래치 회로 DLL, DLR에는, 당초 외부로부터 공급된 기입 데이터가 남아 있다. 따라서, 상기 워드 디스터브 검출 혹은 이래틱 검출의 결과에 따라 메모리 셀 MC에 대한 다치 정보의 기입 동작을 재차 행하는 경우에도 기입 데이터를 재차 외부로부터 수취하는 것을 필요로 하지 않는다.
〔2〕플래시 메모리(1)는 추가 기입 데이터의 입력 WS3, 메모리 셀로부터 판독한 데이터와 추가 기입 데이터와의 논리 합성 처리 WS4, 재소거 WS5, 및 기입 TS1∼TS4를 거쳐 추가 기입을 행한다. 논리 합성 처리 WS4는 데이터 래치 회로 DLR, DLL에 입력한 추가 기입 데이터와 메모리 셀 MC로부터 판독한 데이터에 기초하여, 기입 상태의 불휘발성 메모리 셀에는 동일한 기입 상태를, 또한 소거 상태의 불휘발성 메모리 셀에는 추가 기입 데이터로 지시되는 기입 상태를 프로그램하기 위한 데이터를 생성하고, 생성된 데이터를 상기 데이터 래치 회로 DLR, DLL에 래치시킨다. 따라서, 추가 기입 동작이 종료해도, 데이터 래치 회로 DLR, DLL에는 논리 합성 처리된 데이터가 남는다. 기입 동작의 완료까지 논리 합성 처리의 결과데이터를 데이터 래치 회로 DLR, DLL에 보유하면, 그 래치 데이터를, 기입 이상에 대하여 재이용할 수 있으며, 추가 기입 동작을 재차 행하는 경우에 기입 데이터를 다시 외부로부터 수취하는 것을 필요로 하지 않는다. 따라서, 플래시 메모리(1)를 액세스 제어하는 프로세서 등은 플래시 메모리에 대한 기입 동작 후, 잠시동안 기입 데이터를 워크 메모리 등에 보유해 두지 않아도 되며, 플래시 메모리(1)의 메모리 액세스 혹은 메모리 액세스를 따르는 데이터 처리 효율을 향상시킬 수 있다.
〔3〕 상기 논리 합성 처리에 의해 얻어진 데이터를 데이터 래치 회로 DLR, DLL에 래치한 후, 데이터 래치 회로 DLR, DLL에 래치된 논리 합성 처리 결과의 데이터에 따라 불휘발성 메모리 셀에 기입을 행하기 전에 해당 기입 동작의 대상이 되는 불휘발성 메모리 셀에 대하여 사전에 소거 동작(재소거, 약한 소거)을 행함으로써 추가 기입해도, 추가 기입 직전의 메모리 셀의 상태는 대강 소거 상태에 맞추어지기 때문에, 재기입 내성의 범위에서 추가 기입의 횟수 제한을 철폐할 수 있고, 추가 기입된 데이터의 신뢰성을 향상시킬 수 있다.
〔4〕 기입 전압 인가에 의한 임계치 전압 상태가 목적 임계치 전압 상태에 도달했는지의 여부의 판정을 기입 전압의 인가 처리마다 매회 상기 데이터 래치 회로 DLL, DLR에 래치되어 있는 데이터를 이용하여 판정하므로(WS12, WS13), 기입의 초기 단계등에서 기입 검증 동작에 따라 소기의 임계치 전압에 도달한 것이 잘못 판정되어도 그 불량을 확인하여 재기록 가능하게 된다.
〔5〕 기입 후에 이래틱·디스터브 검출을 실행함으로써, 기입에 의한 임계치 전압 분포의 이상을 검출할 수 있다.
〔6〕 불휘발성 메모리 셀에 다치로 정보 기억을 행하는 경우, 상기 이래틱·디스터브 검출에 있어서, 과기입 상태로서 페일할 확률이 높은 워드 디스터브 검출을 먼저 행함에 따라 페일인 경우에 페일 상태를 검출하기까지의 처리 시간을 단축할 수 있다.
〔7〕 소거 후, 디플리트 방지를 위해 과소거 상태의 메모리 셀에 대하여 재기입을 행함으로써, 소거 상태의 메모리 셀의 임계치 전압을 일정 전압 이상으로 맞출 수 있다. 또한, 상기 디플리트 방지를 위한 재기입을 행한 후, 디스터브 검출을 행함으로써, 임계치 전압의 이상을 검출할 수 있다. 이들에 의해, 소거 상태의 메모리 셀의 임계치 전압 분포를 균일화할 수 있다.
〔8〕 소거 전에 소거 검증을 행하여, 페일한 섹터에 대해서만 소거를 행함으로써, 소거 동작의 쓸데없는 시간을 줄일 수 있다.
<발명의 실시예2>
본 발명에 따른 플래시 메모리를 설명한다. 이하에서 설명하는 플래시 메모리는 상기 선행 기술에 대하여 "01", "00", "10"의 각 기입 처리에 있어서의 데이터 래치 처리를 대폭 간략화한 점이 상이하다. 이하, 그 상이점을 중심으로 설명한다.
《기입 데이터의 입력 디코드》
도 42에는 본 발명에 따른 플래시 메모리에서의 메모리 어레이의 상세한 내용이 예시된다. 도 1과의 상이점은 기입 데이터의 디코더 회로(200)를 설치하고, 디코더 회로(200)에서 기입 제어 데이터를 생성시키고, 이것을 상기 데이터 래치회로 DLL, DLR 및 센스 래치 회로 SL에 접속한 점이다. 도 42의 디코더 회로(200)는 I/O0, I/O4의 2 비트분의 외부 입출력 단자에 대응되는 회로이고, 입력 데이터 버퍼 회로(17A, 17B)를 통해 2 비트의 기입 데이터가 공급되고, 공급된 2비트를 소정의 논리에 따라 디코드한다. 디코더 회로(200)로부터 출력되는 출력은 셀렉터(201A, 201B)를 통해 반전 및 비반전의 차동 신호로 데이터 래치 회로 DLL, DLR 및 센스 래치 회로 SL로 공급된다. 셀렉터(201A, 201B)에는 메모리 매트 선택 신호로 이루어지는 부분의 어드레스 신호의 소정 1 비트가 어드레스 버퍼(17C)로부터 공급되고, 그 1 비트에 의해 셀렉터(201A, 201B)의 출력 선택이 행해진다. 데이터 래치 회로 DLL은 셀렉터(201A, 201B)로부터의 차동 신호를 단자 IORLij, IOSLij에 받아, 데이터 래치 회로 DLR은 셀렉터(201A, 201B)로부터의 차동 신호를 단자 IOSRij, IORRij에 받는다. 센스 래치 회로는 셀렉터(201A, 201B)로부터의 차동 신호를 단자 IOSij, IORij에 받는다. 상기 입력 버퍼(17A∼17C)는 도 2의 입력 버퍼(17)에 포함되고, 상기 디코더 회로(200)는 도 2의 데이터 제어 회로(16)에 포함되며, 셀렉터(201A, 201B)는 도 2의 데이터 제어 회로(16)에 포함된다. 또한, M40L, M41L, M40R, M41R은 센스 래치 회로(5L) 측의 컬럼 선택 MOS 트랜지스터이다. 도시하지는 않았지만, 그 밖의 외부 입출력 단자 I/O1∼I/O3, I/O5∼I/O7에 대응되는 회로도 마찬가지로 구성된다.
도 43에는 디코더 회로에 의한 제어 데이터의 생성 논리가 예시된다. 도 43은 입출력 단자 I/O0, I/O4로부터의 2 비트의 입력 데이터에 대한 논리를 예시한다. 이 논리는, 기입의 선택, 비선택이 센스 래치 회로 SL의 래치 데이터가 "0"이면 선택, "1"이면 비선택이라는 규칙에 적합하도록 되어 있다. 예를 들면 우측 매트 선택시에는 기입 데이터 "01"인 경우에는 센스 래치 회로 SL의 입출력 노드 SLR에 "0", 데이터 래치 회로 DLL의 입출력 노드 DLLR에 "1", 데이터 래치 회로 DLR의 입출력 노드 DLRL에 "1"을 래치시킨다. 마찬가지로, 기입 데이터 "00"인 경우에는 데이터 래치 회로 DLL의 입출력 노드 DLLR에 "0"이 래치된다. 기입 데이터 "10"의 경우에는 데이터 래치 회로 DLR의 입출력 노드 DLRL에 "0"이 래치되도록 이루어진다. 결국, "01" 기입 선택·비선택을 지시하는 "01" 기입 제어 데이터는 센스 래치 회로 SL에, "00" 기입 선택·비선택을 지시하는 "00" 기입 제어 데이터는 데이터 래치 회로 DLL에, "10" 기입 선택·비선택을 지시하는 "10" 기입 제어 데이터는 데이터 래치 회로 DLR에 래치한다. 좌측 매트 선택시에는 기입 선택을 의미하는 "0"의 기입 제어 데이터의 래치하는 곳에는 우측 매트 선택 시에 대하여 경면대칭이 된다.
《기입 동작》
도 44에는 기입 동작의 흐름도가 예시된다. 도 44에 도시되는 동작 수순의 제어는 제어 회로 예를 들면 도 2에 예시된 바와 같은 모드 제어 회로(18)가 행해진다. 도 44는 우측의 메모리 매트를 기입 대상 매트로 하고, 기입의 순서로서 도 10의 Case1을 채용하는 경우를 예시한다.
도 44에 있어서 단계 S1에서는, 기입 데이터의 2 비트마다에 대응하여 센스 래치 회로 SL 및 데이터 래치 회로 DLL, DLR에 "01", "00","10" 기입 제어 데이터를 래치한다. 이어서, 센스 래치 회로 SL에 제공된 "01" 기입 제어 데이터 논리치에 따른 01 기입 처리(S2)가 행해지며, 그것에 대한 "01" 기입 검증 처리가 행해진다(S3). "01 " 기입 처리(S2)는 "01" 기입 제어 데이터가 논리치 "0"이면 기입 전압 인가, "1"이면 기입 전압 인가를 억지한다. "01" 기입 검증 처리는 도 18의 검증 전압 VWV3을 이용한 상기 올 판정으로 행해진다. 단계 S2, S3의 처리는 도 27에서 설명한 Step8∼Step13의 처리와 동일하다. 도 27에서 설명한 Step2∼Step7의 01 기입 데이터 래치 처리는 전혀 필요없다.
이어서, "00" 기입 제어 데이터를 데이터 래치 회로 DLL로부터 센스 래치 회로 SL로 전송한다(S4). 이 전송은 단순한 정보 전송이라도 충분하다. 센스 래치 회로 SL에 제공된 "00" 기입 제어 데이터 논리치에 따른 "00" 기입 처리(S5)가 행해지며, 그것에 대한 "00" 기입 검증 처리가 행해진다(S6). "00" 기입 처리(S5)는 "00" 기입 제어 데이터가 논리치 "0"이면 기입 전압 인가, "1"이면 기입 전압 인가를 억지한다. "00" 기입 검증 처리(S6)는 도 18의 검증 전압 VWV2를 이용한 상기 올 판정으로 행해진다. 단계 S5, S6의 처리는 도 28에서 설명한 Step20∼Step25의 처리와 동일하다. 도 28에서 설명한 Step14∼Step19의 "00" 기입 데이터 래치 처리는 전혀 필요없다.
이어서, "10" 기입 제어 데이터를 데이터 래치 회로 DLR로부터 센스 래치 회로 SL로 전송한다(S7). 이 전송은 단순한 정보 전송이라도 충분하다. 센스 래치 회로 SL에 제공된 "10" 기입 제어 데이터 논리치에 따른 "10" 기입 처리(S8)가 행해지며, 그것에 대한 "10" 기입 검증 처리가 행해진다(S9). "10" 기입 처리(S8)는 "10" 기입 제어 데이터가 논리치 "0"이면 기입 전압 인가, "1"이면 기입 전압 인가를 억지한다. "10" 기입 검증 처리(S9)는 도 18의 검증 전압 VWV1을 이용한 상기 올 판정으로 행해진다. 단계 S8, S9의 처리는 도 29에서 설명한 Step32∼Step37의 처리와 동일하다. 도 29에서 설명한 Step26∼Step31의 "10" 기입 데이터 래치 처리는 전혀 필요없다.
이와 같이, 기입 데이터를 데이터 입력 시에 디코더 회로(200)에서 디코드함으로써, 종래에는 데이터 래치 회로, 센스 래치 회로 및 비트선 상의 논리 합성 회로(30L, 30R, 31L, 31R)에서 행하고 있던 데이터 래치 처리의 처리 시간을 삭감하는 것이 가능해진다.
도 45에는 센스 래치 회로 SL의 래치된 기입 제어 정보의 기입 선택에 의한 기입 동작, 기입 비선택 상태에 따른 기입 억지의 동작 상태가 예시된다. AND 메모리 셀은 컨트롤 게이트, 부유 게이트, 소스 및 드레인을 갖는 상술된 메모리 셀 구조이고, FN 터널에 의해 기입을 행하는 구조로 되어 있다. AG-AND 메모리 셀은 컨트롤 게이트 외에 보조 게이트를 갖고, 이 보조 게이트를 제어하여 채널 전류를 가속 혹은 낮춤으로써 핫 캐리어 기입을 가능하게 하는 구조이다.
《디스터브/이래틱·체크》
도 44에 나타낸 상기 검증 동작(S3, S6, S9)에서는 목적으로 하는 임계치 전압 분포의 하한을 체크하게 된다. 목적으로 하는 임계치 전압 분포의 상한을 체크하기 위해 모드 제어 회로(18)와 같은 상기 제어 회로는, 도 44에 예시되는 "11" 디스터브 체크(S10), "10"이래틱 체크(S11), 및 "00" 이래틱 체크(S12)를 행한다.
상기 입력 디코드 방식으로는 "01" 기입 제어 데이터를 센스 래치 회로 SL에 래치시키므로, 기입 및 검증 동작이 반복되는 동안 메모리 셀의 임계치 전압이 목적하는 임계치 전압이 됨에 따라 래치 회로 SL에 래치된 기입 제어 데이터의 논리치도 변화되어 간다. 따라서, 도 44의 단계 S3의 "01" 기입 검증 처리를 거치면, "01" 기입 선택을 지시하고 있던 센스 래치 회로 SL의 래치 데이터는 소실한다. 도 43을 참조하면 분명히 알 수 있듯이 "01" 기입에서의 센스 래치 회로 SL의 래치 데이터가 기입 선택("0")으로부터 기입 비선택("1")으로 반전된 상태는 래치 회로 DLL, DLR, SL의 래치 데이터를 보는 것만으로는 "11" 기입 데이터의 경우와 식별할 수 없다. "11" 디스터브 체크에서는 기입 데이터 "11"에 대응하는 메모리 셀의 임계치 전압을 판정해야하기 때문에, 메모리 셀의 기입 데이터가 "11"이었는지, "01"이었는지를 구별해야한다. "11" 디스터브 체크(S10)에서는 그 구별을 행하고, 기입 데이터가 "11"이던 메모리 셀의 센스 래치 회로 SL만으로 동작 선택을 의미하는 "0" 데이터를 래치시켜 디스터브 체크를 행하는 것을 필요로 한다.
도 46에는 "11" 디스터브 체크의 흐름도가 예시된다. 우선, 데이터 래치 회로 DLL의 래치 데이터 또는 데이터 래치 회로 DLR의 래치 데이터가 논리치가 "0"인지의 여부를 예를 들면 논리곱 연산으로써 판정한다(S20). 연산 결과가 논리치 "0"이면, 해당 메모리 셀 상태는 "00" 또는 "10" 상태인 것을 알 수 있다.
이어서, 판독 전압 Vrw2로 메모리 셀의 상태가 판독된다(S21). 이 처리는, 해당 메모리 셀 상태가 "01" 상태인지의 여부를 판정하는 처리이다. 이 처리에서는 도 47에 예시된 바와 같이 "01" 상태와 "00" 상태 사이의 워드선 전압 Vrw3으로 판독을 행하지 않고, "00" 상태와 "10" 상태 사이의 워드선 전압 Vrw2로 판독을 행한다. 이것은, 기입의 신뢰도 불량에 의해 "01" 임계치 전압 분포가 도 47과 같이 "00" 임계치 전압 분포 영역까지 넘어온 경우를 고려하여, 판정의 신뢰성을 높이기 위해서이다. S21의 처리에 의한 리드 데이터가 논리치 "0"이면, 해당 메모리 셀 상태는 "01" 상태 또는 "00"인 것을 알 수 있다. 따라서, 단계 S20의 연산 결과와 단계 S21의 판독 데이터와의 논리곱 연산을 행하고, 그 결과를 해당 메모리 셀의 센스 래치 회로 SL에 래치시키면, "11" 상태인 소거의 임계치 전압 상태로 유지되어야 할 메모리 셀에 대해서만 그 센스 래치 회로 SL에 동작 선택을 의미하는 논리치 "0"의 제어 데이터를 설정할 수 있다. 따라서, 그 후, 도 18에서 설명한 바와 같이 워드선 전압 VWDS를 이용하여 올 판정을 행함에 따라, 해당 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 "10" 상태의 임계치 전압 상태와 구별 가능한지의 여부, 결국 "11" 디스터브 에러가 생기지 않은지를 판정할 수 있다. 상기 단계 S20∼S23의 처리는 모드 제어 회로(18)와 같은 제어 회로가 비트선 상의 논리 합성 회로(30L, 30R, 31L, 31R)를 이용하여 행한다.
도 48에는 도 46의 흐름도에 따른 "11" 디스터브 체크에서의 래치 회로 SL, DLL, DLR 및 논리 합성 회로(30L, 30R, 31L, 31R)에 의한 동작의 상세한 내용이 예시된다. 도 48의 기호의 의미는 도 26에서 설명한 바와 같이 도 48은 동작 선택 메모리 매트를 우측 메모리 매트 MMR로 하는 경우를 나타내며, 좌측 메모리 매트 MML을 동작 선택 매트로 할 때는 SL(L)과 SL(R) 사이를 중심으로 값을 좌우 반전시키면 된다.
도 46의 단계 S20의 논리곱을 얻는 처리는 도 48의 Step30∼Step37의 동작으로 실현 가능하고, 도 46의 단계 S21의 처리는 도 48의 Step38, Step39의 동작으로 실현 가능하며, 도 46의 단계 S22의 처리는 도 48의 Step40, Step41의 동작으로 실현 가능하고, 도 46의 단계 S23의 처리는 도 48의 Step42∼Step45의 처리로 실현 가능하다.
특별히 도시하지는 않았지만, "10" 이래틱 체크(S11)에서는 우측 매트 선택 시에 데이터 래치 회로 DLR로 유지되어 있는 "10" 기입 제어 데이터를, 좌측 매트 선택 시에 데이터 래치 회로 DLL에 유지되어 있는 10 기입 제어 데이터를, 센스 래치 회로 SL로 내부 전송하고, 도 18의 워드선 선택 레벨 VWE1을 이용한 판독 동작과 상기 올 판정 동작을 행하면 된다.
마찬가지로, "00" 이래틱 체크(S12)에서는 우측 매트 선택 시에 데이터 래치 회로 DLL로 유지되고 있는 "00" 기입 제어 데이터를, 좌측 매트 선택 시에 데이터 래치 회로 DLR로 유지되고 있는 "00" 기입 제어 데이터를, 센스 래치 회로 SL로 내부 전송하고, 도 18의 워드선 선택 레벨 VWE2를 이용한 판독 동작과 상기 올 판정 동작을 행하면 된다.
《프로그램 재시도》
모드 제어 회로(18)과 같은 상기 제어 회로는, 도 44의 "11" 디스터브 체크(S10), "10" 이래틱 체크(S11), "00" 이래틱 체크(S12)에 있어서, 기입 이상(기입 이상 종료)을 검출했을 때(fail), 프로그램 재시도를 행하도록 해도 무방하다. 이 때, 기입 동작에 의해 없어진 센스 래치 회로 SL의 당초의 "01" 기입 제어 데이터를 복원해야한다.
상기 기입 이상 종료는 "01" 기입 도중에 발생하는 경우도 있고, 특히 "01" 기입 중의 이상 종료에서는 "01" 기입 완료(Pass→SL=1 : 기입 비대상) 메모리 셀과 "01" 기입 미완성(Fai1→SL=0 : 기입 대상) 메모리 셀이 혼재하는 상태를 생각할 수 있다. 이 모습은 도 49의 임계치 전압 분포에 예시된다.
도 50에는 "01" 기입의 Pass, Fail 혼재 상태를 고려했을 때 프로그램 재시도를 위한 기입 제어 데이터 복원 처리 수순이 예시된다. 이 복원 처리는, 단계 S30∼S32의 "01" 데이터 복원 처리, 단계 S33 및 S34의 "10" 데이터 마스크 처리, 그리고 단계 S35의 "00" 데이터 마스크 처리를 포함하고 있다.
우선, 센스 래치 회로 SL의 데이터를 반전시킨다(S30). 이 처리는, "01" 기입이 미완성(Fail)의 센스 래치 회로 SL의 래치 데이터(논리치 "0")를 후단의 논리 연산과 정합시키기 위해 논리치 "1"로 하는 처리이다. 이어서 도 49의 워드선 선택 레벨 Vrw2를 이용하여 메모리 셀의 판독을 행한다(S31). 이 판독 동작에 따라, "01" 기입이 완료(pass)되고, 또한 "11"의 소거 상태 유지가 아닌 메모리 셀을 식별할 수 있다. 즉, 그와 같은 메모리 셀로부터 비트선에 판독되는 데이터는 논리치 "1"이 된다. 단계 S32에서는 단계 31의 판독 데이터와 단계 S30에 의해 논리치 반전된 센스 래치 회로 SL의 값과의 논리합을 채용하고, 이것을 센스 래치 회로 SL에 래치시킨다. 결국 이 처리에 의해 "01" 기입 pass 상태에서 "11" 상태가 마스크된 정보와, 센스 래치 회로 SL이 유지하는 "01" 기입 Fail 상태를 나타내는 정보에 대한 논리적 합에 의해 "01" 기입 제어 정보의 복원과 "11" 상태의 마스크 처리가 완료된다.
상기 "10" 데이터 마스크 처리는 "10" 기입 처리 중에는 이상 종료로 센스 래치 회로 SL의 래치 데이터가 논리치 "0"인 상태에서 종료했을 때에 대처하기 위한 처리이다. 상기 단계 S33에서 센스 래치 회로 SL로 복원된 "01" 기입 제어 정보는 논리치 반전된 값이므로, 우선 단계 S33에서 센스 래치 회로 SL의 래치 데이터를 논리치 반전시킨다. 이어서 "10" 데이터 마스크 처리(S34)를 행한다. 이 처리는, 예를 들면 액세스 메모리 매트가 우측 매트일 때, 데이터 래치 회로 DLR의 래치 데이터를 비트선에 판독하고, 그것이 기입 지시를 의미하는 논리치인 경우에는 센스 래치 회로 SL의 래치 데이터를 논리치 "1"로 강제하고, 그렇지 않은 경우에는 센스 래치 회로 SL의 래치 데이터를 그대로 유지한다.
상기 "00" 데이터 마스크 처리는 "00" 기입 처리 중에 이상 종료로 센스 래치 회로 SL의 래치 데이터가 논리치 "0"인 상태에서 종료했을 때에 대처하기 위한 처리이다. "00" 데이터 마스크 처리(S35)는, 예를 들면 액세스 메모리 매트가 우측 매트일 때, 데이터 래치 회로 DLL의 래치 데이터를 비트선에 판독하고, 그것이 기입 지시를 의미하는 논리치인 경우에는 센스 래치 회로 SL의 래치 데이터를 논리치 "1"로 강제하고, 그렇지 않은 경우에는 센스 래치 회로 SL의 래치 데이터를 그대로 유지한다.
이상에 의해, 소실한 "01" 데이터를 프로그램 재시도를 위해 복원할 수 있다. 복원 후에는 센스 래치 회로 SL, 데이터 래치 회로 DLL, DLR에 래치되어 있는 기입 제어 데이터를 이용하여 도 44의 기입 처리를 재개하면 된다.
특별히 제한되지는 않았지만, 이상 종료 횟수가 규정 횟수에 도달하지 않을때는 상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 직전의 프로그램 처리의 경우와 동일하다. 결국, 반도체 장치 내부에서 기입 재시도를 행한다.
특별히 제한되지는 않았지만, 이상 종료 횟수가 규정 횟수에 도달할 때는, 상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 새롭게 지정된다. 결국, 상술된 바와 같이 호스트 장치등 반도체 장치의 외부로부터 재시도 커맨드와 함께 공급되는 새로운 기입 섹터 어드레스 등에 의해 지정된다.
도 51 및 도 52에는 도 50의 흐름도에 따른 프로그램 재시도를 위한 데이터 복원 처리에 있어서의 래치 회로 SL, DLL, DLR 및 논리 합성 회로(30L, 30R, 31L, 31R)에 의한 동작의 상세한 내용이 예시된다. 도 51의 기호의 의미는 상술한 바와 같다.
도 50의 SL 데이터 반전 처리(S30)는 도 51의 Step1∼Step4의 동작으로 실현 가능하고, 도 50의 단계 S31, S32의 처리는 도 52의 Step5∼Step9의 동작으로 실현 가능하고, 도 50의 SL 데이터 반전 처리(S33)의 처리는 도 52의 Step10∼Step13의 동작으로 실현 가능하고, 도 50의 단계 S34의 처리는 도 52의 Step14∼Step17의 처리로 실현 가능하고, 도 50의 단계 S35의 처리는 도 52의 Step18∼Step20의 처리로 실현 가능하다.
《데이터 리커버리》
모드 제어 회로(18)와 같은 상기 제어 회로는 도 44의 "11" 디스터브체크(S10), "10" 이래틱 체크(S11), "00" 이래틱 체크(S12)에서 기입 이상(기입 이상 종료)를 검출했을 때(fail), 데이터 리커버리를 행하도록 해도 무방하다.
도 53에는 데이터 리커버리 리드 동작의 흐름도가 예시된다. 이 경우에도, 기입 동작에 의해 없어진 센스 래치 회로 SL의 당초의 "01" 기입 제어 데이터를 복원해야만 하므로, 우선 도 50의 프로그램 재시도를 위한 처리(S30∼S35)를 행하여, "01" 기입 제어 데이터를 복원한다(S40). 그 후, 복원된 센스 래치 회로 SL의 래치 데이터 및 데이터 래치 회로 DLL, DLR의 래치 데이터에 기초하여 2 비트 단위의 기입 데이터를 복원하고, 복원한 상위 비트를 한쪽의 데이터 래치 회로 DLL에 래치시키고, 복원한 하위 비트를 다른 데이터 래치 회로 DLR에 래치시켜(S41, S42), 외부에 출력 가능하게 한다.
도 54에는 기입 데이터의 복원 처리 처리의 상세한 내용이 예시된다. "01" 기입 제어 데이터의 복원 처리에 대해서는 도시가 생략되어 있다. 도 53의 단계 S41의 처리는 도 54의 Step0∼Step5의 동작으로 실현 가능하며, 도 53의 단계 S42의 처리는 도 54의 Step6∼Step13의 동작으로 실현 가능하다.
도 55에는 상기 재시도 및 리커버리 리드 기능을 갖는 플래시 메모리에서의 내부 동작의 천이 상태가 도시된다. 전원 투입에 의해 딥 스탠바이 상태(Deep standby)가 되고, 리세트 신호의 부인에 따라 스탠바이 상태(Standby)가 된다. 스탠바이 상태로부터 칩 선택 상태가 되면 출력 불가능 상태(Output disable)가 되고, 커맨드 입력에 따른 동작이 가능해진다. 커맨드 입력에 따른 동작은, 판독(Read set up), 섹터 소거(Sector Erase set up), 기입(Program set up) 등으로 대별된다. 소거 또는 기입으로 에러(ERROR)가 생겼을 때, 리커버리 판독 커맨드(Recovery Read set up), 재시도 기입 커맨드(Program Retry set up)가 접수 가능해진다.
도 42 이후에 설명한 플래시 메모리도 도 40에서 설명한 메모리 카드(190)에, 또한 데이터 처리 시스템에 적용 가능하다.
도 42 이후에 설명한 플래시 메모리는, 기입 데이터를 데이터 입력 시에 디코더 회로(200)에서 디코드함으로써, 종래는 데이터 래치 회로, 센스 래치 회로 및 비트선 상의 논리 합성 회로에서 행하고 있던 데이터 래치 처리의 처리 시간을 삭감시킬 수 있게 된다. 또한 기입 동작 도중에 소실한 센스 래치 회로의 초기 데이터를 정확하게 복원하여, 데이터 디스터브 체크, 이래틱 체크, 프로그램 재시도 및 데이터 리커버리 리드를 행하는 것을 가능하게 한다. 따라서, 그와 같은 플래시 메모리를 채용한 메모리 카드나 데이터 처리 시스템을 이용함으로써, 플래시 메모리에 대한 액세스를 수반하는 데이터 처리 효율을 향상시킬 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 하나의 메모리 셀이 보유하는 정보는 4치에 한정되지 않고, 그 이상이라도 무방하다. 예를 들면 8치로 하는 경우, 비트선에 접속되는 데이터 래치 회로의 수를 더 늘리면 된다. 또한, 데이터 래치 처리의 연산 수법은 상기된 설명에 한정되지 않고, 적절하게 변경 가능하다. 또한, 메모리 매트의 수, 기입전압 조건, 소거 전압 조건, 검증 전압 조건등도 적절하게 변경 가능하다. 또한, 소거 상태와 기입 상태는 상술된 설명과는 반대로 정의하는 것도 가능하다. 플래시 메모리의 메모리 매트는 AND 형으로 한정되지 않고, NOR형, DiNOR형, NAND형 등의 다른 구조로 하는 것도 가능하다.
또한, 본 발명에 따른 반도체 장치는 플래시 메모리와 같은 메모리칩에 한정되지 않고, 플래시 메모리가 내장된 마이크로 컴퓨터 등의 데이터 처리용 혹은 논리 동작용의 반도체 장치에도 널리 적용할 수 있다. 또한, 본 발명은 EEPROM에도 적용 가능하다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 기입 데이터를 데이터 입력 시에 디코드함으로써, 종래는 비트선에 접속된 논리 합성 회로에서 행하고 있는 데이터 래치 처리의 처리 시간을 삭감시킬 수 있다.
기입 동작 도중에 소실한 센스 래치 회로의 초기 데이터를 적확하게 복원하여, 데이터 디스터브 체크, 이래틱 체크, 프로그램 재시도, 및 데이터 리커버리 리드를 행하는 것을 가능하게 한다.
그와 같은 플래시 메모리를 채용한 메모리 카드나 데이터 처리 시스템을 이용함으로써, 플래시 메모리에 대한 액세스에 수반하는 데이터 처리 효율을 향상시킬 수 있다.

Claims (16)

  1. 전기적으로 소거 및 기입이 가능한 하나의 불휘발성 메모리 셀에 다치의 정보를 기억 가능하게 하는 반도체 장치에 있어서,
    한쌍의 입출력 단자를 갖는 센스 래치 회로와,
    상기 센스 래치 회로 각각의 입출력 단자에 대응하여 설치된 비트선과,
    상기 비트선에 선택적으로 접속되어 전기적으로 소거 및 기입 가능한 복수개의 불휘발성 메모리 셀과,
    각각의 비트선에 결합되는 데이터 래치 회로와,
    상기 데이터 래치 회로 및 상기 센스 래치 회로에 접속되는 제1 논리 합성 회로와,
    상기 센스 래치 회로, 데이터 래치 회로 및 제1 논리 합성 회로에 접속된 제어 회로
    를 포함하며,
    상기 제1 논리 합성 회로는, 기입 데이터의 복수 비트마다 하나의 불휘발성 메모리 셀의 임계치 전압 상태를 어떤 것으로 할지를 규정하는 제어 데이터를 생성하여 각각 대응하는 상기 센스 래치 회로 및 데이터 래치 회로에 병렬적으로 제공하고,
    상기 제어 회로는, 상기 센스 래치 회로, 데이터 래치 회로 및 제1 논리 합성 회로의 동작을 제어하여, 상기 제1 논리 합성 회로로부터 상기 센스 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 소정의 임계치 전압 상태로 하고, 순차 상기 데이터 래치 회로로부터 상기 센스 래치 회로에 제공한 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 소정의 임계치 전압 상태로 하는 프로그램 제어가 가능한 것을 특징으로 하는 반도체 장치.
  2. 한쌍의 입출력 노드를 갖는 제1 래치 회로와,
    상기 제1 래치 회로의 한쪽 입출력 노드에 결합되고 또한 전기적으로 재기입 가능한 복수의 불휘발성 메모리 셀이 접속된 제1 비트선과,
    상기 제1 래치 회로의 다른 쪽의 입출력 노드에 결합되고 또한 전기적으로 재기입 가능한 복수의 불휘발성 메모리 셀이 접속된 제2 비트선과,
    상기 제1 비트선에 결합된 제2 래치 회로와,
    상기 제2 비트선에 결합된 제3 래치 회로와,
    상기 제1 내지 제3 래치 회로에 접속된 제1 논리 합성 회로와,
    상기 제1 비트선에 접속된 제2 논리 합성 회로와,
    상기 제2 비트선에 접속된 제3 논리 합성 회로와,
    상기 제1 내지 제3 래치 회로 및 제1 내지 제3 논리 합성 회로에 접속된 제어 회로
    를 포함하고,
    상기 제1 논리 합성 회로는 기입 데이터의 2 비트마다 하나의 불휘발성 메모리 셀을 제4 임계치 전압 상태에 대하여 제1 내지 제3 임계치 전압 상태 중 무엇으로 할지를 규정하는 제어 데이터를 생성하여 대응하는 상기 제1 내지 제3 래치 회로에 제공하고,
    상기 제어 회로는, 상기 제1 내지 제3 래치 회로 및 제1 내지 제3 논리 합성 회로의 동작을 제어하여, 상기 제1 논리 합성 회로로부터 상기 제1 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제1 임계치 전압 상태로 하고, 상기 제2 래치 회로로부터 상기 제1 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제2 임계치 전압 상태로 하고, 상기 제3 래치 회로로부터 상기 제1 래치 회로에 제공된 제어 데이터의 논리치에 따라 휘발성 메모리 셀을 제3 임계치 전압 상태로 하는 프로그램 제어가 가능한 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제어 회로는, 상기 프로그램 제어에 있어서 제1 래치 회로에 제공된 제어 데이터의 소정의 논리치에 응답하여 불휘발성 메모리 셀의 임계치 전압을 변화시키기 위한 전압을 인가할 때마다 상기 제2 및 제3 논리 합성 회로를 이용하여, 목적하는 임계치 전압 상태에 도달했는지를 판정하고, 또한 도달을 판별했을 때 제1 래치 회로의 제어 데이터의 논리치를 반전시켜, 그 이후 해당 불휘발성 메모리 셀에 대한 임계치 전압 상태의 변화를 억지하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제어 회로는 상기 프로그램 제어에 있어서 제4 임계치 전압 상태로 유지되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 디스터브 체크 제어와, 상기 프로그램 제어에 있어서 상기 이웃한 임계치 전압 상태로 변화되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고 더 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 제1 이래틱 체크 제어와, 상기 프로그램 제어에 있어서 상기 더 이웃한 임계치 전압 상태로 변화되어야 할 불휘발성 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높고 더 이웃한 다른 임계치 전압 상태와 구별 가능한지를 판정하는 제2 이래틱 체크 제어가 가능해져 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 디스터브 체크 제어는 상기 제어 회로가, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여 상기 메모리 셀이 제4 임계치 전압 상태로 유지되어야하는지의 여부를 판정함과 함께, 제4 임계치 전압 상태로 유지되어야 할 메모리 셀에 대해서만 상기 제1 래치 회로에 상기 논리치 반전 전의 소정의 논리치의 제어 데이터를 설정하고, 해당 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 처리인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 이래틱 체크 제어는, 상기 제어 회로가, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 래치 회로 또는 제3 래치 회로의 소정의 한쪽이 보유하고 있는 제어 데이터를 제1 래치 회로에 전송하여, 상기 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 더 이웃한 임계치 전압 상태와 구별 가능한지를 판정하는 처리에 있어서,
    상기 제2 이래틱 체크 제어는 상기 제어 회로가, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 래치 회로 또는 제3 래치 회로의 소정의 다른 쪽이 보유하고 있는 제어 데이터를 제1 래치 회로에 전송하여, 상기 메모리 셀의 임계치 전압 상태가 그것보다도 임계치 전압이 높은 상기 더 이웃한 다른 임계치 전압 상태와 구별 가능한지를 판정하는 처리인 것을 특징으로 하는 반도체 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는 제2 이래틱 체크 제어에 있어서, 소정의 임계치 전압 상태와 구별 불가능한 상태를 검출했을 때, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여 상기 메모리 셀에 따른 제1 래치 회로에, 상기 제1 논리 합성 회로로부터의 제어 데이터를 복원하여, 상기 프로그램 처리를 재개 가능하게 하는 것을 특징으로 하는반도체 장치.
  8. 제7항에 있어서,
    상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 직전의 프로그램 처리의 경우와 동일한 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 프로그램 처리를 재개할 때, 프로그램 처리 대상이 되는 불휘발성 메모리 셀은 새롭게 지정되는 것을 특징으로 하는 반도체 장치.
  10. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제어 회로는, 상기 디스터브 체크 제어, 제1 이래틱 체크 제어 또는 제2 이래틱 체크 제어에 있어서, 소정의 임계치 전압 상태와 구별 불가능한 상태를 검출했을 때, 상기 제2 및 제3 논리 합성 회로를 이용하여, 상기 제2 및 제3 래치 회로가 보유하고 있는 제어 데이터와 메모리 셀로부터의 판독 데이터에 기초하여, 상기 메모리 셀에 따른 제1 래치 회로에 상기 제1 논리 합성 회로로부터의 제어 데이터를 복원하고, 또한 복원된 제1 래치 회로와 제2 및 제3 래치 회로와의 래치 데이터에 기초하여 2 비트 단위의 기입 데이터를 복원하고, 복원한 기입 데이터를 제2 및 제3 래치 회로를 통해 외부에 출력 가능하게 하는 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 1항에 기재된 반도체 장치와, 상기 반도체 장치를 액세스 제어하는 메모리 컨트롤러와, 메모리 컨트롤러를 제어하는 프로세서를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  12. 카드 기판에, 제1항 내지 제10항 중 어느 한항에 기재된 반도체 장치와, 상기 반도체 장치를 액세스 제어하는 메모리 컨트롤러와, 메모리 컨트롤러에 접속되는 외부 인터페이스 회로가 실장되어 이루어지는 것을 특징으로 하는 메모리 카드.
  13. 제어 장치와, 상기 제어 장치에 접속되는 1 또는 복수의 불휘발성 기억 장치를 갖고, 상기 불휘발성 기억 장치는,
    제1 및 제2 비트선의 일단에 제1 래치 장치가 접속되고, 상기 제1 및 제2 비트선의 타단에는 각각 제2 및 제3 래치 장치가 접속되며, 상기 제1 및 제2 비트선에는 각각 복수의 메모리 셀이 접속되고,
    상기 메모리 셀은 임계치 전압을 변경 가능하게 됨으로써, 소정의 데이터가 저장 가능해지고,
    제1 제어 회로가 상기 제1 내지 제3 래치 장치에 접속되고, 상기 제1 제어 회로는, 상기 메모리 셀에 설정해야 할 임계치 전압 정보를 생성하고, 메모리 셀에 설정해야 할 임계치 전압에 따라 상기 제1 내지 제3 래치 장치에 소정의 정보를 설정하며,
    상기 제어 장치로부터의 제어 정보에 따라, 상기 메모리 셀에 대한 임계치 전압 설정 제어를 행하는 제2 제어 회로를 갖고,
    상기 제어 장치는, 상기 제어 정보와 함께 상기 메모리 셀에 저장해야 할 데이터를 상기 불휘발성 기억 장치에 공급하여 소정의 제어 동작을 행하는 것을 특징으로 하는 데이터 처리 시스템.
  14. 제13항에 있어서,
    상기 메모리 셀에 설정해야 할 임계치 전압은, 상기 메모리 셀에 저장해야 할 데이터 중 적어도 2 비트의 정보에 따른 3 단계 이상의 임계치 전압 레벨을 갖는 것을 특징으로 하는 데이터 처리 시스템.
  15. 제14항에 있어서,
    상기 불휘발성 기억 장치는 복수의 선택선을 갖고,
    상기 메모리 셀은 각각 대응하는 선택선에 접속되고,
    상기 메모리 셀의 임계치 전압 변경은, 상기 선택선에 의해 선택된 메모리 셀에 대하여 행해지는 것을 특징으로 하는 데이터 처리 시스템.
  16. 제어 장치와, 상기 제어 장치에 접속되는 1 또는 복수의 불휘발성 기억 장치를 갖고,
    상기 제어 장치는 제어 정보와 상기 불휘발성 기억 장치에 기억해야 할 데이터를 상기 1 또는 복수의 불휘발성 기억 장치에 공급하거나, 또는 소정의 처리를 행하며,
    상기 불휘발성 기억 장치는 제어 회로와 복수의 비트선을 갖고, 각각의 비트선에는 복수의 메모리 셀과 정보 저장 회로가 접속되고, 각각의 메모리 셀은 적어도 3 단계의 임계치 전압 분포를 갖고, 상기 정보 저장 회로에 저장된 정보에 기초하여 임계치 전압 분포 중 어느 하나에 설정되며,
    상기 제어 회로는, 상기 데이터를 적어도 2 비트씩의 부분 데이터로 분할하고, 상기 부분 데이터를 기초하여 메모리 셀의 임계치 전압 분포를 결정하기 위한 제어 정보를 생성하고, 생성한 제어 정보를 상기 정보 저장 회로로 공급하는 것을 특징으로 하는 데이터 처리 시스템.
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