CN113360429A - 数据重建方法、存储器存储装置及存储器控制电路单元 - Google Patents

数据重建方法、存储器存储装置及存储器控制电路单元 Download PDF

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CN113360429A CN202110688821.9A CN202110688821A CN113360429A CN 113360429 A CN113360429 A CN 113360429A CN 202110688821 A CN202110688821 A CN 202110688821A CN 113360429 A CN113360429 A CN 113360429A
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Abstract

本发明提供一种数据重建方法、存储器存储装置及存储器控制电路单元。所述方法包括：建立所述存储器存储装置与主机系统之间的连线；通过所述连线将第一数据存储至所述主机系统的存储器；检测所述存储器中的所述第一数据中的错误；以及根据所述错误在所述存储器中重建所述第一数据中的部分数据。藉此，可提高存储器存储装置对主机系统中的共享存储器的容错能力。

Description

数据重建方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器中的数据重建技术，且尤其涉及一种数据重建方法、存储器存储装置及存储器控制电路单元。
背景技术
移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。
某些类型的存储器存储装置支援主机存储器缓存(host memory buffering)技术。在采用主机存储器缓存的架构中，存储器存储装置可利用主机系统的存储器来作为存储器存储装置的缓存器，并可主动对主机系统的存储器进行数据存取。例如，在主机系统从存储器存储装置读取数据或将数据写入至存储器存储装置时，存取存储器存储装置所需的管理表格可能会被暂存于主机系统的存储器中，以供存储器存储装置随时查询或更新其中的数据内容。但是，当存储于主机系统的存储器中的数据发生错误时，存储器存储装置的数据存取行为也会受到影响，甚至发生读取或写入错误。
发明内容
本发明提供一种数据重建方法、存储器存储装置及存储器控制电路单元，可提高存储器存储装置对主机系统中的共享存储器的容错能力。
本发明的范例实施例提供一种数据重建方法，其用以存储器存储装置。所述数据重建方法包括：建立所述存储器存储装置与主机系统之间的连线；通过所述连线将第一数据存储至所述主机系统的存储器；检测所述存储器中的所述第一数据中的错误；以及根据所述错误在所述存储器中重建所述第一数据中的部分数据。
在本发明的一范例实施例中，检测所述存储器中的所述第一数据中的所述错误的步骤包括：对所述存储器中的所述第一数据进行解码；以及根据解码结果以检测所述存储器中的所述第一数据中的所述错误。
在本发明的一范例实施例中，根据所述错误在所述存储器中重建所述第一数据中的所述部分数据的步骤包括：从所述存储器存储装置中读取一管理数据，其中所述管理数据包括反映至少一逻辑单元与至少一实体单元之间的映射关系的映射信息；根据所述错误所影响的数据范围在所述映射信息中决定参考信息区域；以及根据所述参考信息区域中的映射信息在所述存储器中重建所述第一数据中的所述部分数据。
在本发明的一范例实施例中，从所述存储器存储装置中读取所述管理数据的步骤包括：从所述存储器存储装置的缓冲存储器中读取所述管理数据。
在本发明的一范例实施例中，从所述存储器存储装置中读取所述管理数据的步骤包括：从所述至少一实体单元中读取所述管理数据。
在本发明的一范例实施例中，检测所述存储器中的所述第一数据中的错误的步骤，不是响应于来自所述主机系统的指令而执行。
在本发明的一范例实施例中，所述的数据重建方法还包括：根据所述错误标记所述存储器中的第一存储区域；以及在重新建立所述连线之前，不使用所述第一存储区域来存储数据。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以建立所述存储器存储装置与所述主机系统之间的连线。所述存储器控制电路单元还用以通过所述连线将第一数据存储至所述主机系统的存储器。所述存储器控制电路单元还用以检测所述存储器中的所述第一数据中的错误。所述存储器控制电路单元还用以根据所述错误在所述存储器中重建所述第一数据中的部分数据。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以建立所述存储器存储装置与所述主机系统之间的连线。所述存储器管理电路还用以通过所述连线将第一数据存储至所述主机系统的存储器。所述存储器管理电路还用以检测所述存储器中的所述第一数据中的错误。所述存储器管理电路还用以根据所述错误在所述存储器中重建所述第一数据中的部分数据。
在本发明的一范例实施例中，检测所述存储器中的所述第一数据中的所述错误的操作包括：对所述存储器中的所述第一数据进行解码；以及根据解码结果检测所述存储器中的所述第一数据中的所述错误。
在本发明的一范例实施例中，根据所述错误在所述存储器中重建所述第一数据中的所述部分数据的操作包括：从所述存储器存储装置中读取管理数据，其中所述管理数据包括反映至少一逻辑单元与至少一实体单元之间的映射关系的映射信息；根据所述错误所影响的数据范围在所述映射信息中决定参考信息区域；以及根据所述参考信息区域中的信息在所述存储器中重建所述第一数据中的所述部分数据。
在本发明的一范例实施例中，从所述存储器存储装置中读取所述管理数据的操作包括：从所述存储器存储装置的缓冲存储器中读取所述管理数据。
在本发明的一范例实施例中，从所述存储器存储装置中读取所述管理数据的操作包括：从所述至少一实体单元中读取所述管理数据。
在本发明的一范例实施例中，检测所述存储器中的所述第一数据中的错误的操作，不是响应于来自所述主机系统的指令而执行。
在本发明的一范例实施例中，所述存储器控制电路单元还用以：根据所述错误标记所述存储器中的第一存储区域；以及在重新建立所述连线之前，不使用所述第一存储区域来存储数据。
在本发明的一范例实施例中，所述连线符合高速周边零件连接接口(PeripheralComponent Interconnect Express,PCI Express)标准。
基于上述，在建立存储器存储装置与主机系统之间的连线后，可通过所述连线将第一数据存储至主机系统的存储器中。尔后，当检测到所述存储器中的所述第一数据中的错误时，可根据所述错误在所述存储器中重建所述第一数据中的部分数据。藉此，可提高存储器存储装置对主机系统中的共享存储器的容错能力。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图8是根据本发明的一范例实施例所示出的在主机系统的存储器中重建第一数据中的部分数据的示意图；
图9是根据本发明的一范例实施例所示出的检测主机系统的存储器中的第一数据中的错误的示意图；
图10是根据本发明的一范例实施例所示出的在管理数据中决定参考信息区域的示意图；
图11是根据本发明的一范例实施例所示出的在主机系统的存储器中重建第一数据中的部分数据的示意图；
图12是根据本发明的一范例实施例所示出的在管理数据中决定参考信息区域的示意图；
图13是根据本发明的一范例实施例所示出的数据重建方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在一范例实施例中，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMulti Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在一范例实施例中，连接接口单元402是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准。在一范例实施例中，连接接口单元402亦可以是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404连接至连接接口单元402与可复写式非易失性存储器模块406。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、二阶存储单元(MultiLevel Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。
在一范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储用户数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在一范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的存储器存储装置10亦称为快闪存储器装置，可复写式非易失性存储器模块406亦称为快闪存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406中的实体单元610(0)～610(B)逻辑地分组至存储区601与系统区602。每一个实体单元可以是指一个实体地址、一个实体程序化单元、一个实体抹除单元或由多个连续或不连续的实体地址组成。
存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。系统区602中的实体单元610(A+1)～610(B)用以存储管理数据(亦称为系统数据)，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理数据。
存储器管理电路502可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在另一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，每一个逻辑单元可被映射至一或多个实体单元。须注意的是，在一范例实施例中，存储器管理电路502可不配置映射至系统区602的逻辑单元，以防止存储于系统区602的管理数据被用户修改。
存储器管理电路502可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体(logical-to-physical or logical address to logical address,L2P)映射信息)记录于至少一逻辑至实体映射表。逻辑至实体映射表是存储于系统区602的实体单元中。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取操作。
图7是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图7，主机系统11与存储器存储装置10皆支援主机存储器缓存(host memorybuffering)技术。在主机存储器缓存架构下，主机系统11可将主机存储器缓存器(hostmemory buffer,HMB)71提供给存储器存储装置10使用。例如，主机存储器缓存器71可包括至少一个随机存取存储器并可用以暂存数据。须注意的是，本发明并不限制主机存储器缓存器71中的存储器的总数、容量及类型。
在一范例实施例中，存储器管理电路502可建立存储器存储装置10与主机系统11之间的连线701。例如，存储器管理电路502可与主机系统11执行一个交握(handshake)操作，以建立连线701。在建立连线701之后，存储器管理电路502可通过连线701来存取主机存储器缓存器71(例如将数据存入主机存储器缓存器71或从主机存储器缓存器71读取数据)并与主机系统11通信。在一范例实施例中，存储器存储装置10与主机系统11之间的连线701符合高速非易失性存储器(NVM Express,NVMe)规范。
在一范例实施例中，存储器管理电路502可从主机系统11接收一个请求。此请求用以询问存储器存储装置10是否支援主机存储器缓存。存储器管理电路502可根据此请求提供一个回应至主机系统11。此回应可告知主机系统11存储器存储装置10是否支援主机存储器缓存。
在一范例实施例中，若存储器存储装置10支援主机存储器缓存，主机系统11可根据此回应使能(enable)主机存储器缓存器71以供存储器存储装置10存取。在一范例实施例中，若存储器存储装置10不支援主机存储器缓存，则主机系统11可不使能主机存储器缓存器71。在一范例实施例中，若存储器存储装置10支援主机存储器缓存，则此回应亦可告知主机系统11执行主机存储器缓存所需的存储器空间等与主机存储器缓存有关的参数。主机系统11可根据此回应来配置主机存储器缓存器71。
在一范例实施例中，主机存储器缓存器71可用以取代存储器存储装置10中的至少部分缓冲存储器(例如图5的缓冲存储器510)。在一范例实施例中，主机存储器缓存器71可搭配存储器存储装置10中的至少部分缓冲存储器(例如图5的缓冲存储器510)供存储器管理电路502使用。在一范例实施例中，存储器管理电路502可使用主机存储器缓存器71而不使用存储器存储装置10中的至少部分缓冲存储器(例如图5的缓冲存储器510)。在一范例实施例中，在存储器管理电路502可使用主机存储器缓存器71的状况下，存储器存储装置10可不配置任何缓冲存储器(例如图5的缓冲存储器510)。
在一范例实施例中，在建立连线701之后，存储器管理电路502可通过连线701将数据(亦称为第一数据)存储至主机存储器缓存器71。例如，第一数据可包括从图6的系统区602中读取的管理数据。例如，第一数据可包括记载逻辑至实体映射信息的至少一管理表格。在将第一数据存入主机存储器缓存器71后，存储器管理电路502可根据当前暂存于主机存储器缓存器71中的第一数据来存取可复写式非易失性存储器模块406。
在一范例实施例中，在将第一数据存入主机存储器缓存器71后，存储器管理电路502可主动检测主机存储器缓存器71中的第一数据中的错误。然后，存储器管理电路502可根据所检测到的错误在主机存储器缓存器71中重建第一数据中的部分数据。
图8是根据本发明的一范例实施例所示出的在主机系统的存储器中重建第一数据中的部分数据的示意图。请参照图8，存储器管理电路502可将数据DATA(0)～DATA(n)存入主机存储器缓存器71。例如，数据DATA(0)～DATA(n)可包括从图6的系统区602中读取的管理数据(例如逻辑至实体映射信息)。尔后，假设存储器管理电路502检测到主机存储器缓存器71中的数据DATA(2)中具有错误(或数据DATA(2)受到此错误影响而导致其数据正确性降低)。响应于此错误，存储器管理电路502可对受到此错误影响的数据(包含数据DATA(2))执行部分重建，以尝试排除此错误对相关数据的影响。例如，在对数据DATA(2)的部分重建中，数据DATA(2)可被更新为数据DATA(2)’(或由数据DATA(2)’取代)。相较于数据DATA(2)，新的数据DATA(2)’不受所述错误影响。
在一范例实施例中，在对主机存储器缓存器71中受到所述错误影响的数据(例如数据DATA(2))进行部分重建时，存储器管理电路502可不重建主机存储器缓存器71中未受所述错误影响的至少部分数据。以图8为例，假设主机存储器缓存器71中只有数据DATA(2)受到所述错误影响，则存储器管理电路502可以只针对数据DATA(2)进行部分重建，而其余的数据DATA(0)、DATA(1)及DATA(3)～DATA(n)可不被更改(即重建)。藉此，可有效提高对主机存储器缓存器71的数据重建效率。
在一范例实施例中，在将第一数据存入主机存储器缓存器71后，存储器管理电路502可主动从主机存储器缓存器71中读取第一数据中的至少部分数据(亦称为第二数据)。存储器管理电路502可指示错误检查与校正电路508对所读取的第二数据进行解码。存储器管理电路502可根据错误检查与校正电路508对第二数据的解码结果来检测主机存储器缓存器71中的所述第一数据中的所述错误。
在一范例实施例中，错误检查与校正电路508可对从主机存储器缓存器71中读取回来的数据(即第二数据)进行解码。若解码结果反映从主机存储器缓存器71中读取回来的某一笔数据中存在错误，则错误检查与校正电路508可尝试更正此错误。存储器管理电路502可将更正过后的数据回存到主机存储器缓存器71中，以取代主机存储器缓存器71中原先具有错误的数据。然而，在一范例实施例中，若解码结果反映从主机存储器缓存器71中读取回来的某一笔数据中存在无法更正的错误(例如某一笔数据中的错误位元的总数超过一预设值)，则存储器管理电路502可针对主机存储器缓存器71中受到此错误影响的数据进行部分重建。此外，在一范例实施例中，一旦解码结果反映从主机存储器缓存器71中读取回来的某一笔数据中存在错误，则无论此错误是否可被更正，存储器管理电路502都会针对主机存储器缓存器71中受到此错误影响的数据进行部分重建。
在一范例实施例中，错误检查与校正电路508可使用从主机存储器缓存器71中读取回来的数据所夹带的验证码来对从主机存储器缓存器71中读取回来的数据进行解码。例如，此验证码可包括循环冗余检查(Cyclic redundancy check,CRC)码。在一范例实施例中，错误检查与校正电路508可根据此验证码来判断相应的数据中是否存在错误。
在一范例实施例中，在对主机存储器缓存器71中的第一数据的部分数据进行部分重建的操作中，存储器管理电路502可从存储器存储装置10中读取可用以重建所述第一数据的所述部分数据的管理数据。存储器管理电路502可根据此管理数据在主机存储器缓存器71中对第一数据的部分数据进行部分重建。
在一范例实施例中，可用以重建所述第一数据的所述部分数据的管理数据可包括反映至少一逻辑单元与至少一实体单元之间的映射关系的信息(亦称为映射信息)。存储器管理电路502可根据此映射信息中的至少部分信息在主机存储器缓存器71中对第一数据的部分数据进行部分重建。
在一范例实施例中，可用以重建所述第一数据的所述部分数据的管理数据可包括实体至逻辑(physical-to-logical or physical address to logical address,P2L)映射信息。例如，在存储器存储装置10的运作过程中，此实体至逻辑映射信息可暂存于存储器存储装置10的缓冲存储器510中。此实体至逻辑映射信息可反映所述至少一逻辑单元与所述至少一实体单元之间的映射关系。在一范例实施例中，存储器管理电路502可从缓冲存储器510中读取与主机存储器缓存器71中受到所述错误影响的数据(例如图8的数据DATA(2))有关的实体至逻辑映射信息(或逻辑至实体映射信息)。然后，存储器管理电路502可根据此实体至逻辑映射信息(或逻辑至实体映射信息)在主机存储器缓存器71中对第一数据的部分数据进行部分重建。
在一范例实施例中，存储器管理电路502也可从图6的存储区601中的至少一实体单元中读取与主机存储器缓存器71中受到所述错误影响的数据(例如图8的数据DATA(2))有关的映射信息(例如实体至逻辑映射信息)。然后，存储器管理电路502可根据此映射信息在主机存储器缓存器71中对第一数据的部分数据进行部分重建。
在一范例实施例中，存储器管理电路502可先尝试从缓冲存储器510中读取执行所述部分重建所需的管理数据。若无法从缓冲存储器510中取得执行所述部分重建所需的管理数据，则存储器管理电路502可改为从所述实体单元中读取执行所述部分重建所需的管理数据。
在一范例实施例中，存储器管理电路502可根据所述错误所影响的数据范围在所读取的管理数据(例如映射信息)中决定一个参考信息区域。存储器管理电路502可根据此参考信息区域中的信息来在主机存储器缓存器71中对第一数据的部分数据进行部分重建。
图9是根据本发明的一范例实施例所示出的检测主机系统的存储器中的第一数据中的错误的示意图。请参照图9，假设当前存储于主机存储器缓存器71中的数据(即第一数据)包括数据PMD(0)～PMD(3)及PTE(0)～PTE(3)。数据PMD(0)～PMD(3)及PTE(0)～PTE(3)皆属于管理数据。例如，数据PMD(0)～PMD(3)及PTE(0)～PTE(3)可反映某些逻辑单元与可复写式非易失性存储器模块406中的某些实体单元之间的映射关系。例如，数据PTE(0)可记载与逻辑单元LCA(0)～LCA(1023)有关的映射信息、数据PTE(1)可记载与逻辑单元LCA(1024)～LCA(2047)有关的映射信息、数据PTE(2)可记载与逻辑单元LCA(2048)～LCA(3071)有关的映射信息，且数据PMD(0)～PMD(3)可分别指向主机存储器缓存器71中的数据PTE(0)～PTE(3)。
在一范例实施例中，当主机系统11指示从某一逻辑单元读取数据时，存储器管理电路502可根据主机存储器缓存器71中的数据PMD(0)～PMD(3)及PTE(0)～PTE(3)中的至少部分信息来从此逻辑单元所映射的实体单元读取数据。或者，在一范例实施例中，当主机系统11指示将数据存储至某一逻辑单元时，存储器管理电路502可将此数据写入至某一实体单元并在主机存储器缓存器71中修改数据PMD(0)～PMD(3)及PTE(0)～PTE(3)中的至少部分信息以记录此逻辑单元与此实体单元之间的映射关系。
在一范例实施例中，假设存储器管理电路502检测到主机存储器缓存器71中的数据PTE(0)中具有错误(或数据PTE(0)受到此错误影响而导致其数据正确性降低)。响应于此错误，存储器管理电路502可对受到此错误影响的数据(包含数据PTE(0))执行部分重建，以尝试排除此错误对相关数据的影响。
图10是根据本发明的一范例实施例所示出的在管理数据中决定参考信息区域的示意图。请参照图10，在一范例实施例中，响应于在主机存储器缓存器71中检测到的错误，存储器管理电路502可从缓冲存储器510中读取管理数据1010。例如，管理数据1010可包括实体至逻辑(P2L)映射信息。在一范例实施例中，假设此实体至逻辑映射信息可反映实体单元PCA(0)～PCA(11)与逻辑单元LCA(0)～LCA(11)之间的映射关系、实体单元PCA(12)～PCA(15)与逻辑单元LCA(2024)～LCA(2051)之间的映射关系、实体单元PCA(16)与逻辑单元LCA(1)之间的映射关系、实体单元PCA(17)与逻辑单元LCA(4)之间的映射关系、实体单元PCA(18)与逻辑单元LCA(8)之间的映射关系、及实体单元PCA(19)～PCA(20)与逻辑单元LCA(3072)～LCA(3073)之间的映射关系，如图10所示。
在一范例实施例中，存储器管理电路502可由管理数据1010的尾端开始往前扫描，以寻找与受到所述错误影响的数据PTE(0)有关的逻辑单元。例如，假设数据PTE(0)是记载与逻辑单元LCA(0)～LCA(1023)有关的映射信息。在扫描管理数据1010的过程中，当检测到与逻辑单元LCA(8)有关的映射信息(逻辑单元LCA(8)属于逻辑单元LCA(0)～LCA(1023))时，存储器管理电路502可停止扫描并决定一个参考信息区域1020。例如，参考信息区域1020可涵盖与实体单元PCA(0)～PCA(18)有关的映射信息，如图10所示。存储器管理电路502可根据参考信息区域1020中的信息在主机存储器缓存器71中对受到所述错误影响的数据进行部分重建。
图11是根据本发明的一范例实施例所示出的在主机系统的存储器中重建第一数据中的部分数据的示意图。请参照图11，接续于图10的范例实施例，根据参考信息区域1020中的信息可知，受到所述错误影响的数据包含与数据PTE(0)、PTE(2)有关的映射信息。因此，根据参考信息区域1020中的信息，存储器管理电路502可在主机存储器缓存器71中对数据PTE(0)、PTE(2)、PMD(0)及PMD(2)进行部分重建。例如，在此部分重建中，数据PTE(0)、PTE(2)、PMD(0)及PMD(2)可分别被新的数据PTE(0)’、PTE(2)’、PMD(0)’及PMD(2)’取代。新的数据PTE(0)’、PTE(2)’、PMD(0)’及PMD(2)’可带有与参考信息区域1020中的信息有关的映射信息。例如，新的数据PTE(0)’可记载参考信息区域1020所反映的实体单元LCA(4)与PCA(17)之间的映射关系，和/或新的数据PTE(2)’可记载参考信息区域1020所反映的实体单元LCA(2048)与PCA(12)之间的映射关系。藉此，主机存储器缓存器71中原先受到所述错误影响的错误信息可被更正。
须注意的是，在图10的范例实施例中，数据PTE(1)与PTE(3)有关的映射信息未包含于参考信息区域1020中，表示主机存储器缓存器71中的数据PTE(1)与PTE(3)应未受到所述错误影响。因此，在图11的范例实施例中，存储器管理电路502可不对主机存储器缓存器71中的数据PTE(1)、PTE(3)、PMD(1)及PMD(3)进行重建(例如更新)，以免无谓增加执行所述数据重建时的系统负载并可提高执行所述数据重建的效能。
图12是根据本发明的一范例实施例所示出的在管理数据中决定参考信息区域的示意图。请参照图12，在一范例实施例中，响应于在主机存储器缓存器71中检测到的错误，存储器管理电路502可从实体单元PCA(0)～PCA(20)中读取管理数据1210。实体单元PCA(i)中可具有数据存储区1201与闲置存储区1202。数据存储区1201用以存储存储于实体单元PCA(i)中的用户数据。闲置存储区1202用以存储与实体单元PCA(i)有关的映射信息。例如，实体单元PCA(0)的闲置存储区1202中的信息，可反映实体单元PCA(0)是映射至逻辑单元LCA(0)。换言之，管理数据1210可存储于实体单元PCA(0)～PCA(20)的闲置存储区1202中。
类似于图10的范例实施例中，存储器管理电路502可由管理数据1210的尾端开始往前扫描，以寻找与受到所述错误影响的数据PTE(0)有关的逻辑单元。当检测到与逻辑单元LCA(8)有关的映射信息(逻辑单元LCA(8)属于逻辑单元LCA(0)～LCA(1023))时，存储器管理电路502可停止扫描并决定一个参考信息区域1220。例如，参考信息区域1220可涵盖与实体单元PCA(0)～PCA(18)有关的映射信息，如图12所示。存储器管理电路502可根据参考信息区域1220中的信息在主机存储器缓存器71中对受到所述错误影响的数据进行部分重建。相关细节请参照图11的范例实施例的说明，在此不重复赘述。
须注意的是，在图12的一范例实施例中，实体单元PCA(0)～PCA(20)可属于一个虚拟区块1200。虚拟区块1200是在过去一段时间内用以存储来自主机系统11的数据的虚拟区块。在一范例实施例中，存储于虚拟区块1200中的与逻辑单元相关的信息(即映射信息)可包含已被更新到图6的系统区602中的信息以及尚未被更新到系统区602中的信息。在一范例实施例中，存储器管理电路502仅针对虚拟区块1200中尚未被更新到图6的系统区602中的信息进行扫描。
在一范例实施例中，假设主机存储器缓存器71中的第一数据是用于从存储器存储装置10中读取数据。当检测到主机存储器缓存器71中的第一数据中的所述错误时，存储器管理电路502所执行的数据的部分重建可包括根据主机存储器缓存器71中受此错误所影响的数据范围，从图6的系统区602中读取相对应的原始数据并使用此原始数据来取代主机存储器缓存器71中受此错误影响的数据。此外，主机存储器缓存器71中未受此错误影响的数据同样可不被更改。
在一范例实施例中，前述由存储器管理电路502主动检测主机存储器缓存器71中的第一数据中的错误的操作，不是响应于来自主机系统11的指令而执行。例如，所述指令可包括指示写入数据的写入指令、指示读取数据的读取指令和/或指示清除数据的抹除指令等等。例如，存储器管理电路502可以是每经过一段时间或满足存储器存储装置10内部的一触发条件而主动去检测主机存储器缓存器71中的第一数据是否存在错误。
在一范例实施例中，在检测到主机存储器缓存器71中的第一数据中的所述错误后，存储器管理电路502可根据此错误标记主机存储器缓存器71中的至少一存储区域(亦称为第一存储区域)。例如，第一存储区域可包含主机存储器缓存器71中用于存储发生错误的所述第一数据的区域。在中断当前主机系统11与存储器存储装置10之间的连线701之前(和/或重新建立主机系统11与存储器存储装置10之间的连线701之前)，存储器管理电路502可不使用(包含禁止使用或不允许使用)主机存储器缓存器71中所标记的第一存储区域来存储数据。
在一范例实施例中，在主机存储器缓存器71中对受到所述错误影响的数据进行部分重建时，存储器管理电路502可不将替代数据(即用以部分替换受损数据的新数据)重建(例如存储)于所标记的第一存储区域。例如，假设具有错误的第一数据原先是存储于主机存储器缓存器71中的实体位置PA。在检测到第一数据中的错误后，用于部分重建或替换第一数据的新数据可存储于另一实体位置PB，且实体位置PA不同于实体位置PB。藉此，可避免错误重复出现于主机存储器缓存器71中重建后的数据中。
在一范例实施例中，在检测到主机存储器缓存器71中的第一数据中的所述错误后，存储器管理电路502可更新主机存储器缓存器71中的第一存储区域发生错误的次数，例如将第一存储区域发生错误的累积次数加一。若第一存储区域发生错误的累积次数达到一门槛值，存储器管理电路502可不使用(包含禁止使用或不允许使用)主机存储器缓存器71中的所述第一存储区域来存储数据。在一范例实施例中，若第一存储区域发生错误的累积次数未达到此门槛值，存储器管理电路502可持续使用主机存储器缓存器71中的所述第一存储区域来存储数据。
在一范例实施例中，一旦主机系统11与存储器存储装置10之间的连线701被重新建立，则第一存储区域发生错误的累积次数可被重置(例如归零)。在一范例实施例中，无论主机系统11与存储器存储装置10之间的连线701是否被重新建立，第一存储区域发生错误的累积次数可不被重置(例如归零)。
图13是根据本发明的一范例实施例所示出的数据重建方法的流程图。请参照图13，在步骤S1301中，建立存储器存储装置与主机系统之间的连线。在步骤S1302中，通过所述连线将第一数据存储至所述主机系统的存储器。在步骤S1303中，检测所述存储器中的所述第一数据中的错误。在步骤S1304中，根据所述错误在所述存储器中重建所述第一数据中的部分数据。
然而，图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明所提出的范例实施例可由存储器存储装置端主动检测主机系统的存储器中的数据是否出现错误。若出现错误，则可由存储器存储装置端实时对主机系统的存储器中受此错误影响的数据进行部分重建(非对存储器中的所有数据进行重建)。藉此，可提高存储器存储装置对主机系统中的共享存储器的容错能力。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种数据重建方法，其特征在于，用于存储器存储装置，所述数据重建方法包括：
建立所述存储器存储装置与主机系统之间的连线；
通过所述连线将第一数据存储至所述主机系统的存储器；
检测所述存储器中的所述第一数据中的错误；以及
根据所述错误在所述存储器中重建所述第一数据中的部分数据。
2.根据权利要求1所述的数据重建方法，其中检测所述存储器中的所述第一数据中的所述错误的步骤包括：
对所述存储器中的所述第一数据进行解码；以及
根据解码结果以检测所述存储器中的所述第一数据中的所述错误。
3.根据权利要求1所述的数据重建方法，其中根据所述错误在所述存储器中重建所述第一数据中的所述部分数据的步骤包括：
从所述存储器存储装置中读取管理数据，其中所述管理数据包括反映至少一逻辑单元与至少一实体单元之间的映射关系的映射信息；
根据所述错误所影响的数据范围在所述映射信息中决定参考信息区域；以及
根据所述参考信息区域中的映射信息在所述存储器中重建所述第一数据中的所述部分数据。
4.根据权利要求3所述的数据重建方法，其中从所述存储器存储装置中读取所述管理数据的步骤包括：
从所述存储器存储装置的缓冲存储器中读取所述管理数据。
5.根据权利要求3所述的数据重建方法，其中从所述存储器存储装置中读取所述管理数据的步骤包括：
从所述至少一实体单元中读取所述管理数据。
6.根据权利要求1所述的数据重建方法，其中检测所述存储器中的所述第一数据中的错误的步骤，不是响应于来自所述主机系统的指令而执行。
7.根据权利要求1所述的数据重建方法，还包括：
根据所述错误标记所述存储器中的第一存储区域；以及
在重新建立所述连线之前，不使用所述第一存储区域来存储数据。
8.根据权利要求1所述的数据重建方法，其中所述连线符合高速周边零件连接接口标准。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以建立所述存储器存储装置与所述主机系统之间的连线，
所述存储器控制电路单元还用以通过所述连线将第一数据存储至所述主机系统的存储器，
所述存储器控制电路单元还用以检测所述存储器中的所述第一数据中的错误，并且
所述存储器控制电路单元还用以根据所述错误在所述存储器中重建所述第一数据中的部分数据。
10.根据权利要求9所述的存储器存储装置，其中检测所述存储器中的所述第一数据中的所述错误的操作包括：
对所述存储器中的所述第一数据进行解码；以及
根据解码结果检测所述存储器中的所述第一数据中的所述错误。
11.根据权利要求9所述的存储器存储装置，其中根据所述错误在所述存储器中重建所述第一数据中的所述部分数据的操作包括：
从所述存储器存储装置中读取管理数据，其中所述管理数据包括反映至少一逻辑单元与至少一实体单元之间的映射关系的映射信息；
根据所述错误所影响的数据范围在所述映射信息中决定参考信息区域；以及
根据所述参考信息区域中的映射信息在所述存储器中重建所述第一数据中的所述部分数据。
12.根据权利要求11所述的存储器存储装置，其中从所述存储器存储装置中读取所述管理数据的操作包括：
从所述存储器存储装置的缓冲存储器中读取所述管理数据。
13.根据权利要求11所述的存储器存储装置，其中从所述存储器存储装置中读取所述管理数据的操作包括：
从所述至少一实体单元中读取所述管理数据。
14.根据权利要求9所述的存储器存储装置，其中检测所述存储器中的所述第一数据中的错误的操作，不是响应于来自所述主机系统的指令而执行。
15.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
根据所述错误标记所述存储器中的第一存储区域；以及
在重新建立所述连线之前，不使用所述第一存储区域来存储数据。
16.根据权利要求9所述的存储器存储装置，其中所述连线符合高速周边零件连接接口标准。
17.一种存储器控制电路单元，其特征在于，用以控制存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，且所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以建立所述存储器存储装置与所述主机系统之间的连线，
所述存储器管理电路还用以通过所述连线将第一数据存储至所述主机系统的存储器，
所述存储器管理电路还用以检测所述存储器中的所述第一数据中的错误，并且
所述存储器管理电路还用以根据所述错误在所述存储器中重建所述第一数据中的部分数据。
18.根据权利要求17所述的存储器控制电路单元，其中检测所述存储器中的所述第一数据中的所述错误的操作包括：
对所述存储器中的所述第一数据进行解码；以及
根据解码结果检测所述存储器中的所述第一数据中的所述错误。
19.根据权利要求17所述的存储器控制电路单元，其中根据所述错误在所述存储器中重建所述第一数据中的所述部分数据的操作包括：
从所述存储器存储装置中读取管理数据，其中所述管理数据包括反映至少一逻辑单元与至少一实体单元之间的映射关系的映射信息；
根据所述错误所影响的数据范围在所述映射信息中决定参考信息区域；以及
根据所述参考信息区域中的信息在所述存储器中重建所述第一数据中的所述部分数据。
20.根据权利要求19所述的存储器控制电路单元，其中从所述存储器存储装置中读取所述管理数据的操作包括：
从所述存储器存储装置的缓冲存储器中读取所述管理数据。
21.根据权利要求19所述的存储器控制电路单元，其中从所述存储器存储装置中读取所述管理数据的操作包括：
从所述至少一实体单元中读取所述管理数据。
22.根据权利要求17所述的存储器控制电路单元，其中检测所述存储器中的所述第一数据中的错误的操作，不是响应于来自所述主机系统的指令而执行。
23.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以：
根据所述错误标记所述存储器中的第一存储区域；以及
在重新建立所述连线之前，不使用所述第一存储区域来存储数据。
24.根据权利要求17所述的存储器控制电路单元，其中所述连线符合高速周边零件连接接口标准。
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