TWI751904B - 編碼控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

編碼控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種編碼控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：利用多個第一主機至裝置(H2D)存取操作從主機系統讀取多個第一資料單元；根據第一資料單元產生至少一第一奇偶單元；利用至少一第一裝置至主機(D2H)存取操作將第一奇偶單元傳送至主機系統；利用多個第二H2D存取操作從主機系統讀取多個第二資料單元；在不從主機系統讀取第一奇偶單元的前提下，根據第一奇偶單元與第二資料單元產生至少一第二奇偶單元；利用至少一第二D2H存取操作將第二奇偶單元傳送至主機系統；以及將第一資料單元與第二資料單元儲存至第一實體單元。

Description

編碼控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種編碼控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
某些類型的記憶體儲存裝置支援主機記憶體緩存(host memory buffering)技術。在採用主機記憶體緩存的架構中，記憶體儲存裝置可利用主機系統的記憶體來作為記憶體儲存裝置的緩存器，並可主動對主機系統的記憶體進行資料存取。一般來說，使 用主機記憶體緩存可提高記憶體儲存裝置的緩存效率及/或降低記憶體儲存裝置的建置成本。然而，在基於主機記憶體緩存來進行資料編碼時，可能會因為需要頻繁地從主機記憶體緩存器讀取編碼過程中使用的過渡資料而導致來自主機系統的待編碼資料的傳輸頻寬降低。
本發明提供一種編碼控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高在主機記憶體緩存架構下的資料傳輸及/或編碼效率。
本發明的範例實施例提供一種編碼控制方法，其用於記憶體儲存裝置。所述記憶體儲存裝置包括編碼電路與可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述編碼控制方法包括：利用多個第一主機至裝置(host to device,H2D)存取操作從主機系統讀取多個第一資料單元；由所述編碼電路執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元；利用至少一第一裝置至主機(device to host,D2H)存取操作將所述至少一第一奇偶單元傳送至所述主機系統；利用多個第二H2D存取操作從所述主機系統讀取多個第二資料單元；在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，由所述編碼電路執行第二編碼操作以根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至 少一第二奇偶單元；利用至少一第二D2H存取操作將所述至少一第二奇偶單元傳送至所述主機系統；以及將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的第一實體單元。
在本發明的一範例實施例中，所述的編碼控制方法更包括：將所述第一實體單元決定為啟單元；以及在所述第一實體單元作為所述開啟單元使用的狀態下，將來自所述主機系統的所述多個第一資料單元與所述多個第二資料單元儲存至所述第一實體單元。
在本發明的一範例實施例中，所述的編碼控制方法更包括：在所述第一實體單元作為開啟單元使用的狀態下，利用至少一第三H2D存取操作從所述主機系統讀取至少一第三奇偶單元，其中所述至少一第三奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的奇偶單元；以及由所述編碼電路根據所述至少一第三奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述的編碼控制方法更包括：在所述第一實體單元不作為開啟單元使用的狀態下，利用至少一第四H2D存取操作從所述主機系統讀取至少一第四奇偶單元，其中所述至少一第四奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的奇偶單元；由所述編碼電路根據所述至少一第四奇偶單元產生至少一第五奇偶單元；以及將所 述至少一第五奇偶單元儲存至所述多個實體單元中的第二實體單元。
在本發明的一範例實施例中，所述的編碼控制方法更包括：在所述第一實體單元不作為所述開啟單元使用的狀態下，由所述編碼電路根據所述至少一第五奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述的編碼控制方法更包括：從所述主機系統接收請求，其中所述請求用以詢問所述記憶體儲存裝置是否支援主機記憶體緩存；根據所述請求提供回應至所述主機系統；以及由所述主機系統根據所述回應致能主機記憶體緩存器供所述記憶體儲存裝置存取。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以利用多個第一H2D存取操作從所述主機系統讀取多個第一資料單元。所述記憶體控制電路單元更用以執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元。所述記憶體控制電路單元更用以利用至少一第一D2H存取操作將所述至少一第一奇偶單元傳送至所述主機系統。所述記憶體控制電路單元更用以利用多個第二H2D存取操作 從所述主機系統讀取多個第二資料單元。在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，所述記憶體控制電路單元更用以執行第二編碼操作以根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至少一第二奇偶單元。所述記憶體控制電路單元更用以利用至少一第二D2H存取操作將所述至少一第二奇偶單元傳送至所述主機系統。所述記憶體控制電路單元更用以將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的一第一實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：將所述第一實體單元決定為一開啟單元；以及在所述第一實體單元作為所述開啟單元使用的狀態下，將來自所述主機系統的所述多個第一資料單元與所述多個第二資料單元儲存至所述第一實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在所述第一實體單元作為開啟單元使用的狀態下，利用至少一第三H2D存取操作從所述主機系統讀取至少一第三奇偶單元，其中所述至少一第三奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的奇偶單元；以及根據所述至少一第三奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在所述第一實體單元不作為開啟單元使用的狀態下，利用至少一第四H2D存取操作從所述主機系統讀取至少一第四奇偶 單元，其中所述至少一第四奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的奇偶單元；根據所述至少一第四奇偶單元產生至少一第五奇偶單元；以及將所述至少一第五奇偶單元儲存至所述多個實體單元中的第二實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在所述第一實體單元不作為所述開啟單元使用的狀態下，根據所述至少一第五奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：從所述主機系統接收請求，其中所述請求用以詢問所述記憶體儲存裝置是否支援主機記憶體緩存；根據所述請求提供一回應至所述主機系統，並且所述主機系統用以根據所述回應致能主機記憶體緩存器供所述記憶體儲存裝置存取。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、編碼電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述編碼電路。所述記憶體管理電路用以利用多個第一H2D存取操作從所述主機系統讀取多個第一資料單元。所述編碼電路 用以執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元。所述記憶體管理電路更用以利用至少一第一D2H存取操作將所述至少一第一奇偶單元傳送至所述主機系統。所述記憶體管理電路更用以利用多個第二H2D存取操作從所述主機系統讀取多個第二資料單元。在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，所述編碼電路更用以執行第二編碼操作以根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至少一第二奇偶單元。所述記憶體管理電路更用以利用至少一第二D2H存取操作將所述至少一第二奇偶單元傳送至所述主機系統。所述記憶體管理電路更用以將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的第一實體單元。
在本發明的一範例實施例中，所述多個第一H2D存取操作、所述至少一第一D2H存取操作、所述多個第二H2D存取操作及所述至少一第二D2H存取操作是用以存取所述主機系統的主機記憶體緩存器。
在本發明的一範例實施例中，所述記憶體管理電路更用以：將所述第一實體單元決定為開啟單元；以及在所述第一實體單元作為所述開啟單元使用的狀態下，將來自所述主機系統的所述多個第一資料單元與所述多個第二資料單元儲存至所述第一實體單元。
在本發明的一範例實施例中，所述第一編碼操作包括： 所述多個第一資料單元中的至少兩個資料單元執行一跨頁編碼，以使所述至少一第一奇偶單元中的單一個奇偶單元適於保護所述多個第一資料單元中屬於多個實體頁的資料。
在本發明的一範例實施例中，所述至少一第一奇偶單元中的每一者屬於第一類奇偶單元。所述第一編碼操作更包括：對所述多個第一資料單元中的單一個資料單元執行單頁編碼以產生第二類奇偶單元，其中所述第二類奇偶單元適於保護所述多個第一資料單元中屬於單一個實體頁的資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以在所述第一實體單元作為開啟單元使用的狀態下，利用至少一第三H2D存取操作從所述主機系統讀取至少一第三奇偶單元，其中所述至少一第三奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的一奇偶單元。所述編碼電路更用以根據所述至少一第三奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以在所述第一實體單元不作為開啟單元使用的狀態下，利用至少一第四主機至裝置存取操作從所述主機系統讀取至少一第四奇偶單元，其中所述至少一第四奇偶單元包含屬於所述至少一第一奇偶單元或所述至少一第二奇偶單元的奇偶單元。所述編碼電路更用以根據所述至少一第四奇偶單元產生至少一第五奇偶單元。所述記憶體管理電路更用以將所述至少一第五奇偶單元儲存至所述 多個實體單元中的第二實體單元。
在本發明的一範例實施例中，所述編碼電路更用以在所述第一實體單元不作為所述開啟單元使用的狀態下，根據所述至少一第五奇偶單元解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以：從所述主機系統接收請求，其中所述請求用以詢問所述記憶體控制電路單元是否支援主機記憶體緩存；根據所述請求提供一回應至所述主機系統，並且所述主機系統用以根據所述回應致能主機記憶體緩存器供所述記憶體控制電路單元存取。
基於上述，在使用H2D存取操作從主機系統讀取多個第一資料單元後，第一編碼操作可被執行以根據所述第一資料單元產生第一奇偶單元，且所述第一奇偶單元可經由使用D2H存取操作被傳送至所述主機系統。接著，多個第二資料單元可經由使用H2D存取操作從所述主機系統讀取。在不從所述主機系統讀取所述第一奇偶單元中的任一者的前提下，第二編碼操作可被執行以根據所述第一奇偶單元與所述第二資料單元產生第二奇偶單元。接著，所述第二奇偶單元可經由使用D2H存取操作被傳送至所述主機系統，且所述第一資料單元與所述第二資料單元可被儲存至第一實體單元。藉由在資料單元的編碼與傳輸中減少對於H2D通道的頻寬占用，可提高在主機記憶體緩存架構下的資料傳輸及/或編碼效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。
10,30:記憶體儲存裝置
11,31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
502:記憶體管理電路
504:主機介面
506:記憶體介面
508:錯誤檢查與校正電路(編碼電路)
510:緩衝記憶體
512:電源管理電路
601:儲存區
602:替換區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
71:主機記憶體緩存器(HMB)
701,702:通道
801,901:開啟單元
D1~D12:資料單元
P1~P4,P1’,P2’:奇偶單元
S1001:步驟(利用多個第一主機至裝置(H2D)存取操作從主機系統讀取多個第一資料單元)
S1002:步驟(由編碼電路執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元)
S1003:步驟(利用至少一第一裝置至主機(D2H)存取操作將所述至少一第一奇偶單元傳送至所述主機系統)
S1004:步驟(利用多個第二H2D存取操作從所述主機系統讀取多個第二資料單元)
S1005:步驟(在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，由所述編碼電路執行第二編碼操作以根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至少一第二奇偶單元)
S1006:步驟(利用至少一第二D2H存取操作將所述至少一第二奇偶單元傳送至所述主機系統)
S1007:步驟(將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的第一實體單元)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖7是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置之間的資料存取的示意圖。
圖8是根據本發明的一範例實施例所繪示的資料存取與編碼的示意圖。
圖9是根據本發明的一範例實施例所繪示的資料存取與編碼的示意圖。
圖10是根據本發明的一範例實施例所繪示的編碼控制方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory,RAM)112、唯讀記憶體(read only memory,ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝 置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive,SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System,GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數 位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital,SD)卡32、小型快閃(Compact Flash,CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card,eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package,eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express,PCIe)標準及/或快速非揮發性記憶體(NVM Express,NVMe)介面。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型 式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判 斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施 例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此 外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀 取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。在本範例實施例中，主機介面504是相容於PCIe標準及/或NVMe標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資 料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路(亦稱為編碼電路或解碼電路)508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404 亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。此外，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一或多個實體抹除單元。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映 射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
圖7是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置之間的資料存取的示意圖。請參照圖7，主機系統11與記憶體儲存裝置10皆支援主機記憶體緩存(host memory buffering)技術。在主機記憶體緩存架構下，主機系統11可具有一個主機記憶體緩存器(host memory buffer,HMB)71。例如，主機記憶體緩存器71可包括至少一個隨機存取記憶體並可用以緩存(即暫存)資料。記憶體儲存裝置10可經由通道701來主動讀取緩存在主機記憶體緩存器71中的資料或者經由通道702來主動將資料緩存至主機記憶體緩存器71中。
在一範例實施例中，記憶體管理電路502可從主機系統11接收一個請求。此請求用以詢問記憶體儲存裝置10是否支援主機記憶體緩存。記憶體管理電路502可根據此請求提供一個回應至主機系統11。此回應可告知主機系統11記憶體儲存裝置10是否支援主機記憶體緩存。若記憶體儲存裝置10支援主機記憶體緩存，主機系統11可根據此回應致能主機記憶體緩存器71以供記憶體儲存裝置10存取。反之，若記憶體儲存裝置10不支援主機記憶體緩存，則主機系統11可不致能主機記憶體緩存器71。在一 範例實施例中，若記憶體儲存裝置10支援主機記憶體緩存，則此回應亦可告知主機系統11執行主機記憶體緩存所需的記憶體空間等與主機記憶體緩存有關的參數。主機系統11可根據此回應來配置與主機記憶體緩存器71有關的設定資訊。
在一範例實施例中，記憶體儲存裝置10讀取主機記憶體緩存器71中的資料之操作可視為是記憶體儲存裝置10利用至少一個主機至裝置(Host to Device,H2D)存取操作來主動讀取緩存在主機系統緩存器71中的資料。在一範例實施例中，記憶體儲存裝置10將資料緩存至主機記憶體緩存器71中之操作可視為是記憶體儲存裝置10利用至少一個裝置至主機(Device to Host,D2H)存取操作來主動將資料緩存至主機系統緩存器71中。
在一範例實施例中，H2D存取操作類似於主機系統11的資料寫入操作，其可經由通道701將資料從主機系統11傳送至記憶體儲存裝置10以進行資料處理及/或儲存。在一範例實施例中，D2H存取操作類似於主機系統11的資料讀取操作，其可經由通道702將資料從記憶體儲存裝置10傳送至主機系統11。
在一範例實施例中，主機記憶體緩存器71可等同或類似於記憶體儲存裝置10自身的緩衝記憶體。在記憶體儲存裝置10的運作過程中，記憶體儲存裝置10可經由通道701從主機記憶體緩存器71讀取待儲存的資料並對此資料進行編碼等處理。此外，在資料的編碼等處理過程中產生的資料(亦稱為過渡資料)可經由通道702緩存於主機記憶體緩存器71中以供下一次使用。
在一範例實施例中，過渡資料包括資料的編/解碼等處理過程中產生的暫時資料或非必要資料。例如，過渡資料可以被緩存至主機記憶體緩存器71，但可不被儲存至可複寫式非揮發性記憶體模組406。此外，過渡資料在不需使用後即可刪除。在一範例實施例中，過渡資料也包括對主機記憶體緩存器71中待儲存之資料進行編碼而產生的奇偶(parity)資料。
在一範例實施例中，主機記憶體緩存器71可完全取代圖5中的緩衝記憶體510。亦即，在一範例實施例中，記憶體儲存裝置10或記憶體控制電路單元404可不具有或不使用緩衝記憶體510。
在一範例實施例中，主機記憶體緩存器71可與圖5中的緩衝記憶體510同時存在。例如，主機記憶體緩存器71可作為記憶體儲存裝置10的額外緩存空間。主機記憶體緩存器71與緩衝記憶體510可根據預設規則而搭配使用。例如，在主機系統11與記憶體儲存裝置10同時支援主機記憶體緩存的狀態下，記憶體儲存裝置10可優先使用主機記憶體緩存器71。然而，在所耦接的主機系統11未提供主機記憶體緩存器71供記憶體儲存裝置10存取的狀態下，記憶體儲存裝置10可僅使用緩衝記憶體510。本發明不限制主機記憶體緩存器71與緩衝記憶體510同時存在時的使用規則。
在一範例實施例中，編碼電路508可針對多個資料單元進行編碼並產生一或多個奇偶單元。資料單元可以是來自於主機 系統11的待儲存資料。一個資料單元可包括多個位元。例如，一個資料單元的資料長度可以是等同於一或多個邏輯單元的資料長度。此外，一個資料單元中的資料可以被儲存至一或多個實體程式化單元。
在一範例實施例中，記憶體管理電路502可利用多個H2D存取操作(亦稱為第一H2D存取操作)從主機系統11讀取多個資料單元(亦稱為第一資料單元)。編碼電路508可執行編碼操作(亦稱為第一編碼操作)以根據所述多個第一資料單元產生至少一奇偶單元(亦稱為第一奇偶單元)。然後，記憶體管理電路502可利用至少一D2H存取操作(亦稱為第一D2H存取操作)將所述第一奇偶單元傳送至主機系統11。
另一方面，記憶體管理電路502可利用多個H2D存取操作(亦稱為第二H2D存取操作)從主機系統11讀取多個資料單元(亦稱為第二資料單元)。在不從主機系統11讀取所述第一奇偶單元中的任一者的前提下，編碼電路508可執行另一編碼操作(亦稱為第二編碼操作)以根據所述第一奇偶單元的至少其中之一以及所述多個第二資料單元產生至少一奇偶單元(亦稱為第二奇偶單元)。然後，記憶體管理電路502可利用至少一D2H存取操作(亦稱為第二D2H存取操作)將所述第二奇偶單元傳送至主機系統11。須注意的是，所述第一H2D存取操作、所述第一D2H存取操作、所述第二H2D存取操作及所述第二D2H存取操作是用以存取主機系統11中的主機記憶體緩存器71。此外，記憶體管理電路 502可將所述第一資料單元與所述第二資料單元儲存至可複寫式非揮發性記憶體模組406中的某一實體單元(亦稱為第一實體單元)。例如，第一實體單元可為圖6中的實體單元610(0)。
須注意的是，上述在對第一資料單元與第二資料單元的編碼操作中，皆不包含或涉及使用H2D存取操作來從主機系統11讀取過渡資料(例如奇偶資料)。因此，主機系統11對於資料的寫入頻寬(即通道701的傳輸頻寬)並不會被任何作為過渡資料使用的奇偶單元的傳輸佔用。同時，主機系統11也不會因為資料單元的傳輸頻寬被任何過渡資料的傳輸佔用而偵測到資料的寫入速度下降及/或傳輸速度下降等不良狀況。
在一範例實施例中，記憶體管理電路502可將第一實體單元決定為一個開啟單元(亦稱為開啟區塊)。第一實體單元的數目可以是一或多個。在第一實體單元持續作為開啟單元使用的狀態下，記憶體管理電路502可將來自主機系統11的所述第一資料單元與所述第二資料單元儲存至第一實體單元中。此外，記憶體管理電路502可將來自主機系統11的待儲存資料的全部或至少部分資料儲存至當前作為開啟單元使用的第一實體單元中，直到第一實體單元被寫滿為止。一旦第一實體單元被寫滿，記憶體管理電路502可選擇另一個實體單元(例如圖6中的實體單元610(1))作為新的開啟單元，以儲存其他來自主機系統11的資料。
在一範例實施例的編碼操作中，編碼電路508可對來自主機系統11的多個資料單元中的至少兩個資料單元執行跨頁編 碼。在一範例實施例中，跨頁編碼所產生的奇偶單元亦稱為第一類奇偶單元，且第一類奇偶單元適於保護所述資料單元中屬於多個實體頁的資料。例如，假設一個資料單元對應於一個實體頁，則編碼電路508可對多個資料單元執行跨頁編碼以產生可同時保護多個實體頁的資料的奇偶單元。當從其中的某一個實體頁讀取的資料存在錯誤時，編碼電路508可根據此奇偶單元以及其他的實體頁的資料來嘗試更正此實體頁中的錯誤。在一範例實施例中，編碼電路508可基於邏輯上的互斥或(Exclusive-OR,XOR)或里德-所羅門碼(Reed-solomon codes,RS code)等編/解碼演算法來執行所述跨頁編碼。
在一範例實施例的編碼操作中，編碼電路508可對來自主機系統11的單一個資料單元執行單頁編碼。在一範例實施例中，單頁編碼所產生的奇偶單元亦稱為第二類奇偶單元，且第二類奇偶單元適於保護所述資料單元中屬於單一個實體頁的資料。例如，假設一個資料單元對應於一個實體頁，則編碼電路508可對單一個資料單元執行單頁編碼以產生可保護單一個實體頁的資料的奇偶單元。當從此實體頁讀取的資料存在錯誤時，編碼電路508可根據此奇偶單元來嘗試更正此實體頁中的錯誤。在一範例實施例中，編碼電路508可基於低密度奇偶檢查碼(Low-density parity-check code,LDPC code)、BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)等編/解碼演算法來執行所述單頁編碼。
圖8是根據本發明的一範例實施例所繪示的資料存取與 編碼的示意圖。請參照圖8，記憶體管理電路502可依序從主機記憶體緩存器71讀取資料單元D1~D12。資料單元D1~D12為緩存在主機記憶體緩存器71中的待儲存資料。編碼電路508可對資料單元D1~D12執行至少一編碼操作以根據資料單元D1~D12產生奇偶單元P1~P4。
具體而言，記憶體管理電路502可利用三個H2D存取操作依序從主機記憶體緩存器71讀取資料單元D1~D3。編碼電路508可編碼資料單元D1~D3以產生奇偶單元P1。然後，記憶體管理電路502可利用一個D2H存取操作將奇偶單元P1傳送至主機記憶體緩存器71。此外，資料單元D1~D3可被儲存至開啟單元801。
接著，記憶體管理電路502可利用三個H2D存取操作依序從主機記憶體緩存器71讀取資料單元D4~D6。編碼電路508可編碼資料單元D4~D6與先前產生的奇偶單元P1以產生奇偶單元P2。須注意的是，此處編碼電路508所使用的奇偶單元P1並不需要從主機記憶體緩存器71讀取。也就是說，奇偶單元P1不需要利用H2D存取操作來從主機記憶體緩存器71讀取。然後，記憶體管理電路502可利用一個D2H存取操作將奇偶單元P2傳送至主機記憶體緩存器71。此外，資料單元D4~D6可被儲存至開啟單元801。
接著，記憶體管理電路502可利用三個H2D存取操作依序從主機記憶體緩存器71讀取資料單元D7~D9。編碼電路508可 編碼資料單元D7~D9與先前產生的奇偶單元P2以產生奇偶單元P3。須注意的是，此處編碼電路508所使用的奇偶單元P2也不需要從主機記憶體緩存器71讀取。也就是說，奇偶單元P2也不需要利用H2D存取操作來從主機記憶體緩存器71讀取。然後，記憶體管理電路502可利用一個D2H存取操作將奇偶單元P3傳送至主機記憶體緩存器71。此外，資料單元D7~D9可被儲存至開啟單元801。
接著，記憶體管理電路502可利用三個H2D存取操作依序從主機記憶體緩存器71讀取資料單元D10~D12。編碼電路508可編碼資料單元D10~D12與先前產生的奇偶單元P3以產生奇偶單元P4。須注意的是，此處編碼電路508所使用的奇偶單元P3也不需要從主機記憶體緩存器71讀取。也就是說，奇偶單元P3也不需要利用H2D存取操作來從主機記憶體緩存器71讀取。然後，記憶體管理電路502可利用一個D2H存取操作將奇偶單元P4傳送至主機記憶體緩存器71。此外，資料單元D10~D12可被儲存至開啟單元801。
傳統上，在資料單元D1~D12的傳輸與編碼過程中，編碼過程中產生的奇偶資料(或其他過渡資料)可能會頻繁地在主機系統11與記憶體儲存裝置10之間藉由H2D存取操作及/或D2H存取操作來傳輸。但是，每當使用H2D存取操作來將奇偶資料從主機記憶體緩存器71傳輸至記憶體儲存裝置10時，主機系統11可能會因為通道701的傳輸頻寬被佔用而偵測到資料的寫入速度 下降及/或傳輸速度下降等不良狀況。
然而，在圖8的範例實施例中，在編碼操作的執行期間，記憶體管理電路502可不使用額外的H2D存取操作來從主機記憶體緩存器71讀取任何奇偶單元。換言之，在圖8的範例實施例中，在資料單元D1~D12的傳輸過程中，資料單元D1~D12的傳輸頻寬(即通道701的傳輸頻寬)並不會被任何作為過渡資料使用的奇偶單元的傳輸佔用。藉此，主機系統11不會因為資料單元D1~D12的傳輸頻寬被任何過渡資料的傳輸佔用而偵測到資料的寫入速度下降及/或傳輸速度下降等不良狀況。
在一範例實施例中，若當前作為開啟單元(例如開啟單元801)使用的實體單元(例如圖6的實體單元610(0))被寫滿，則此實體單元可被關閉而無法再被寫入資料。同時，另一個實體單元(例如圖6中的實體單元610(1))可被選擇作為新的開啟單元，以儲存其他來自主機系統11的資料。
在一範例實施例中，在第一實體單元作為開啟單元使用的狀態下(即第一實體單元被寫滿之前)，奇偶單元P1~P4中的至少部分奇偶單元可不被儲存至第一實體單元(或可複寫式非揮發性記憶體模組406中的其他儲存位置)。因此，當需要使用到奇偶單元P1~P4中的至少部分奇偶單元來解碼資料時，記憶體管理電路502可從主機系統11讀取所需的奇偶單元。
在一範例實施例中，在第一實體單元作為開啟單元使用的狀態下(即第一實體單元被寫滿之前)，記憶體管理電路502可利 用至少一H2D存取操作(亦稱為第三H2D存取操作)從主機系統11讀取至少一奇偶單元(亦稱為第三奇偶單元)。所述第三奇偶單元可屬於前述第一奇偶單元或前述第二奇偶單元中的任一者。然後，編碼電路508可根據所述第三奇偶單元解碼從第一實體單元讀取的資料。
以圖8為例，在當前的開啟單元801被寫滿之前，若來自主機系統11的某一讀取指令指示讀取資料單元D1~D12中的任一者，則記憶體管理電路502可利用至少一H2D存取操作從主機記憶體緩存器71中讀取奇偶單元P1~P4的至少其中之一。然後，編碼電路508可根據來自主機系統11的奇偶單元來解碼從開啟單元801中讀取的資料單元D1~D12的至少其中之一(例如更正資料中的錯誤)。
在一範例實施例中，在第一實體單元不作為開啟單元使用的狀態下(即第一實體單元已被寫滿)，記憶體管理電路502可利用至少一H2D存取操作(亦稱為第四H2D存取操作)從主機系統11讀取至少一奇偶單元(亦稱為第四奇偶單元)。所述第四奇偶單元可屬於前述第一奇偶單元或前述第二奇偶單元中的任一者。編碼電路508可根據所述第四奇偶單元產生至少一奇偶單元(亦稱為第五奇偶單元)。接著，記憶體管理電路502可將所述第五奇偶單元儲存至某一實體單元(亦稱為第二實體單元)。爾後，編碼電路508可根據從第二實體單元讀取的所述第五奇偶單元解碼從前述第一實體單元讀取的資料。
圖9是根據本發明的一範例實施例所繪示的產生與儲存奇偶單元的示意圖。請參照圖9，接續於圖8的範例實施例，在開啟單元801被寫滿後，新的開啟單元901(即第二實體單元)可被決定。接著，在某一時間點，記憶體管理電路502可經由處於閒置狀態或低傳輸量狀態的通道701來從主機記憶體緩存器71讀取奇偶單元P1~P4的至少其中之一。然後，編碼電路508可根據從主機記憶體緩存器71讀取的奇偶單元來產生新的奇偶單元P1’及/或P2’。記憶體管理電路502可將所產生的奇偶單元P1’及/或P2’儲存至開啟單元901(或可複寫式非揮發性記憶體模組406中的其他儲存位置)。爾後，儲存於新的開啟單元901(即第二實體單元)中的奇偶單元P1’及/或P2’即可用以解碼儲存於舊的開啟單元801(即第一實體單元)中的資料單元D1~D12。
以圖9為例，在一範例實施例中，記憶體管理電路502可利用兩個H2D存取操作來從主機記憶體緩存器71讀取奇偶單元P2與P4。記憶體管理電路502可將奇偶單元P2作為奇偶單元P1’而儲存至開啟單元901。另一方面，編碼電路508可對奇偶單元P2與P4進行編碼以產生奇偶單元P2’。記憶體管理電路502可將奇偶單元P2’儲存至開啟單元901。爾後，當從可複寫式非揮發性記憶體模組406讀取資料單元D1~D12中的至少一者時，奇偶單元P1’及/或P2’可被讀取並且用以解碼資料單元D1~D12以更正其中可能存在的錯誤。例如，奇偶單元P1’可專用於資料單元D1~D6的解碼，而奇偶單元P2’可專用於資料單元D7~D12的解碼。
須注意的是，在圖8的一範例實施例中，奇偶單元P4是對資料單元D1~D12進行編碼而產生。但是，在圖9的一範例實施例中，奇偶單元P1’與P2’是對來自主機記憶體緩存器71的奇偶單元P2與P4進行處理(例如編碼)而產生。換言之，在圖9的一範例實施例中，在完成對於資料單元D1~D12的編碼後，奇偶單元P1’與P2’的產生並不涉及資料單元D1~D12中任一者的編碼。
在圖8的一範例實施例中，奇偶單元P4也可直接儲存至可複寫式非揮發性記憶體模組406以用於後續對於資料單元D1~D12的解碼。但是，相較於圖8的範例實施例中，圖9的範例實施例中產生的奇偶單元P1’與P2’對資料單元D1~D12的錯誤更正能力會高於單一個奇偶單元P4對資料單元D1~D12的錯誤更正能力。例如，在讀取資料單元時，奇偶單元P4可能無法更正同時出現於資料單元D2與D5中的錯誤位元，但奇偶單元P1’與P2’可以更正同時出現於資料單元D2與D5中的錯誤位元。
或者，在圖8的一範例實施例中，當前產生的奇偶單元P2可以直接作為奇偶單元P1’而儲存至可複寫式非揮發性記憶體模組406。後續在圖9的範例實施例中，只要產生奇偶單元P2’並將奇偶單元P2’儲存至可複寫式非揮發性記憶體模組406即可。
須注意的是，在圖8與圖9的範例實施例中，是以資料單元D1~D12作為待儲存的資料單元的範例。然而，在其他範例實施例中，更多的資料單元可以被讀取與編碼，本發明不加以限制。此外，在圖9的範例實施例中，是以一個奇偶單元保護六個 資料單元作為範例。然而，在其他範例實施例中，更多或更少的資料單元可以被單一個奇偶單元保護，本發明不加以限制。
須注意的是，雖然前述範例實施例皆是以位於主機系統11的主機記憶體緩存器71作為緩存過渡資料(例如奇偶單元P1~P4)的儲存空間。然而，在另一範例實施例中，主機記憶體緩存器71亦可以是以可複寫式非揮發性記憶體模組406中的一個特定儲存空間來取代。藉此，前述範例實施例中記憶體儲存裝置10與主機系統11之間的互動也可以是以記憶體控制電路單元404與可複寫式非揮發性記憶體模組406之間的互動來取代，相關操作細節在此不重複贅述。
圖10是根據本發明的一範例實施例所繪示的編碼控制方法的流程圖。請參照圖10，在步驟S1001中，利用多個第一主機至裝置(H2D)存取操作從主機系統讀取多個第一資料單元。在步驟S1002中，由編碼電路執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元。在步驟S1003中，利用至少一第一裝置至主機(D2H)存取操作將所述至少一第一奇偶單元傳送至所述主機系統。在步驟S1004中，利用多個第二H2D存取操作從所述主機系統讀取多個第二資料單元。在步驟S1005中，在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，由所述編碼電路執行第二編碼操作以根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至少一第二奇偶單元。在步驟S1006中，利用至少一第二D2H存取操作將所 述至少一第二奇偶單元傳送至所述主機系統。在步驟S1007中，將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的第一實體單元。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可在資料單元的編碼與傳輸中減少編碼操作中產生的過渡資料對於H2D通道的頻寬占用。藉此，可提高在主機記憶體緩存架構下的資料傳輸及/或編碼效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1001:步驟(利用多個第一主機至裝置(H2D)存取操作從主機系統讀取多個第一資料單元)
S1002:步驟(由編碼電路執行第一編碼操作以根據所述多個第一資料單元產生至少一第一奇偶單元)
S1003:步驟(利用至少一第一裝置至主機(D2H)存取操作將所述至少一第一奇偶單元傳送至所述主機系統)
S1004:步驟(利用多個第二H2D存取操作從所述主機系統讀取多個第二資料單元)
S1005:步驟(在不從所述主機系統讀取所述至少一第一奇偶單元中的任一者的前提下，由所述編碼電路執行第二編碼操作以 根據所述至少一第一奇偶單元的至少其中之一與所述多個第二資料單元產生至少一第二奇偶單元)
S1006:步驟(利用至少一第二D2H存取操作將所述至少一第二奇偶單元傳送至所述主機系統)
S1007:步驟(將所述多個第一資料單元與所述多個第二資料單元儲存至所述多個實體單元中的第一實體單元)

Claims (27)

  1. 一種編碼控制方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一編碼電路與一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體單元，且該編碼控制方法包括： 利用多個第一主機至裝置存取操作從一主機系統讀取多個第一資料單元； 由該編碼電路執行一第一編碼操作以根據該多個第一資料單元產生至少一第一奇偶單元； 利用至少一第一裝置至主機存取操作將該至少一第一奇偶單元傳送至該主機系統； 利用多個第二主機至裝置存取操作從該主機系統讀取多個第二資料單元； 在不從該主機系統讀取該至少一第一奇偶單元中的任一者的前提下，由該編碼電路執行一第二編碼操作以根據該至少一第一奇偶單元的至少其中之一與該多個第二資料單元產生至少一第二奇偶單元； 利用至少一第二裝置至主機存取操作將該至少一第二奇偶單元傳送至該主機系統；以及 將該多個第一資料單元與該多個第二資料單元儲存至該多個實體單元中的一第一實體單元。
  2. 如請求項1所述的編碼控制方法，其中該多個第一主機至裝置存取操作、該至少一第一裝置至主機存取操作、該多個第二主機至裝置存取操作及該至少一第二裝置至主機存取操作是用以存取該主機系統的一主機記憶體緩存器。
  3. 如請求項1所述的編碼控制方法，更包括： 將該第一實體單元決定為一開啟單元；以及 在該第一實體單元作為該開啟單元使用的狀態下，將來自該主機系統的該多個第一資料單元與該多個第二資料單元儲存至該第一實體單元。
  4. 如請求項1所述的編碼控制方法，其中該第一編碼操作包括： 對該多個第一資料單元中的至少兩個資料單元執行一跨頁編碼，以使該至少一第一奇偶單元中的單一個奇偶單元適於保護該多個第一資料單元中屬於多個實體頁的資料。
  5. 如請求項4所述的編碼控制方法，其中該至少一第一奇偶單元中的每一者屬於一第一類奇偶單元，且該第一編碼操作更包括： 對該多個第一資料單元中的單一個資料單元執行一單頁編碼以產生一第二類奇偶單元，其中該第二類奇偶單元適於保護該多個第一資料單元中屬於單一個實體頁的資料。
  6. 如請求項1所述的編碼控制方法，更包括： 在該第一實體單元作為一開啟單元使用的狀態下，利用至少一第三主機至裝置存取操作從該主機系統讀取至少一第三奇偶單元，其中該至少一第三奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元；以及 由該編碼電路根據該至少一第三奇偶單元解碼從該第一實體單元讀取的資料。
  7. 如請求項1所述的編碼控制方法，更包括： 在該第一實體單元不作為一開啟單元使用的狀態下，利用至少一第四主機至裝置存取操作從該主機系統讀取至少一第四奇偶單元，其中該至少一第四奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元； 由該編碼電路根據該至少一第四奇偶單元產生至少一第五奇偶單元；以及 將該至少一第五奇偶單元儲存至該多個實體單元中的一第二實體單元。
  8. 如請求項7所述的編碼控制方法，更包括： 在該第一實體單元不作為該開啟單元使用的狀態下，由該編碼電路根據該至少一第五奇偶單元解碼從該第一實體單元讀取的資料。
  9. 如請求項1所述的編碼控制方法，更包括： 從該主機系統接收一請求，其中該請求用以詢問該記憶體儲存裝置是否支援一主機記憶體緩存； 根據該請求提供一回應至該主機系統；以及 由該主機系統根據該回應致能一主機記憶體緩存器供該記憶體儲存裝置存取。
  10. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以利用多個第一主機至裝置存取操作從該主機系統讀取多個第一資料單元， 該記憶體控制電路單元更用以執行一第一編碼操作以根據該多個第一資料單元產生至少一第一奇偶單元， 該記憶體控制電路單元更用以利用至少一第一裝置至主機存取操作將該至少一第一奇偶單元傳送至該主機系統， 該記憶體控制電路單元更用以利用多個第二主機至裝置存取操作從該主機系統讀取多個第二資料單元， 在不從該主機系統讀取該至少一第一奇偶單元中的任一者的前提下，該記憶體控制電路單元更用以執行一第二編碼操作以根據該至少一第一奇偶單元的至少其中之一與該多個第二資料單元產生至少一第二奇偶單元， 該記憶體控制電路單元更用以利用至少一第二裝置至主機存取操作將該至少一第二奇偶單元傳送至該主機系統，並且 該記憶體控制電路單元更用以將該多個第一資料單元與該多個第二資料單元儲存至該多個實體單元中的一第一實體單元。
  11. 如請求項10所述的記憶體儲存裝置，其中該多個第一主機至裝置存取操作、該至少一第一裝置至主機存取操作、該多個第二主機至裝置存取操作及該至少一第二裝置至主機存取操作是用以存取該主機系統的一主機記憶體緩存器。
  12. 如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 將該第一實體單元決定為一開啟單元；以及 在該第一實體單元作為該開啟單元使用的狀態下，將來自該主機系統的該多個第一資料單元與該多個第二資料單元儲存至該第一實體單元。
  13. 如請求項10所述的記憶體儲存裝置，其中該第一編碼操作包括： 對該多個第一資料單元中的至少兩個資料單元執行一跨頁編碼，以使該至少一第一奇偶單元中的單一個奇偶單元適於保護該多個第一資料單元中屬於多個實體頁的資料。
  14. 如請求項13所述的記憶體儲存裝置，其中該至少一第一奇偶單元中的每一者屬於一第一類奇偶單元，且該第一編碼操作更包括： 對該多個第一資料單元中的單一個資料單元執行一單頁編碼以產生一第二類奇偶單元，其中該第二類奇偶單元適於保護該多個第一資料單元中屬於單一個實體頁的資料。
  15. 如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 在該第一實體單元作為一開啟單元使用的狀態下，利用至少一第三主機至裝置存取操作從該主機系統讀取至少一第三奇偶單元，其中該至少一第三奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元；以及 根據該至少一第三奇偶單元解碼從該第一實體單元讀取的資料。
  16. 如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 在該第一實體單元不作為一開啟單元使用的狀態下，利用至少一第四主機至裝置存取操作從該主機系統讀取至少一第四奇偶單元，其中該至少一第四奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元； 根據該至少一第四奇偶單元產生至少一第五奇偶單元；以及 將該至少一第五奇偶單元儲存至該多個實體單元中的一第二實體單元。
  17. 如請求項16所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 在該第一實體單元不作為該開啟單元使用的狀態下，根據該至少一第五奇偶單元解碼從該第一實體單元讀取的資料。
  18. 如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 從該主機系統接收一請求，其中該請求用以詢問該記憶體儲存裝置是否支援一主機記憶體緩存； 根據該請求提供一回應至該主機系統，並且 該主機系統用以根據該回應致能一主機記憶體緩存器供該記憶體儲存裝置存取。
  19. 一種記憶體控制電路單元，用以控制一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一編碼電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該編碼電路， 其中該記憶體管理電路用以利用多個第一主機至裝置存取操作從該主機系統讀取多個第一資料單元， 該編碼電路用以執行一第一編碼操作以根據該多個第一資料單元產生至少一第一奇偶單元， 該記憶體管理電路更用以利用至少一第一裝置至主機存取操作將該至少一第一奇偶單元傳送至該主機系統， 該記憶體管理電路更用以利用多個第二主機至裝置存取操作從該主機系統讀取多個第二資料單元， 在不從該主機系統讀取該至少一第一奇偶單元中的任一者的前提下，該編碼電路更用以執行一第二編碼操作以根據該至少一第一奇偶單元的至少其中之一與該多個第二資料單元產生至少一第二奇偶單元， 該記憶體管理電路更用以利用至少一第二裝置至主機存取操作將該至少一第二奇偶單元傳送至該主機系統，並且 該記憶體管理電路更用以將該多個第一資料單元與該多個第二資料單元儲存至該多個實體單元中的一第一實體單元。
  20. 如請求項19所述的記憶體控制電路單元，其中該多個第一主機至裝置存取操作、該至少一第一裝置至主機存取操作、該多個第二主機至裝置存取操作及該至少一第二裝置至主機存取操作是用以存取該主機系統的一主機記憶體緩存器。
  21. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 將該第一實體單元決定為一開啟單元；以及 在該第一實體單元作為該開啟單元使用的狀態下，將來自該主機系統的該多個第一資料單元與該多個第二資料單元儲存至該第一實體單元。
  22. 如請求項19所述的記憶體控制電路單元，其中該第一編碼操作包括： 對該多個第一資料單元中的至少兩個資料單元執行一跨頁編碼，以使該至少一第一奇偶單元中的單一個奇偶單元適於保護該多個第一資料單元中屬於多個實體頁的資料。
  23. 如請求項22所述的記憶體控制電路單元，其中該至少一第一奇偶單元中的每一者屬於一第一類奇偶單元，且該第一編碼操作更包括： 對該多個第一資料單元中的單一個資料單元執行一單頁編碼以產生一第二類奇偶單元，其中該第二類奇偶單元適於保護該多個第一資料單元中屬於單一個實體頁的資料。
  24. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該第一實體單元作為一開啟單元使用的狀態下，利用至少一第三主機至裝置存取操作從該主機系統讀取至少一第三奇偶單元，其中該至少一第三奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元，並且 該編碼電路更用以根據該至少一第三奇偶單元解碼從該第一實體單元讀取的資料。
  25. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該第一實體單元不作為一開啟單元使用的狀態下，利用至少一第四主機至裝置存取操作從該主機系統讀取至少一第四奇偶單元，其中該至少一第四奇偶單元包含屬於該至少一第一奇偶單元或該至少一第二奇偶單元的一奇偶單元， 該編碼電路更用以根據該至少一第四奇偶單元產生至少一第五奇偶單元，並且 該記憶體管理電路更用以將該至少一第五奇偶單元儲存至該多個實體單元中的一第二實體單元。
  26. 如請求項25所述的記憶體控制電路單元，其中該編碼電路更用以在該第一實體單元不作為該開啟單元使用的狀態下，根據該至少一第五奇偶單元解碼從該第一實體單元讀取的資料。
  27. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 從該主機系統接收一請求，其中該請求用以詢問該記憶體控制電路單元是否支援一主機記憶體緩存； 根據該請求提供一回應至該主機系統，並且 該主機系統用以根據該回應致能一主機記憶體緩存器供該記憶體控制電路單元存取。
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