TW202311950A - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：對從實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼，其中所述實體單元集合包含可複寫式非揮發性記憶體模組中的多個第一實體單元；響應於所述多個第一資料訊框的整體解碼結果符合第一條件，獲得與所述實體單元集合有關的錯誤評估資訊，其中所述錯誤評估資訊反映所述實體單元集合的位元錯誤狀態；根據所述錯誤評估資訊獲得可靠度資訊；以及根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。
一般來說，為了確保可複寫式非揮發性記憶體模組中資料的正確性，資料會先被編碼然後再被存入可複寫式非揮發性記憶體模組中。在讀取資料時，從可複寫式非揮發性記憶體模組讀取的資料會被解碼以嘗試更正其中的錯誤。若資料中的錯誤皆被更正，更正的資料才會被傳回給主機系統。在某些編/解碼技術中，儲存於多個實體頁的資料可能被編碼為同一個區塊碼。屬於同一個區塊碼的資料可以彼此保護。例如，當區塊碼中的某一資料無法經由其本身的錯誤校正碼來更正時，此區塊碼中儲存於其他實體頁的資料可用於協助此資料進行錯誤更正。但是，傳統上區塊碼的編/解碼與實體頁的單頁編/解碼是彼此獨立的。
本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可根據特定實體單元集合的錯誤評估資訊來提升對於此實體單元集合中的資料訊框的解碼能力。
本發明的範例實施例提供一種解碼方法，其用於記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述解碼方法包括：對從實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼，其中所述實體單元集合包含所述多個實體單元中的多個第一實體單元；響應於所述多個第一資料訊框的整體解碼結果符合第一條件，獲得與所述實體單元集合有關的錯誤評估資訊，其中所述錯誤評估資訊反映所述實體單元集合的位元錯誤狀態；根據所述錯誤評估資訊獲得可靠度資訊；以及根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。
在本發明的一範例實施例中，獲得與所述實體單元集合有關的所述錯誤評估資訊的步驟包括：根據所述多個第一資料訊框的所述整體解碼結果統計所述多個第一資料訊框中解碼失敗的訊框之總數；以及根據所述總數獲得所述錯誤評估資訊。
在本發明的一範例實施例中，獲得與所述實體單元集合有關的所述錯誤評估資訊的步驟包括：對所述多個第一資料訊框執行整合邏輯操作；以及根據所述整合邏輯操作的執行結果獲得所述錯誤評估資訊。
在本發明的一範例實施例中，根據所述整合邏輯操作的所述執行結果獲得所述錯誤評估資訊的步驟包括：獲得資料序列，其反映所述整合邏輯操作的所述執行結果；統計所述資料序列中的至少一特定位元的總數；以及根據所述總數獲得所述錯誤評估資訊。
在本發明的一範例實施例中，根據所述錯誤評估資訊獲得所述可靠度資訊的步驟包括：根據所述錯誤評估資訊將所述可靠度資訊中的至少部分資訊從第一資訊調整為第二資訊，其中所述第一資訊不同於所述第二資訊。
在本發明的一範例實施例中，所述解碼方法更包括：響應於所述多個第一資料訊框的所述整體解碼結果不符合所述第一條件，對所述多個第一資料訊框執行多訊框解碼。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以對從實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼，所述實體單元集合包含所述多個實體單元中的多個第一實體單元。響應於所述多個第一資料訊框的整體解碼結果符合第一條件，所述記憶體控制電路單元更用以獲得與所述實體單元集合有關的錯誤評估資訊，其中所述錯誤評估資訊反映所述實體單元集合的位元錯誤狀態。所述記憶體控制電路單元更用以根據所述錯誤評估資訊獲得可靠度資訊。所述記憶體控制電路單元更用以根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以響應於所述多個第一資料訊框的所述整體解碼結果不符合所述第一條件，對所述多個第一資料訊框執行多訊框解碼。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述錯誤檢查與校正電路用以對從實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼。所述實體單元集合包含所述多個實體單元中的多個第一實體單元。響應於所述多個第一資料訊框的整體解碼結果符合第一條件，所述記憶體管理電路更用以獲得與所述實體單元集合有關的錯誤評估資訊，其中所述錯誤評估資訊反映所述實體單元集合的位元錯誤狀態。所述記憶體管理電路更用以根據所述錯誤評估資訊獲得可靠度資訊。所述錯誤檢查與校正電路更用以根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。
在本發明的一範例實施例中，所述錯誤評估資訊包括計數值，且所述計數值正相關於所述實體單元集合的位元錯誤率。
在本發明的一範例實施例中，獲得與所述實體單元集合有關的所述錯誤評估資訊的操作包括：根據所述多個第一資料訊框的所述整體解碼結果統計所述多個第一資料訊框中解碼失敗的訊框之總數；以及根據所述總數獲得所述錯誤評估資訊。
在本發明的一範例實施例中，獲得與所述實體單元集合有關的所述錯誤評估資訊的操作包括：對所述多個第一資料訊框執行整合邏輯操作；以及根據所述整合邏輯操作的執行結果獲得所述錯誤評估資訊。
在本發明的一範例實施例中，根據所述整合邏輯操作的所述執行結果獲得所述錯誤評估資訊的操作包括：獲得資料序列，其反映所述整合邏輯操作的所述執行結果；統計所述資料序列中的至少一特定位元的總數；以及根據所述總數獲得所述錯誤評估資訊。
在本發明的一範例實施例中，根據所述錯誤評估資訊獲得所述可靠度資訊的操作包括：根據所述錯誤評估資訊將所述可靠度資訊中的至少部分資訊從第一資訊調整為第二資訊，其中所述第一資訊不同於所述第二資訊。
在本發明的一範例實施例中，所述錯誤檢查與校正電路更用以響應於所述多個第一資料訊框的所述整體解碼結果不符合所述第一條件，對所述多個第一資料訊框執行多訊框解碼。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以對從實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼。所述實體單元集合包含所述多個實體單元中的多個第一實體單元。響應於所述多個第一資料訊框的整體解碼結果符合第一條件，所述記憶體控制電路單元更新可靠度資訊並根據經更新的所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。響應於所述多個第一資料訊框的所述整體解碼結果不符合所述第一條件，所述記憶體控制電路單元更用以對所述多個第一資料訊框執行多訊框解碼。
在本發明的一範例實施例中，所述第一條件包括所述多個第一資料訊框中解碼失敗的訊框之總數大於臨界值。
基於上述，在對儲存至特定實體單元集合的多個第一資料訊框執行多訊框編碼後，可獲得與所述實體單元集合有關的錯誤評估資訊。特別是，所述錯誤評估資訊可反映所述實體單元集合整體的位元錯誤狀態。爾後，可根據所述錯誤評估資訊獲得可靠度資訊並根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行單訊框解碼。藉此，可提升對於此實體單元集合中的資料訊框的解碼能力。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52、記憶體介面53及錯誤檢查與校正電路54。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。例如，錯誤檢查與校正電路54可支援低密度奇偶檢查碼(Low Density Parity Check code, LDPC code)、BCH碼、里德-所羅門碼(Reed-solomon code, RS code)、互斥或(Exclusive OR, XOR)碼等各式編/解碼演算法。
錯誤檢查與校正電路54執行編/解碼的基本單位是一個訊框(frame)(亦稱為資料訊框)。一個訊框可包括多個資料位元。在一範例實施例中，一個訊框包括256個位元。然而，在另一範例實施例中，一個訊框也可以包括更多(例如4K bytes)或更少的位元。
錯誤檢查與校正電路54可對單一訊框中的資料進行單訊框(single-frame)編碼與解碼，且錯誤檢查與校正電路54也可以針對多個訊框中的資料進行多訊框(multi-frame)編碼與解碼。在一範例實施例中，錯誤檢查與校正電路54是基於LDPC碼來執行單訊框編碼與解碼，且本發明不限於此。在一範例實施例中，錯誤檢查與校正電路54是基於BCH碼、RS碼及/或XOR碼來執行多訊框編碼與解碼，且本發明不限於此。根據所採用的編/解碼演算法，錯誤檢查與校正電路54可以編碼欲保護的資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。爾後，經由編碼產生的錯誤更正碼及/或錯誤檢查碼可用來更正欲保護之資料中的錯誤。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為奇偶資料。
在一範例實施例中，記憶體控制電路單元42還包括緩衝記憶體55與電源管理電路56。緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
在一範例實施例中，記憶體管理電路51可使用實體單元集合來管理實體單元610(0)~610(A)。一個實體單元集合可包含多個實體單元。一個實體單元集合可用以儲存多個訊框。一個實體單元可用以儲存一或多個訊框。單一個實體單元集合可包含相同(或不同)記憶體平面、相同(或不同)記憶體晶粒及/或相同(或不同)晶片致能(Chip Enable, CE)區域中的實體單元。
在一範例實施例中，錯誤檢查與校正電路54可對儲存至某一實體單元集合的多個訊框執行多訊框編碼，以藉由所述多訊框編碼所產生的奇偶資料來保護此些訊框中的資料。在一範例實施例中，錯誤檢查與校正電路54可對從某一實體單元集合讀取出來的多個訊框執行多訊框解碼，以藉由所述多訊框編碼所產生的奇偶資料來更正此些訊框中的錯誤。在一範例實施例中，錯誤檢查與校正電路54可對儲存至某一實體單元的單一個訊框執行單訊框編碼，以藉由所述單訊框編碼所產生的奇偶資料來保護此單一訊框中的資料。在一範例實施例中，錯誤檢查與校正電路54可對從某一實體單元讀取出來的單一個訊框執行單訊框解碼，以藉由所述單訊框編碼所產生的奇偶資料來更正此單一訊框中的錯誤。
圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。請參照圖7，訊框710(1)~710(n)包含儲存至某一實體單元集合(亦稱為第一實體單元集合)中的資料。例如，第一實體單元集合可包含圖6中的實體單元(亦稱為第一實體單元)610(1)~610(n)。其中，訊框710(k)包含欲儲存至實體單元610(k)的資料，且k介於1至n之間。訊框710(1)~710(n)中的資料可包含主機系統10所發送的寫入指令所指示儲存的資料。或者，訊框710(1)~710(n)中的資料亦可包含從可複寫式非揮發性記憶體模組43中讀取並等待回存至可複寫式非揮發性記憶體模組43的資料。
在一範例實施例中，錯誤檢查與校正電路54可對訊框710(1)~710(n)執行多訊框編碼，以產生訊框710(p)。訊框710(p)中的資料包含用以保護訊框710(1)~710(n)的奇偶資料。例如，當對訊框710(1)~710(n)執行多訊框解碼時，訊框710(p)中的奇偶資料可用以偵測及/或更正訊框710(1)~710(n)中的錯誤。
在一範例實施例中，在多訊框編碼中，是以每一個位元(或位元組)所在的位置為依據來對訊框710(1)~710(n)中的資料進行編碼。例如，位於位置701(1)的位元b(11)、b(21)、…、b(n1)可被編碼以獲得訊框710(p)中的位元b(p1)，位於位置701(2)的位元b(12)、b(22)、…、b(n2)可被編碼以獲得訊框710(p)中的位元b(p2)；以此類推，位於位置701(m)的位元b(1m)、b(2m)、…、b(nm)可被編碼以獲得訊框710(p)中的位元b(pm)。爾後，在多訊框解碼中，訊框710(p)中的位元(亦稱為奇偶位元)可用以偵測及/或更正訊框710(1)~710(n)中的錯誤位元。例如，訊框710(p)中的位元b(p2)可用以偵測或更正位置701(2)中的一或多個錯誤位元。
須注意的是，在一範例實施例中，位置701(1)~701(m)的任一者所涵蓋的多個位元的排列方式可能與圖7所示的排列方式不同，本發明不加以限制。此外，在一範例實施例中，包含奇偶資料的訊框710(p)的數目也可以是2個或更多，以提供不同或更佳的多訊框解碼能力，本發明不加以限制。
在一範例實施例中，錯誤檢查與校正電路54可對訊框710(1)~710(n)及710(p)中的訊框710(j)執行單訊框編碼，以產生用以保護訊框710(j)的奇偶資料，其中j介於1至n之間或j可為p。爾後，在單訊框解碼中，經由對訊框710(j)執行單訊框編碼所產生的奇偶資料可用以偵測及/或更正訊框710(j)中的錯誤位元。
在一範例實施例中，訊框710(p)中經由執行多訊框編碼而產生的奇偶資料亦稱為容錯式磁碟陣列(Redundant Array of Independent Disks, RAID)錯誤更正碼。在一範例實施例中，訊框710(1)~710(n)及710(p)亦可合併視為是一個區塊碼。訊框710(1)~710(n)及710(p)可被儲存至所述多個第一實體單元中。
在一範例實施例中，當欲讀取第一實體單元集合中的某一個實體單元所儲存的資料時，記憶體管理電路51可發送讀取指令序列至可複寫式非揮發性記憶體模組43。此讀取指令序列可指示可複寫式非揮發性記憶體模組43從特定實體單元中讀取資料。可複寫式非揮發性記憶體模組43可根據此讀取指令序列將從特定實體單元中讀取的資料回傳給記憶體管理電路51。錯誤檢查與校正電路54可對包含所述資料的訊框執行單訊框解碼。例如，若此訊框中的資料是基於LDPC碼來進行單訊框編碼，則錯誤檢查與校正電路54可基於LDPC碼來對此訊框進行單訊框解碼。若解碼成功(表示此訊框中的資料是正確的及/或錯誤已被更正)，則錯誤檢查與校正電路54可輸出解碼成功的資料。然而，若解碼失敗(表示此訊框為單訊框解碼所無法更正的訊框)，則錯誤檢查與校正電路54可啟動多訊框解碼程序來對包含此訊框的多個訊框執行多訊框解碼。例如，若此訊框原先是基於RS(或XOR)碼來進行多訊框編碼，則錯誤檢查與校正電路54可同樣基於RS(或XOR)碼來對此訊框進行多訊框解碼。在一範例實施例中，單訊框解碼所無法更正的訊框亦稱為UECC訊框。
須注意的是，在基於RS碼的多訊框解碼中，待解碼的訊框中最多只能同時存在兩個UECC訊框。若待解碼的訊框中同時包含三個或更多UECC訊框，則基於RS碼的多訊框解碼將無法更正此些訊框中的錯誤。類似的，在基於XOR碼的多訊框解碼中，待解碼的訊框中最多只能同時存在一個UECC訊框。若待解碼的訊框中同時包含兩個或更多UECC訊框，則基於XOR碼的多訊框解碼將無法更正此些訊框中的錯誤。因此，在進入多訊框解碼程序後，藉由減少待解碼的訊框中UECC訊框的總數，將可有效提高多訊框解碼的解碼成功率。
在一範例實施例中，在進入所述多訊框解碼程序(例如對於某一訊框的單訊框解碼失敗)後，記憶體管理電路51可指示錯誤檢查與校正電路54對從第一實體單元集合讀取的多個訊框(亦稱為第一資料訊框)分別執行單訊框解碼。例如，每一個第一資料訊框是從第一實體單元集合中的某一個實體單元(即第一實體單元)中讀取出來。然後，記憶體管理電路51可判斷所述多個第一資料訊框的整體解碼結果是否符合特定條件(亦稱為第一條件)。
在一範例實施例中，所述第一條件包括所述多個第一資料訊框中在單訊框解碼中解碼失敗的訊框(即UECC訊框)之總數大於臨界值。例如，所述臨界值可為1或2。例如，在一範例實施例中，若多訊框編/解碼是基於XOR碼執行，則所述所述臨界值可為1。或者，在一範例實施例中，若多訊框編/解碼是基於RS碼執行，則所述所述臨界值可為2。在一範例實施例中，響應於所述多個第一資料訊框中UECC訊框之總數大於臨界值，記憶體管理電路51可判定所述多個第一資料訊框的整體解碼結果符合第一條件。反之，響應於所述多個第一資料訊框中UECC訊框之總數不大於臨界值，記憶體管理電路51可判定所述多個第一資料訊框的整體解碼結果不符合第一條件。
在一範例實施例中，響應於所述多個第一資料訊框的整體解碼結果符合第一條件，記憶體管理電路51可嘗試更新於單訊框解碼中使用的可靠度資訊。然後，錯誤檢查與校正電路54可根據經更新的可靠度資訊對從所述多個第一實體單元的其中之一讀取的訊框(亦稱為第二資料訊框)執行單訊框解碼。藉由更新所述可靠度資訊，可嘗試提高對第二資料訊框的執行單訊框解碼的解碼成功率。若第二資料訊框被成功解碼，則所述多個第一資料訊框中UECC訊框之總數可被對應減少(例如減1)。若所述多個第一資料訊框中UECC訊框之總數被減少至不大於所述臨界值，則記憶體管理電路51可判定所述多個第一資料訊框的整體解碼結果不符合第一條件。
在一範例實施例中，響應於所述多個第一資料訊框的整體解碼結果不符合第一條件，記憶體管理電路51可指示錯誤檢查與校正電路54對所述多個第一資料訊框執行多訊框解碼。在此多訊框解碼中，所述多個第一資料訊框中的資料可被執行跨訊框的邏輯運算，以嘗試更正此些資料中的錯誤。特別是，在所述多個第一資料訊框的整體解碼結果不符合第一條件的狀況下(即所述多個第一資料訊框中UECC訊框之總數不大於臨界值)，此多訊框解碼有很高的機率(甚至可確保)可以完全更正所述多個第一資料訊框中的所有錯誤。藉此，在進入多訊框解碼程序後，藉由逐漸減少或收斂待解碼的訊框中UECC訊框的總數，將可有效提高多訊框解碼的解碼成功率。
在一範例實施例中，響應於所述多個第一資料訊框的整體解碼結果符合第一條件，記憶體管理電路51可獲得與第一實體單元集合有關的錯誤評估資訊。此錯誤評估資訊可反映第一實體單元集合的位元錯誤狀態。例如，此錯誤評估資訊可概略反映從第一實體單元集合讀取出來的資料(即所述多個第一資料訊框)所包含的錯誤位元的總數是多還是少。記憶體管理電路51可根據此錯誤評估資訊獲得可靠度資訊。例如，此可靠度資訊可包括可於單訊框解碼中使用的對數相似性比值(Log Likelihood Ratio, LLR)。錯誤檢查與校正電路54可根據此可靠度資訊對所述第二資料訊框執行單訊框解碼。
在一範例實施例中，記憶體管理電路51可根據此錯誤評估資訊將所述可靠度資訊(例如LLR)中的至少部分資訊從某一資訊(亦稱為第一資訊)調整為另一資訊(亦稱為第二資訊)。第一資訊可不同於第二資訊。根據不同的錯誤評估資訊，記憶體管理電路51可對所述可靠度資訊(例如LLR)作不同程度的調整。爾後，錯誤檢查與校正電路54可基於調整後的可靠度資訊來對第二資料訊框執行單訊框解碼，從而提高對第二資料訊框的解碼成功率。在對第二資料訊框的單訊框解碼的解碼成功率提高的前提下，待解碼的訊框中單訊框解碼所無法更正的訊框的總數將可被減少，進而提高所述多訊框解碼的解碼成功率。
在一範例實施例中，所述錯誤評估資訊包括一個計數值。此計數值可正相關於第一實體單元集合整體的位元錯誤率。例如，第一實體單元集合整體的位元錯誤率越高，表示從第一實體單元集合讀取的資料中UECC訊框的總數及/錯誤位元的總數也會越多，則所述計數值將會越大。或者，從另一角度而言，所述計數值也可正相關於從第一實體單元集合讀取的資料中UECC訊框的總數及/或錯誤位元的總數。
在一範例實施例中，記憶體管理電路51可根據所述多個第一資料訊框的整體解碼結果獲得所述錯誤評估資訊。例如，記憶體管理電路51可根據所述多個第一資料訊框的整體解碼結果統計所述第一資料訊框中解碼失敗的訊框之總數(即UECC訊框的總數)。記憶體管理電路51可根據此總數獲得所述錯誤評估資訊。
圖8是根據本發明的一範例實施例所繪示的獲得錯誤評估資訊的示意圖。請參照圖8，以訊框810(1)~810(p)來表示所述多個第一資料訊框。在對訊框810(1)~810(p)各別執行單訊框解碼後，訊框810(1)~810(p)中的UECC訊框(例如訊框810(i))可被記錄，如圖8所示。記憶體管理電路51可統計訊框810(1)~810(p)中UECC訊框的總數並根據此總數來獲得計數值N。例如，計數值N可等於或反映訊框810(1)~810(p)中被標記為UECC的訊框總數。爾後，計數值N可被包含於所述錯誤評估資訊中並且被用於調整所述可靠度資訊。
在一範例實施例中，錯誤檢查與校正電路54可對所述多個第一資料訊框執行整合邏輯操作。記憶體管理電路51可根據所述整合邏輯操作的執行結果獲得所述錯誤評估資訊。在一範例實施例中，所述整合邏輯操作可包括對所述多個第一資料訊框執行包含XOR操作的邏輯操作。因此，所述整合邏輯操作的執行結果可概略反映所述多個第一資料訊框中的錯誤位元的總數。例如，在執行所述整合邏輯操作後，記憶體管理電路51可獲得一個資料序列，其反映所述整合邏輯操作的執行結果。記憶體管理電路51可統計此資料序列中的特定位元(例如位元“1”或“0”)的總數。記憶體管理電路51可根據此總數獲得所述錯誤評估資訊。
圖9是根據本發明的一範例實施例所繪示的獲得錯誤評估資訊的示意圖。請參照圖9，以訊框910(1)~910(p)來表示所述多個第一資料訊框。在對訊框910(1)~910(p)執行包含XOR操作的邏輯操作後，資料序列920可被獲得。例如，資料序列920可包括位元b(r1)~b(rm)。例如，位元b(r1)反映位元b(11)、b(21)…至b(p1)的XOR執行結果，如圖9所示。記憶體管理電路51可統計資料序列920中的位元“1”的總數並根據此總數來獲得計數值N。例如，計數值N可等於或反映資料序列920中的位元“1”的總數。此外，計數值N可概略反映訊框910(1)~910(p)中錯誤位元的總數。例如，訊框910(1)~910(p)中錯誤位元的總數越多，則資料序列920中的位元“1”的總數有很大的機率也會越多。爾後，計數值N可被包含於所述錯誤評估資訊中並且被用於調整所述可靠度資訊。
圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。請參照圖10，假設所述多個第一實體單元中的記憶胞的臨界電壓分布包括狀態1010與1020。狀態1010可用以表示此些記憶胞中用以儲存第一位元(或第一位元組合)的記憶胞的臨界電壓的分布狀態。狀態1020可用以表示此些記憶胞中用以儲存第二位元(或第二位元組合)的記憶胞的臨界電壓的分布狀態。例如，第一位元可為位元“0”(或第一位元組合可為位元“000”等)，且第二位元可為位元“1”(或第二位元組合可為位元“101”等)。此外，本發明不限制狀態1010與1020所各別對應的位元或位元組合。
在一範例實施例中，記憶體管理電路51可發送讀取指令序列至可複寫式非揮發性記憶體模組43，以指示使用讀取電壓準位1001~1005來讀取此些記憶胞。讀取電壓準位1001~1005的總數可以更多或更少。根據讀取電壓準位1001~1005對此些記憶胞的讀取結果，記憶體管理電路51可將此些記憶胞中的每一個記憶胞的臨界電壓辨識為屬於電壓範圍A~F的其中之一。爾後，假設某一個記憶胞的臨界電壓屬於電壓範圍A，則對應於電壓範圍A的可靠度資訊(例如LLR)可被用於單訊框解碼中，以解碼從此記憶胞讀取的資料位元。或者，假設某一個記憶胞的臨界電壓屬於電壓範圍C，則對應於電壓範圍C的可靠度資訊(例如LLR)可被用於單訊框解碼中，以解碼從此記憶胞讀取的資料位元，依此類推。
圖11是根據本發明的一範例實施例所繪示的可靠度資訊表格的示意圖。請參照圖11，假設表格資料1101中記載了不同的錯誤評估資訊所可對應採用的可靠度資訊。在一範例實施例中，若所獲得的錯誤評估資訊中的計數值N=N(1)，則根據表格資料1101，可靠度資訊LLR(0)中對應於電壓範圍A~F的參數值(例如LLR值)可被用於啟動多訊框解碼程序後的單訊框解碼中，以對從某一實體單元讀取的資料進行解碼(即單訊框解碼)。同理，若所獲得的錯誤評估資訊中的計數值N=N(2)或N(3)，則根據表格資料1101，可靠度資訊LLR(1)或LLR(2)中對應於電壓範圍A~F的參數值(例如LLR值)可被用於啟動多訊框解碼程序後的單訊框解碼中。
在一範例實施例中，假設先前單訊框解碼所使用的可靠度資訊為LLR(0)。在獲得最新的計數值N=N(2)後，單訊框解碼所使用的可靠度資訊可從LLR(0)被調整為LLR(1)。爾後，從第一實體單元讀取的至少一個訊框(即第二資料訊框)可基於可靠度資訊LLR(1)來執行單訊框解碼。在對應於計數值N=N(2)的位元錯誤狀態下，相較於可靠度資訊LLR(0)，基於可靠度資訊LLR(1)來執行單訊框解碼可提高單訊框解碼的解碼成功率。因此，在啟動多訊框解碼程序後，藉由採用更符合當前第一實體單元集合的位元錯誤狀態的可靠度資訊來執行單訊框解碼，可減少原先被判定為無法更正(即UECC)之訊框的總數，進而提高多訊框解碼的解碼成功率。
圖12是根據本發明的一範例實施例所繪示的解碼方法的流程圖。請參照圖12，在步驟S1201中，對從一實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼，其中所述實體單元集合包含多個第一實體單元。在步驟S1202中，判斷所述多個第一資料訊框的整體解碼結果是否符合第一條件。若是，則響應於所述多個第一資料訊框的整體解碼結果符合第一條件，在步驟S1203中，獲得與所述實體單元集合有關的錯誤評估資訊，其中所述錯誤評估資訊反映所述實體單元集合的位元錯誤狀態。在步驟S1204中，根據所述錯誤評估資訊獲得可靠度資訊。在步驟S1205中，根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼。另一方面，若步驟S1202判斷為否，則響應於所述多個第一資料訊框的整體解碼結果不符合第一條件，在步驟S1206中，對所述多個第一資料訊框執行多訊框解碼。
圖13與圖14是根據本發明的一範例實施例所繪示的解碼方法的流程圖。請參照圖13，在步驟S1301中，啟動對特定實體單元集合的多訊框解碼程序。在步驟S1302中，對從所述實體單元集合中的多個第一實體單元讀取的多個資料訊框分別執行單訊框解碼。在步驟S1303中，判斷所述多個資料訊框的整體解碼結果是否符合第一條件(例如判斷UECC訊框的總數是否大於臨界值)。若所述資料訊框的整體解碼結果不符合第一條件(例如UECC訊框的總數不大於臨界值)，在步驟S1304中，對所述多個資料訊框執行多訊框解碼。另一方面，若所述多個資料訊框的整體解碼結果符合第一條件(例如UECC訊框的總數大於臨界值)，進入圖14的步驟S1401。
請參照圖14，在步驟S1401中，獲得與所述實體單元集合有關的錯誤評估資訊。在步驟S1402中，根據所述錯誤評估資訊調整可靠度資訊。在步驟S1403中，根據經調整的可靠度資訊對所述多個資料訊框的其中之一執行單訊框解碼。在步驟S1404中，判斷所述單訊框解碼是否解碼成功。若未解碼成功(即解碼失敗)，在步驟S1405中，判斷是否所有可靠度資訊表格皆已使用。例如，此些可靠度資訊表格皆預先儲存於可複寫式非揮發性記憶體模組中。在單訊框解碼中，此些可靠度資訊表格可被依序使用以提供可用的可靠度資訊。
以圖11為例，不同的可靠度資訊表格可記載不同的表格資料1101。在啟動多訊框解碼程序後，計數值N(或錯誤評估資訊)可被用以查詢此些可靠度資訊表格的其中之一以獲得相應的可靠度資訊。若所有可靠度資訊表格未使用完畢，則可回到步驟S1402，使用計數值N(或錯誤評估資訊)來查詢另一個可靠度資訊表格以調整可靠度資訊並接續執行步驟S1403。另一方面，若在步驟S1404中判定解碼成功(表示UECC訊框的數量減一)或在步驟S1405中判定所有可靠度資訊表格皆已被使用，則進入圖13的步驟S1305。
回到圖13，在步驟S1305中，再次判斷所述多個資料訊框的整體解碼結果是否符合第一條件。若所述多個資料訊框的整體解碼結果不符合第一條件(例如UECC訊框的總數不大於臨界值)，在步驟S1304中，對所述多個資料訊框執行多訊框解碼。然而，若所述多個資料訊框的整體解碼結果符合第一條件(例如UECC訊框的總數大於臨界值)，在步驟S1306中，判斷是否已對屬於所述實體單元集合的所有資料訊框進行圖14的處理流程。若尚有未經過圖14的處理流程處理的資料訊框，則回到圖14的步驟S1401對此資料訊框進行處理。然而，若步驟S1306中判定所有的資料訊框皆已被處理，則在步驟S1307中判定解碼失敗並執行錯誤處理程序(例如回報主機系統發生存取錯誤)。
然而，圖12至圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12至圖14中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12至圖14的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可在啟動多訊框解碼程序之後，根據特定實體單元集合的錯誤評估資訊來獲得合適的可靠度資訊並根據所述可靠度資訊對從所述特定實體單元集合讀取的資料訊框執行單訊框解碼。特別是，在啟動多訊框解碼程序之後，若所述實體單元集合中的UECC訊框的總數仍高於臨界值，則用於單訊框解碼的可靠度資訊可被更新或調整，且單訊框解碼可基於此新的可靠度資訊來重新執行。藉此，可有效降低所述實體單元集合中的UECC訊框的總數並同步提升對於此實體單元集合中的資料訊框的解碼能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 710(1)~710(n), 710(p), 810(1)~810(p), 910(1)~910(p):訊框 701(1)~701(m):位置 920:資料序列 1010, 1020:狀態 1001~1005:讀取電壓準位 A~F:電壓範圍 1101:表格資料 S1201:步驟(對從一實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼) S1202:步驟(所述多個第一資料訊框的整體解碼結果是否符合第一條件) S1203:步驟(獲得與所述實體單元集合有關的錯誤評估資訊) S1204:步驟(根據所述錯誤評估資訊獲得可靠度資訊) S1205:步驟(根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼) S1206:步驟(對所述多個第一資料訊框執行多訊框解碼) S1301:步驟(啟動對特定實體單元集合的多訊框解碼程序) S1302:步驟(對從所述實體單元集合讀取的多個資料訊框分別執行單訊框解碼) S1303:步驟(所述多個資料訊框的整體解碼結果是否符合第一條件) S1304:步驟(對所述多個資料訊框執行多訊框解碼) S1305:步驟(所述多個資料訊框的整體解碼結果是否符合第一條件) S1306:步驟(是否已對屬於所述實體單元集合的所有資料訊框進行處理) S1307:步驟(判定解碼失敗) S1401:步驟(獲得與所述實體單元集合有關的錯誤評估資訊) S1402:步驟(根據所述錯誤評估資訊調整可靠度資訊) S1403:步驟(根據經調整的可靠度資訊對所述多個資料訊框的其中之一執行單訊框解碼) S1404:步驟(是否解碼成功) S1405:步驟(是否所有可靠度資訊表格皆已使用)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。 圖8是根據本發明的一範例實施例所繪示的獲得錯誤評估資訊的示意圖。 圖9是根據本發明的一範例實施例所繪示的獲得錯誤評估資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。 圖11是根據本發明的一範例實施例所繪示的可靠度資訊表格的示意圖。 圖12是根據本發明的一範例實施例所繪示的解碼方法的流程圖。 圖13與圖14是根據本發明的一範例實施例所繪示的解碼方法的流程圖。
S1201:步驟(對從一實體單元集合讀取的多個第一資料訊框分別執行單訊框解碼)
S1202:步驟(所述多個第一資料訊框的整體解碼結果是否符合第一條件)
S1203:步驟(獲得與所述實體單元集合有關的錯誤評估資訊)
S1204:步驟(根據所述錯誤評估資訊獲得可靠度資訊)
S1205:步驟(根據所述可靠度資訊對從所述多個第一實體單元的其中之一讀取的第二資料訊框執行所述單訊框解碼)
S1206:步驟(對所述多個第一資料訊框執行多訊框解碼)

Claims (26)

  1. 一種解碼方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體單元，且該解碼方法包括： 對從一實體單元集合讀取的多個第一資料訊框分別執行一單訊框解碼，其中該實體單元集合包含該多個實體單元中的多個第一實體單元； 響應於該多個第一資料訊框的一整體解碼結果符合一第一條件，獲得與該實體單元集合有關的一錯誤評估資訊，其中該錯誤評估資訊反映該實體單元集合的一位元錯誤狀態； 根據該錯誤評估資訊獲得一可靠度資訊；以及 根據該可靠度資訊對從該多個第一實體單元的其中之一讀取的一第二資料訊框執行該單訊框解碼。
  2. 如請求項1所述解碼方法，其中該錯誤評估資訊包括一計數值，且該計數值正相關於該實體單元集合的一位元錯誤率。
  3. 如請求項1所述解碼方法，其中獲得與該實體單元集合有關的該錯誤評估資訊的步驟包括： 根據該多個第一資料訊框的該整體解碼結果統計該多個第一資料訊框中解碼失敗的訊框之總數；以及 根據該總數獲得該錯誤評估資訊。
  4. 如請求項1所述解碼方法，其中獲得與該實體單元集合有關的該錯誤評估資訊的步驟包括： 對該多個第一資料訊框執行一整合邏輯操作；以及 根據該整合邏輯操作的一執行結果獲得該錯誤評估資訊。
  5. 如請求項4所述解碼方法，其中根據該整合邏輯操作的該執行結果獲得該錯誤評估資訊的步驟包括： 獲得一資料序列，其反映該整合邏輯操作的該執行結果； 統計該資料序列中的至少一特定位元的總數；以及 根據該總數獲得該錯誤評估資訊。
  6. 如請求項1所述解碼方法，其中根據該錯誤評估資訊獲得該可靠度資訊的步驟包括： 根據該錯誤評估資訊將該可靠度資訊中的至少部分資訊從第一資訊調整為第二資訊，其中該第一資訊不同於該第二資訊。
  7. 如請求項1所述解碼方法，更包括： 響應於該多個第一資料訊框的該整體解碼結果不符合該第一條件，對該多個第一資料訊框執行一多訊框解碼。
  8. 如請求項1所述解碼方法，其中該第一條件包括該多個第一資料訊框中解碼失敗的訊框之總數大於一臨界值。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以對從一實體單元集合讀取的多個第一資料訊框分別執行一單訊框解碼，該實體單元集合包含該多個實體單元中的多個第一實體單元， 響應於該多個第一資料訊框的一整體解碼結果符合一第一條件，該記憶體控制電路單元更用以獲得與該實體單元集合有關的一錯誤評估資訊，其中該錯誤評估資訊反映該實體單元集合的一位元錯誤狀態， 該記憶體控制電路單元更用以根據該錯誤評估資訊獲得一可靠度資訊，並且 該記憶體控制電路單元更用以根據該可靠度資訊對從該多個第一實體單元的其中之一讀取的一第二資料訊框執行該單訊框解碼。
  10. 如請求項9所述記憶體儲存裝置，其中該錯誤評估資訊包括一計數值，且該計數值正相關於該實體單元集合的一位元錯誤率。
  11. 如請求項9所述記憶體儲存裝置，其中獲得與該實體單元集合有關的該錯誤評估資訊的操作包括： 根據該多個第一資料訊框的該整體解碼結果統計該多個第一資料訊框中解碼失敗的訊框之總數；以及 根據該總數獲得該錯誤評估資訊。
  12. 如請求項9所述記憶體儲存裝置，其中獲得與該實體單元集合有關的該錯誤評估資訊的操作包括： 對該多個第一資料訊框執行一整合邏輯操作；以及 根據該整合邏輯操作的一執行結果獲得該錯誤評估資訊。
  13. 如請求項12所述記憶體儲存裝置，其中根據該整合邏輯操作的該執行結果獲得該錯誤評估資訊的操作包括： 獲得一資料序列，其反映該整合邏輯操作的該執行結果； 統計該資料序列中的至少一特定位元的總數；以及 根據該總數獲得該錯誤評估資訊。
  14. 如請求項9所述記憶體儲存裝置，其中根據該錯誤評估資訊獲得該可靠度資訊的操作包括： 根據該錯誤評估資訊將該可靠度資訊中的至少部分資訊從第一資訊調整為第二資訊，其中該第一資訊不同於該第二資訊。
  15. 如請求項9所述記憶體儲存裝置，其中該記憶體控制電路單元更用以： 響應於該多個第一資料訊框的該整體解碼結果不符合該第一條件，對該多個第一資料訊框執行一多訊框解碼。
  16. 如請求項9所述記憶體儲存裝置，其中該第一條件包括該多個第一資料訊框中解碼失敗的訊框之總數大於一臨界值。
  17. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路，以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該錯誤檢查與校正電路用以對從一實體單元集合讀取的多個第一資料訊框分別執行一單訊框解碼，該實體單元集合包含該多個實體單元中的多個第一實體單元， 響應於該多個第一資料訊框的一整體解碼結果符合一第一條件，該記憶體管理電路更用以獲得與該實體單元集合有關的一錯誤評估資訊，其中該錯誤評估資訊反映該實體單元集合的一位元錯誤狀態， 該記憶體管理電路更用以根據該錯誤評估資訊獲得一可靠度資訊，並且 該錯誤檢查與校正電路更用以根據該可靠度資訊對從該多個第一實體單元的其中之一讀取的一第二資料訊框執行該單訊框解碼。
  18. 如請求項17所述記憶體控制電路單元，其中該錯誤評估資訊包括一計數值，且該計數值正相關於該實體單元集合的一位元錯誤率。
  19. 如請求項17所述記憶體控制電路單元，其中獲得與該實體單元集合有關的該錯誤評估資訊的操作包括： 根據該多個第一資料訊框的該整體解碼結果統計該多個第一資料訊框中解碼失敗的訊框之總數；以及 根據該總數獲得該錯誤評估資訊。
  20. 如請求項17所述記憶體控制電路單元，其中獲得與該實體單元集合有關的該錯誤評估資訊的操作包括： 對該多個第一資料訊框執行一整合邏輯操作；以及 根據該整合邏輯操作的一執行結果獲得該錯誤評估資訊。
  21. 如請求項20所述記憶體控制電路單元，其中根據該整合邏輯操作的該執行結果獲得該錯誤評估資訊的操作包括： 獲得一資料序列，其反映該整合邏輯操作的該執行結果； 統計該資料序列中的至少一特定位元的總數；以及 根據該總數獲得該錯誤評估資訊。
  22. 如請求項17所述記憶體控制電路單元，其中根據該錯誤評估資訊獲得該可靠度資訊的操作包括： 根據該錯誤評估資訊將該可靠度資訊中的至少部分資訊從第一資訊調整為第二資訊，其中該第一資訊不同於該第二資訊。
  23. 如請求項17所述記憶體控制電路單元，其中該錯誤檢查與校正電路更用以： 響應於該多個第一資料訊框的該整體解碼結果不符合該第一條件，對該多個第一資料訊框執行一多訊框解碼。
  24. 如請求項17所述記憶體控制電路單元，其中該第一條件包括該多個第一資料訊框中解碼失敗的訊框之總數大於一臨界值。
  25. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以對從一實體單元集合讀取的多個第一資料訊框分別執行一單訊框解碼，該實體單元集合包含該多個實體單元中的多個第一實體單元， 響應於該多個第一資料訊框的一整體解碼結果符合一第一條件，該記憶體控制電路單元更新一可靠度資訊並根據經更新的該可靠度資訊對從該多個第一實體單元的其中之一讀取的一第二資料訊框執行該單訊框解碼，並且 響應於該多個第一資料訊框的該整體解碼結果不符合該第一條件，該記憶體控制電路單元更用以對該多個第一資料訊框執行一多訊框解碼。
  26. 如請求項25所述記憶體儲存裝置，其中該第一條件包括該多個第一資料訊框中解碼失敗的訊框之總數大於一臨界值。
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