CN110706729B - 存储器装置、存储器系统及操作存储器装置的方法 - Google Patents

存储器装置、存储器系统及操作存储器装置的方法 Download PDF

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Abstract

存储器装置、存储器系统及操作存储器装置的方法。本文可以提供存储器装置、存储器系统以及操作存储器装置的方法。当与存储器单元的编程操作或擦除操作相关联的正常操作循环全部失败时，考虑到源极选择晶体管、漏极选择晶体管和虚设单元中的至少一个的劣化状态而执行对正常操作循环中的至少一个进行重复的重试操作。

Description

存储器装置、存储器系统及操作存储器装置的方法
技术领域
本公开的各种实施方式总体涉及半导体存储器。具体地，实施方式涉及非易失性存储器装置、具有该非易失性存储器装置的存储器系统以及操作非易失性存储器装置的方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)或磷化铟(InP)之类的半导体实现的储存装置。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置是即使在电源中断时也保留存储在其中的数据的存储器装置。因此，非易失性存储器装置广泛用于各种电子装置中，以便存储不管电源是否中断都应该被保留的数据。
根据存储数据的方法，非易失性存储器装置可以分为只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。
在存储器装置中，闪存装置是广泛用于各种领域的大容量储存装置。当编程/擦除周期的数目增加时，闪存装置的特性会降低。
发明内容
本公开的一个实施方式可以提供一种操作存储器装置的方法。操作存储器装置的方法可以包括执行包括正常操作循环的正常操作，使得被选单元串中的被选存储器单元具有目标阈值电压，其中，所述正常操作循环是基于从第一操作脉冲到第k操作脉冲按照步进电压依次增加的操作电压来执行的。操作存储器装置的方法可以包括当所述正常操作的用于所述第k操作脉冲的第k正常操作循环失败时，执行对所述正常操作循环中的至少一个进行重复的第一重试操作。这里，在所述第一重试操作中以与所述正常操作中不同的方式控制以下电压设置条件中的至少一个：用于与所述被选单元串的源极选择晶体管联接的源极选择线的第一电压设置条件、用于与所述被选单元串的漏极选择晶体管联接的漏极选择线的第二电压设置条件以及用于与所述被选单元串的虚设单元联接的虚设字线的第三电压设置条件。
本公开的一个实施方式可以提供一种操作存储器装置的方法。操作存储器装置的方法可以包括执行包括正常操作循环的正常操作，使得被选单元串中的被选存储器单元具有目标阈值电压，其中，所述正常操作循环是基于从第一操作脉冲到第k操作脉冲按照步进电压依次增加的操作电压来执行的。操作存储器装置的方法可以包括当所述正常操作的用于所述第k操作脉冲的第k正常操作循环失败时，对所述被选单元串的源极选择晶体管、所述被选单元串的漏极选择晶体管和所述被选单元串的虚设单元中的至少一个的阈值电压进行复位。操作存储器装置的方法可以包括在所述阈值电压已经被复位之后，执行对所述正常操作循环的至少一个进行重复的第一重试操作。
本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括单元串，所述单元串包括联接在公共源线与位线之间的至少一个存储器单元、联接在存储器单元与公共源线之间的源极选择晶体管、联接在存储器单元与位线之间的漏极选择晶体管以及联接在源极选择晶体管与存储器单元之间以及漏极选择晶体管与存储器单元之间的至少一个位置处的虚设单元。存储器装置可以包括控制逻辑，所述控制逻辑被配置为对存储器单元执行包括与编程操作或擦除操作相关联的正常操作循环的正常操作，并且此后当确定正常操作已经失败时执行对正常操作循环中的至少一个进行重复的重试操作。这里，正常操作循环各自被执行至少一次，并且此后确定正常操作是已经通过还是已经失败，其中，正常操作循环是基于从第一操作脉冲到第k操作脉冲按照步进电压依次增加的操作电压来执行的。
在根据本公开的一个实施方式的存储器装置中，在第一重试操作中可以以与正常操作不同的方式控制以下电压设置条件中的至少一个：用于与源极选择晶体管联接的源极选择线的第一电压设置条件、用于与漏极选择晶体管联接的漏极选择线的第二电压设置条件以及用于与虚设单元联接的虚设字线的第三电压设置条件。
当重试操作与编程操作相关联时，可以执行将与操作电压对应的编程电压施加到与存储器单元联接的字线的编程步骤，使得施加到源极选择线、漏极选择线和虚设字线的电压电平中的至少一个可以被控制为在重试操作中比在正常操作中高。
当重试操作与擦除操作相关联时，在其期间向源极选择线和漏极选择线施加选择电压并且向公共源线施加预充电电压的间隔可以被控制为在重试操作中比在正常操作中长。这里，施加到虚设字线的电压的电平可以被控制为在重试操作中比在正常操作中低。
根据一个实施方式的存储器装置可以进行控制，使得在对源极选择晶体管、漏极选择晶体管和虚设单元中的至少一个进行擦除然后进行编程的阈值电压复位步骤之后执行重试操作。在这种情况下，在重试操作中可以以与正常操作中相同的方式来控制以下电压设置条件中的至少一个：用于与源极选择晶体管联接的源极选择线的第一电压设置条件、用于与漏极选择晶体管联接的漏极选择线的第二电压设置条件以及用于与虚设单元联接的虚设字线的第三电压设置条件。
本公开的一个实施方式可以提供一种存储器系统。该存储器系统可以包括非易失性存储器装置和存储器控制器，所述非易失性存储器装置包括：存储器单元阵列，其包括联接在公共源线与位线之间的至少一个单元串；以及控制逻辑，其被配置为对单元串中的存储器单元执行包括与编程操作或擦除操作相关联的正常操作循环的正常操作。所述存储器控制器被配置为向非易失性存储器装置提供命令和地址以控制非易失性存储器装置，其中，控制逻辑和存储器控制器中的至少一个被配置为当在对存储器单元已经执行正常操作之后确定正常操作已经失败时，执行对正常操作循环中的至少一个进行重复的重试操作。
本公开的一个实施方式可以提供存储器装置的操作方法。该操作方法可以包括以下步骤：对存储器单元执行正常编程操作；以及当正常编程操作失败时，通过增加施加到用于存储器单元的源极选择线、漏极选择线和虚设字线的电压中的一个或更多个电压，来对存储器单元执行重试编程操作。
本公开的一个实施方式可以提供存储器装置的操作方法。该操作方法可以包括以下步骤：对存储器单元执行正常编程操作；当正常编程操作失败时，对用于存储器单元的源极选择晶体管、漏极选择晶体管和虚设单元中的一个或更多个的阈值电压进行复位；以及对存储器单元执行重试编程操作。
本公开的一个实施方式可以提供存储器装置的操作方法。该操作方法可以包括以下步骤：对存储器单元执行正常擦除操作；以及当正常擦除操作失败时，通过施加比所述正常擦除操作长的持续时间的预充电电压和选择电压，来对存储器单元执行重试擦除操作。
本公开的一个实施方式可以提供存储器装置的操作方法。该操作方法可以包括以下步骤：对存储器单元执行正常擦除操作；当正常擦除操作失败时，对用于存储器单元的源极选择晶体管、漏极选择晶体管和虚设单元中的一个或更多个的阈值电压进行复位；以及对存储器单元执行重试擦除操作。
附图说明
图1是示出根据本公开的一个实施方式的数据处理系统的框图。
图2是示出根据本公开的一个实施方式的存储器系统的框图。
图3是示出根据本公开的一个实施方式的半导体存储器装置的框图。
图4是示意性示出根据本公开的一个实施方式的联接到存储块的单元串的导线的图。
图5A至图5C是示出根据本公开的实施方式的各种单元串的结构的截面图。
图6A和图6B是示出基于增量步进脉冲编程(ISPP)方案的正常操作的示例的图。
图7A至图7C是示出基于增量步进脉冲擦除(ISPE)方案的正常操作的示例的图。
图8A至图8D是示出根据本公开的实施方式的存储器装置的重试操作的流程图。
图9A和图9B是示出基于ISPP方案的重试操作的流程图。
图10A和图10B是示出基于ISPE方案的重试操作的图。
图11和图12是示出根据各种实施方式的存储器系统的框图。
图13是示出根据本公开的一个实施方式的计算系统的框图。
具体实施方式
下面描述本发明的各种示例性实施方式，并且呈现这些示例性实施方式是为了使本领域技术人员能够实践本发明。然而，如本领域技术人员根据以下公开内容将认识到的，在不脱离本发明的精神和范围的情况下，可以改变或修改所公开的实施方式的各种细节、布局和/或配置。注意，对“一个实施方式”的引用不一定意味着仅一个实施方式，而对“一个实施方式”的不同引用不一定是指相同实施方式。
应当理解，尽管本文可以使用术语“第一”和/或“第二”来标识各种元件，但是这些元件不受这些术语的限制。相反，这些术语仅用于将一个元件与具有相同或相似名称的另一元件区分开来。例如，在不脱离本公开的教导的情况下，一个示例中的第一元件可在另一示例中被称为第二元件。
应当理解，当一个元件被称为“联接”或“连接”到另一元件或与另一元件“连通”时，除非指出或上下文另外要求，否则这种联接、连接或连通可以是有线的或无线的，并且也可以是直接的或间接的(即，通过一个或更多个中间元件)。诸如“与…之间”和“与…相邻”之类的对元件之间关系进行解释的其它表达应该以相同的方式来解释。
还将理解，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其表示所提及的特征、整数、步骤、操作、元件、组件和/或它们的组合的存在，但不排除存在或添加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
本公开的各种实施方式涉及能够减少由于编程/擦除周期数目的增加而导致的存储器装置的性能劣化的存储器装置、存储器系统和操作存储器装置的方法。
图1是示出根据本公开的一个实施方式的数据处理系统10的框图。
参照图1，数据处理系统10可以包括主机20和存储器系统30。
主机20可以通过各种接口协议中的至少一种与存储器系统30通信。作为示例而非限制，接口协议可以是诸如以下各种协议中的任意一种：外围组件互连(PCI)协议、快速外围组件互连(PCI-e或PCIe)协议、高级技术附接(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小接口(SCSI)协议、串行连接SCSI(SAS)协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议。
存储器系统30可以包括存储器控制器40和半导体存储器装置50。
存储器控制器40可以控制存储器系统30的整体操作，并且可以控制主机20和存储器装置50之间的数据交换。例如，存储器控制器40可以响应于来自主机20的请求而控制对半导体存储器装置50的编程操作、擦除操作、读取操作等。存储器控制器40可以向半导体存储器装置50提供命令和地址。
半导体存储器装置50可以包括即使在没有供电时也能够保留存储在其中的数据的非易失性存储器装置。例如，半导体存储器装置50可以是NAND闪存。半导体存储器装置50可以响应于从存储器控制器40提供的命令和地址而执行编程操作、擦除操作和读取操作。
在一个实施方式中，半导体存储器装置50可以执行包括与编程操作或擦除操作相关联的正常操作循环的正常操作。
根据本公开的实施方式的存储器控制器40和半导体存储器装置50中的至少一个被配置为使得当确定正常操作已失败时可以在半导体存储器装置50上执行对正常操作循环中的至少一个进行重复的重试操作。例如，可以在存储器控制器40的控制下对半导体存储器装置50执行重试操作。另选地，可以在没有存储器控制器40的干预的情况下，通过包括在半导体存储器装置50内的控制逻辑在半导体存储器装置50内部执行重试操作。
可以执行重试操作以补偿由于编程/擦除周期的数目的增加而引起的半导体存储器装置50的特性劣化。
图2是示出根据本公开的一个实施方式的存储器系统30的框图。
参照图2，半导体存储器装置50可以通过输入/输出线从存储器控制器40接收命令CMD和地址ADD。半导体存储器装置50可以通过输入/输出线与存储器控制器40交换数据DATA和地址ADD。此外，半导体存储器装置50可以通过电力线从存储器控制器40接收电力PWR，并且可以通过控制线从存储器控制器40接收控制信号CTRL。控制信号CTRL可以包括命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号、读取使能信号等。
存储器控制器40可以包括用于校正错误比特的纠错码(ECC)组件60。
ECC组件60可以通过对要存储在半导体存储器装置50中的数据进行编码或者通过对从半导体存储器装置50读取的数据进行解码来检测并校正错误。ECC组件60具有预定水平的纠错能力。ECC组件60可以在纠错能力内检测并校正错误。然而，当检测到超出纠错能力的多个错误比特时，无法校正错误。
ECC组件60不能校正错误的情况被称为不可校正的纠错码(UECC)。当发生UECC时，根据实施方式的存储器控制器40可以对发生UECC的存储块或页执行重试操作。
图3是示出根据本公开的一个实施方式的半导体存储器装置50的框图。
参照图3，半导体存储器装置50可以包括存储器单元阵列100和外围电路110。半导体存储器装置50可以是非易失性存储器装置，例如，闪存。然而，根据本公开的一个实施方式的半导体存储器装置50可以应用于除NAND闪存之外的非易失性存储器装置。例如，非易失性存储器装置可以被实现为只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁磁式RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或NOR闪存。
存储器单元阵列100包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过行线RL联接到行解码器120，并且通过位线BL1至BLm联接到读写电路140。存储块BLK1至BLKz各自包括多个存储器单元。多个存储器单元可以是非易失性存储器单元。多个存储器单元可以被划分为多个单元串。存储器单元各自存储一比特数据或两比特或更多比特数据。
外围电路110可以包括行解码器120、电压发生器130、读写电路140、列解码器150、数据输入/输出电路160、通过/失败检查电路170和控制逻辑180。
行解码器120通过行线RL联接到存储器单元阵列100。行线RL包括漏极选择线、字线、虚设字线、源极选择线和公共源线。根据一个实施方式，行线RL还可以包括管栅。
行解码器120可以从控制逻辑180接收行地址，对所接收的行地址进行解码，然后选择存储块和页。以这种方式，可以选择一个存储块，并且可以从被选存储块中选择一个页。
电压发生器130可以在控制逻辑180的控制下生成各种操作所需的电压。例如，电压发生器130可以根据从控制逻辑180输出的操作代码生成各种操作电压，诸如编程电压、通过电压、编程读取电压、编程验证电压、擦除读取电压、擦除电压、擦除验证电压、导通电压和截止电压。电压发生器130生成的操作电压不限于上述示例。
电压发生器130生成的操作电压可以被传送到行解码器120所选择的存储块的行线RL。
列解码器150可以从控制逻辑180接收列地址，对所接收的列地址进行解码，然后选择数据线DL。例如，列解码器150可以通过响应于列地址而依次选择数据线DL，来向读写电路140或数据输入/输出电路160发送数据和从读写电路140或数据输入/输出电路160接收数据。例如，在编程操作期间，列解码器150可以通过数据线DL将从数据输入/输出电路160接收到的数据发送到读写电路140。例如，包括在读写电路140中的第一页缓冲器PB1至第m页缓冲器PBm可以临时存储通过数据线DL接收到的数据，并且可以在编程电压被施加到被选字线时通过将所存储的数据发送到位线BL1至BLm来对被选存储器单元进行编程。
在读取操作期间，列解码器150可以将通过数据线DL接收的数据发送到数据输入/输出电路160。
通过/失败检查电路170可以从读写电路140接收数据，将该数据与可纠错范围进行比较，然后输出通过信号或失败信号。当半导体存储器装置50根据图2中所描述的存储器控制器40的控制执行编程操作时，编程验证操作与编程操作一起被执行。在编程验证操作期间，通过/失败检查电路170可以对编程操作已经失败的存储器单元进行计数，并且确定所计数的失败存储器单元的数目或编程错误比特的数目是否在可纠错范围内。在编程错误比特的数目处于可纠错范围内的情况下，编程操作被确定为成功(即，确定为通过)。在编程错误比特的数目超出可纠错范围的情况下，编程操作被确定为失败(即，确定为失败)。
控制逻辑180可以响应于命令CMD而控制电压发生器130和读写电路140，并且可以响应于地址ADD而控制行解码器120和列解码器150。此外，控制逻辑180可以响应于通过信号或失败信号而将用于下一操作的信号发送到电压发生器130和读写电路140。
例如，控制逻辑180可以响应于命令CMD而控制半导体存储器装置50的编程操作和擦除操作。
根据本公开的实施方式，编程操作和擦除操作各自可以包括正常操作和重试操作。例如，半导体存储器装置50可以执行正常编程操作、正常擦除操作和重试操作。正常编程操作和正常擦除操作各自可以包括在控制逻辑180的控制下执行的正常操作循环。即使执行了最大操作脉冲的正常操作循环，也可以在正常操作循环失败时执行重试操作。重试操作可以是对正常操作循环中的至少一个进行重复的操作。
正常擦除操作可以包括擦除步骤和擦除验证步骤。当擦除验证步骤的结果指示通过时，控制逻辑180可以终止擦除操作而不执行重试操作。在正常擦除循环达到最大擦除脉冲之前，控制逻辑180可以控制外围电路110，使得当擦除验证步骤的结果指示失败时，通过增加擦除脉冲的幅值来重新执行正常擦除循环。
正常编程操作可以包括编程步骤和编程验证步骤。当编程验证步骤的结果指示通过时，控制逻辑180可以终止编程操作而不执行重试操作。在正常编程循环达到最大编程脉冲之前，控制逻辑180可以控制外围电路110，使得当编程验证步骤的结果指示失败时，通过增加编程脉冲的幅值来重新执行正常编程循环。
图4是示意性示出根据本公开的一个实施方式的联接到存储块的单元串NS的导线的图。
参照图4，单元串NS联接在位线BL与公共源线CSL之间。单元串NS的栅极可以联接到至少一条源极选择线SSL、至少一条漏极选择线DSL、一条或更多条虚设字线DWL以及多条字线WL1至WLn。虚设字线可以包括布置在源极选择线SSL与多条字线WL1至WLn之间的至少一条源极侧虚设字线DWL(s)。虚设字线可以包括布置在漏极选择线DSL与多条字线WL1至WLn之间的至少一条漏极侧虚设字线DWL(d)。
图5A至图5C是示出根据本公开的实施方式的各种单元串NS的结构的截面图。
参照图5A至图5C，单元串NS各自包括多个存储器单元MC、至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST以及一个或更多个虚设单元DMC。多个存储器单元MC、至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST和一个或更多个虚设单元DMC可以串联连接。源极选择晶体管SST联接在多个存储器单元MC与公共源线CSL之间。漏极选择晶体管DST联接在多个存储器单元MC与位线BL之间。虚设单元DMC可以布置漏极选择晶体管DST与多个存储器单元MC之间以及源极选择晶体管SST与多个存储器单元MC之间的至少一个位置处。
源极选择晶体管SST的栅极联接到源极选择线SSL，漏极选择晶体管DST的栅极联接到漏极选择线DSL，存储器单元MC的栅极联接到字线WL，并且虚设单元DMC的栅极联接到虚设字线DWL。
位线BL可以经由位线接触插塞BCT联接到单元串NS，或者可以在与沟道层CH或结区域Jn的漏结直接接触的同时联接到单元串NS。公共源线CSL可以经由源极接触插塞SCT联接到单元串NS，或者可以在与沟道层CH或结区域Jn的源结直接接触的同时联接到单元串NS。
根据一个实施方式，单元串NS可以形成在基板SUB的有源区域中，如图5A所示。图5A示出了沿着基板SUB的有源区域截取的单元串NS的截面。有源区域用作单元串NS的沟道。
参照图5A，多个存储器单元MC、至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以沿着与基板SUB的表面平行的第一方向布置。多个存储器单元MC、至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST各自包括布置在其栅极两侧的结区域Jn。结区域Jn限定在基板SUB的有源区域中。多个存储器单元MC、至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以通过结区域Jn彼此串联联接。结区域Jn中的每一个可以是掺杂有n型杂质的区域。
存储器单元MC可以分别联接到字线WL。存储器单元MC各自可以包括在基板SUB与对应字线WL之间依次堆叠的隧道绝缘层TI、数据储存层DL和阻挡绝缘层BI。数据储存层DL可以由诸如浮置栅层、电荷陷阱层和含纳米点的层之类的各种层形成。详细地，浮置栅层可以由多晶硅层形成，并且电荷陷阱层可以由氮化硅层形成。虚设单元DMC可以具有与存储器单元MC相同的堆叠结构。虚设单元DMC可以布置在源极选择晶体管SST与存储器单元MC之间以及漏极选择晶体管DST与存储器单元MC之间的至少一个位置处。各虚设单元DMC的栅极联接到对应的虚设字线DWL。
布置在漏极选择晶体管DST的一侧上的结区域Jn可以联接到位线接触插塞BCT，并且可以沿与基板SUB的表面垂直的方向延伸。沿第一方向延伸的位线BL可以联接到位线接触插塞BCT。漏极选择晶体管DST的栅极联接到漏极选择线DSL。
布置在源极选择晶体管SST的一侧上的结区域Jn可以联接到公共源线CSL，并且可以沿着与基板SUB的表面垂直的方向延伸。源极选择晶体管SST的栅极联接到源极选择线SSL。
根据其它实施方式，单元串NS可以进一步联接到管栅PG，如图5B所示。
参照图5B，单元串NS可以包括与堆叠在管栅PG上的至少两列相对应的存储器单元MC。管栅PG可以是在基板中注入杂质的区域，或者是布置在基板上的掺杂半导体层或导电层。单元串NS可以与在彼此间隔开的同时堆叠在管栅PG上的漏极侧栅极线和源极侧栅极线联接。
漏极侧栅极线可以按与源极侧栅极线相同的堆叠结构形成，并且可以与源极侧栅极线间隔开。漏极侧栅极线可以包括在彼此间隔开的同时堆叠在管栅PG上的漏极侧字线WL(d)、漏极侧虚设字线DWL(d)和漏极选择线DSL。源极侧栅极线可以包括在彼此间隔开的同时堆叠在管栅PG上的源极侧字线WL(s)、源极侧虚设字线DWL(s)和源极选择线SSL。
单元串NS的沟道层CH可以包括分别延伸以穿过漏极侧栅极线和源极侧栅极线的柱部以及嵌入在管栅PG中以联接柱部的联接部。柱部中的一个的端部联接到位线BL，而柱部中的其余一个的端部联接到公共源线CSL。沟道层CH用作单元串NS的沟道。
根据一个实施方式，单元串NC可以包括联接到公共源线CSL并沿一个方向延伸的沟道层CH，如图5C所示。公共源线CSL可以是通过将n型杂质注入到半导体基板的表面中而形成的区域。另选地，公共源线CSL可以是布置在基板上的掺杂半导体层或导电层。
参照图5C，沟道层CH的顶部联接到位线BL，并且沟道层CH的底部联接到公共源线CSL。单元串NS联接到在彼此间隔开的同时堆叠在公共源线CSL与位线BL之间的源极选择线SSL、源极侧虚设字线DWL(s)、字线WL、漏极侧虚设字线DWL(d)和漏极选择线DSL。
单元串NS的沟道层CH穿过源极选择线SSL、源极侧虚设字线DWL(s)、字线WL、漏极侧虚设字线DWL(d)和漏极选择线DSL。
参照图5B和图5C，单元串NS各自包括围绕与其对应的沟道层CH的外壁的多层存储层ML。多层存储层ML可以包括能够存储数据的数据储存层。多层存储层ML还可以包括布置在数据储存层与沟道层之间的隧道绝缘层。多层存储层ML还可以包括沿着数据储存层的外壁延伸的阻挡绝缘层。
存储器单元MC形成在字线WL与沟道层CH之间的交叉处，虚设单元DMC形成在虚设字线DWL与沟道层CH之间的交叉处，源极选择晶体管SST形成在源极选择线SSL与沟道层CH之间的交叉处，并且漏极选择晶体管DST形成在漏极选择线DSL与沟道层CH之间的交叉处。
单元串NS可以被形成为除了图5A至图5C中所描述的上述结构之外的各种结构。
可以使用增量步进脉冲编程(ISPP)方案对上述每个单元串NS中的存储器单元MC进行编程。可以使用增量步进脉冲擦除(ISPE)方案擦除每个单元串NS中的存储器单元MC。随着编程/擦除周期的数目增加，虚设单元DMC、源极选择晶体管SST和漏极选择晶体管DST的相应阈值电压可以增加。因此，正常编程操作或正常擦除操作的失败率可以增加。本公开的实施方式提供了能够克服由阈值电压的增加而引起的半导体存储器装置的特性劣化的重试操作的各种示例。
图6A和图6B是示出基于增量步进脉冲编程(ISPP)方案的正常操作的示例的图。详细地说，图6A是示出基于ISPP方案的正常编程操作中所包括的编程操作循环的图，而图6B是示出基于ISPP方案的正常编程操作的流程图。
参照图6A，根据本公开的实施方式的正常编程操作可以基于ISPP方案来执行。详细地，正常编程操作可以包括多个正常编程循环Loop 1至Loop k。多个正常编程循环Loop1至Loop k各自包括施加编程电压Vpgm1至Vpgmk当中的与给定循环对应的操作电压的编程步骤以及施加至少一个编程验证电压Vvfyp的编程验证步骤。
可以执行编程步骤，以通过增加与被选字线联接的存储器单元的阈值电压来将存储器单元的状态改变为编程状态。可以执行编程验证步骤，以确定在编程步骤中改变的存储器单元的阈值电压是否已达到编程目标电压。
每当正常编程操作的正常编程循环的数目增加时，作为用于编程的操作电压的编程电压增加编程步进电压△Vpgm。用于正常编程操作的正常编程循环的数目可以被设置为最大值k。在这种情况下，正常编程操作中使用的编程电压从第一编程脉冲Vpgm1至作为最大编程脉冲的第k编程脉冲Vpgmk按照编程步进电压△Vpgm依次增加。在范围从基于第一编程脉冲Vpgm1的第一正常编程循环Loop1到基于第k编程脉冲Vpgmk的第k正常编程循环Loopk的有限数目的循环内执行正常编程操作。依次执行正常编程循环Loop 1至Loop k直到被选存储器单元的阈值电压达到编程目标电压。
在编程验证步骤中使用的编程验证电压Vvfyp的数目可以依据半导体装置的数据储存单元进行各种设置。虽然图6A是在半导体存储器装置包括其各自存储三比特数据的多级单元的假设下示出的，但是本公开的实施方式不限于此。换句话说，可以以各种方式改变半导体存储器装置的数据储存单元。
当接收到编程命令和地址时，由所接收的地址选择的单元串可以基于下表1中给出的电压条件来执行正常编程操作。
表1
编程 编程验证
BL Vss Vppre
DSL Von1 Vpread1
被选WL Vpgm Vvfyp
未选WL Vpass1 Vpread2
SSL Voff1 Vpread3
DWL Vpass2 Vpread4
参照表1，在编程操作期间，可以将接地电压Vss提供给被选位线BL，可以将第一导通电压Von1提供给被选漏极选择线DSL，可以将编程电压Vpgm提供给被选字线WL，可以将第一通过电压Vpass1提供给未选字线WL，可以将第一截止电压Voff1提供给被选源极选择线SSL，并且可以将第二通过电压Vpass2提供给虚设字线DWL。第一导通电压Von1可以是电源电压。第一截止电压Voff1可以是接地电压。第一通过电压Vpass1和第二通过电压Vpass2可以彼此相同或不同。编程电压Vpgm可以是图6A中所示的编程电压Vpgm1至Vpgmk中的任何一个。
在编程验证操作期间，可以将预充电电压Vppre提供给被选位线BL，并且可以将编程读取电压Vpread1至Vpread4分别提供给被选漏极选择线DSL、未选字线WL、被选源极选择线SSL和虚设字线DWL。提供给被选漏极选择线DSL的第一编程读取电压Vpread1可以是导通电压。提供给未选字线WL的第二编程读取电压Vpread2可以是读取通过电压。提供给被选源极选择线SSL的第三编程读取电压Vpread3可以是导通电压。提供给虚设字线DWL的第四编程读取电压Vpread4可以是读取通过电压。在编程验证操作期间，将编程验证电压Vvfyp提供给被选字线WL。
当基于表1中给出的电压条件执行编程步骤时，可以经由编程电压Vpgm所引起的福勒-诺德海姆(Fowler-Nordheim：FN)隧穿现象来对与被选字线WL联接的各存储器单元进行编程。
在编程验证步骤中施加的编程验证电压Vvfyp被用于确定存储器单元的阈值电压是否已达到目标阈值电压，并且可以是单个验证电压或依次增加的一系列验证电压。
表1示出了用于正常编程操作的电压设置条件的示例，并且根据本公开的用于正常编程操作的操作电压不限于此。例如，对于正常编程操作，可以在编程步骤中将预定电压施加到公共源线，在这种情况下，可以将导通电压施加到源极选择线。
参照图6B，当接收到编程命令和地址以启动编程操作时，在步骤SP1，对被选存储器单元执行i＝1的第一正常编程循环。图6B中的“i”可以指示对应正常编程循环的轮次，即，正常编程循环的序号(也可以称为“序号(i)”)。此后，在步骤SP3，确定在步骤SP1执行的正常编程循环是已通过还是已失败。
当步骤SP3的确定结果指示通过时，对被选页执行的编程操作可以作为通过来处理并终止该操作。例如，当被选页中的被选存储器单元的所有阈值电压增加至编程目标电压时，步骤SP3的确定结果指示通过，然后可以在步骤SP5中将对被选页的编程操作作为通过处理并终止该操作。
当在被选页中的存储器单元当中存在阈值电压未达到编程目标电压的存储器单元时，步骤SP3的确定结果可以指示失败。当步骤SP3的确定结果指示失败时，在步骤SP7确定在步骤SP1执行的正常编程循环的序号(i)是否已达到正常编程循环的最后一个序号k。当在步骤SP7确定之前执行的正常编程循环的序号(i)尚未达到最后一个序号k(即，步骤SP7为否)时，在步骤SP9中将正常编程循环的序号(i)增加1。然后，可以重复执行步骤SP1、SP3、SP7和SP9，直到确定结果在步骤SP3中指示通过。
当在步骤SP7中确定正常编程循环的序号(i)已达到最后一个序号k(即，步骤SP7为是)时，可以随后执行重试操作。换句话说，当基于与用于正常编程操作的最大编程操作脉冲对应的第k编程脉冲(即，图6A的Vpgmk)的第k正常编程循环(即，图6A的正常编程循环k)失败时，可以随后执行重试操作。也就是说，即使依次执行了范围从第一正常编程循环到第k正常编程循环的正常编程循环，在正常编程操作失败时也执行重试操作。
图6B中所示的正常编程操作是基于初始设置电平的电压执行的。
图7A至图7C是示出基于增量步进脉冲擦除(ISPE)方案的正常操作的示例的图。详细地说，图7A是示例性示出基于ISPE方案的正常擦除操作中所包括的擦除操作循环的图。图7B是用于解释擦除操作循环的相应擦除步骤的波形图。图7C是示出基于ISPE方案的正常擦除操作的流程图。
参照图7A，根据本公开的实施方式的正常擦除操作可以基于ISPE方案来执行。正常擦除操作可以包括多个正常擦除循环Loop 1至Loop k。这里，k的值可以是与正常编程循环的k的值不同的任意值。多个正常擦除循环Loop 1至Loop k各自包括基于擦除电压Vera1至Verak当中的与给定循环对应的操作电压执行的擦除步骤以及基于擦除验证电压Vvfye执行的擦除验证步骤。
可以执行擦除步骤，以通过降低被选存储块中包括的存储器单元的阈值电压来将存储器单元的状态改变为擦除状态。对于该操作，在擦除步骤中，可以将擦除电压施加到公共源线。可以执行擦除验证步骤，以确定被选存储器单元的阈值电压是否已达到擦除目标电压。
每当正常擦除操作的正常擦除循环的数目增加时，作为用于擦除操作的操作电压的擦除电压增加擦除步进电压△Vera。可以将正常擦除操作的正常擦除循环的数目设置为其最大值为k。在这种情况下，正常擦除操作中使用的擦除电压从第一擦除脉冲Vera1至作为最大擦除脉冲的第k擦除脉冲Verak按照擦除步进电压△Vera依次增加。在范围从基于第一擦除脉冲Vera1的第一正常擦除循环Loop 1到基于第k擦除脉冲Verak的第k正常擦除循环Loop k的有限数目的循环内执行正常擦除操作。依次执行正常擦除循环Loop 1至Loop k直到被选存储器单元的阈值电压达到擦除目标电压。
在擦除验证操作期间施加的擦除验证电压Vvfye被用于确定存储器单元的阈值电压是否已达到擦除目标电压。
参照图7B，各个正常擦除循环的擦除步骤可以包括第一间隔t1、第二间隔t2和第三间隔t3。
在第一间隔t1期间，将预充电电压Vepre施加到公共源线CSL，并且将选择电压Vesl施加到漏极选择线DSL和源极选择线SSL中的每一个。选择电压Ves1可以是0V，并且预充电电压Vepre可以是比0V高的正电压。这里，预充电电压Vepre可以被施加到位线BL。在第一间隔t1期间，将字线电压Vewl施加到被选存储块的字线WL，并且将第一虚设字线电压Vedwl1施加到被选存储块的虚设字线DWL。例如，字线电压Vewl和第一虚设字线电压Vedwl1可以是0V。
在第一间隔t1期间，由于预充电电压Vepre而发生栅极感应漏极漏电流(gateinduced drain leakage：GIDL)，并且由于GIDL而导致热空穴被注入到单元串的沟道中。因此，沟道的电位增加。
接下来，使漏极选择线DSL和源极选择线SSL浮置，并且使施加到公共源线CSL的预充电电压Vepre在第二间隔t2期间增加到擦除电压Vera。擦除电压Vera可以是比预充电电压Vepre高的正电压，并且可以对应于例如图7A中所示的擦除脉冲中的任意一个的电平。这里，漏极选择线DSL和源极选择线SSL的电位通过沟道和漏极选择线DSL之间的联接以及沟道和源极选择线SSL之间的联接而增加。此外，沟道的电位电平进一步增加。即使在第二间隔t2期间，字线电压Vew1和第一虚设字线电压Vedwl1也可以保持在与第一间隔t1期间的电平相同的电平。
此后，即使在擦除电压Vera被保持的第三间隔t3期间，字线电压Vew1和第一虚设字线电压Vedwl1也可以保持在与第二间隔t2期间的电平相同的电平。这里，存储器单元由于各条字线WL和沟道之间的电位差而被擦除。
当第三间隔t3保持预定时间段时，施加到公共源线CSL的擦除电压Vera被放电至接地电平，之后可以执行擦除验证步骤。
参照图7C，当接收到擦除命令和地址以启动擦除操作时，在步骤SE1对被选存储块执行i＝1的第一正常擦除循环。图7C中的“i”可以指示对应正常擦除循环的轮次，即，正常擦除循环的序号(也可以称为“序号(i)”)。此后，在步骤SE3确定在步骤SE1执行的正常擦除循环是否已经通过。
当步骤SE3的确定结果指示通过时，对被选存储块执行的擦除操作可以作为通过处理并终止操作。例如，当被选存储块中包括的相应存储器单元的阈值电压减小至擦除目标电压时，步骤SE3的确定结果指示通过，可以在步骤SE5中将对被选存储块执行的擦除操作作为通过处理并终止操作。
当在被选存储块中包括的存储器单元当中存在阈值电压未减小至擦除目标电压的存储器单元时，步骤SE3的确定结果可以指示失败。当步骤SE3的确定结果指示失败时，在步骤SE7确定在步骤SE1所执行的正常擦除循环的序号(i)是否已达到正常擦除循环的最后一个序号k。当在步骤SE7确定在之前步骤中执行的正常擦除循环的序号(i)尚未达到最后一个序号k(步骤SE7为否)时，在步骤SE9中将正常擦除循环的序号(i)增加1。然后，可以重复步骤SE1、SE3、SE7和SE9，直到步骤SE3的确定结果指示通过。
当在步骤SE7确定在之前步骤中执行的正常擦除循环的序号(i)已达到最后一个序号k(即，步骤SE7为是)时，随后执行重试操作。换句话说，当基于与用于正常擦除操作的最大擦除电压对应的第k擦除脉冲(即，图7A的Verak)的第k正常擦除循环(即，正常擦除循环k)失败时，可以随后执行重试操作。也就是说，即使依次执行了范围从第一正常擦除循环到第k正常擦除循环的正常擦除循环，在正常擦除操作失败时也执行重试操作。
图7C中所示的正常擦除操作可以基于初始设置的电压来执行。
当编程/擦除周期的数目增加时，构成每个单元串(即，图5A至图5C的NS)的源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC的阈值电压可以增加。当源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC的阈值电压过度增加时，正常操作将失败的可能性会增加。本公开的实施方式可以提供各种重试操作，其能够将归因于随着编程/擦除周期的数目增加而劣化的源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC的正常操作的失败状态改变为通过状态。
图8A至图8D是示出根据本公开的实施方式的存储器装置的重试操作的流程图。图8A至图8D示出了如参照图6B和图7C所描述的当图6B或图7C的正常操作被确定为已经失败时(即，在步骤SP7或SE7分别为“是”时)要执行的后续处理。可以在基于如图6A或图7A所示的从第一操作脉冲Vpgm1或Vera1到第k操作脉冲Vpgmk或Verak按照步进电压依次增加的操作电压而执行的正常操作循环全部完成之后，确定正常操作的通过/失败结果。
参照绘出了本公开的示例的图8A，重试操作可以包括在步骤RA11执行的第一重试操作。可以在如参照图6B和图7C所述的确定正常操作已经失败之后执行步骤RA11。
通过第一重试操作，范围从基于第i(其中，1<i≤k)操作脉冲的第i正常操作循环Loop i(其中，Loop 1<Loop i≤Loop k)到基于作为最大操作脉冲的第k操作脉冲的第k正常操作循环Loop k的正常操作循环中的至少一个被重复。详细地，第一重试操作可以在范围从第i正常操作循环到第k正常操作循环的有限数目的循环内执行。另外，第一重试操作可以包括以下步骤：通过将操作电压增加步进电压，重复并依次执行以上参照图6A或图7A所描述的从第i正常操作循环开始的正常操作循环，直到被选存储器单元的阈值电压达到目标阈值电压。
当执行第一重试操作时，与正常操作相比，改变用于联接到虚设单元DMC的虚设字线DWL、联接到源极选择晶体管SST的源极选择线SSL和联接到漏极选择晶体管DST的漏极选择线DSL中的至少一个的电压设置条件。电压设置条件可以包括电压电平以及保持和施加特定电压的间隔的长度。可以以各种方式控制用于改变电压设置条件的方案。通过电压设置条件的改变，本公开的实施方式可以将因为虚设单元DMC、源极选择晶体管SST和漏极选择晶体管DST的阈值电压(其由于编程/擦除周期的数目增加而增加)而被确定为已经失败的正常操作改变为编程状态。
当执行第一重试操作的步骤RA11的结果指示通过时，该过程依据重新执行的操作的类型而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。例如，当在第一次重试操作中重复了正常编程操作的正常编程循环，并且所重复的正常编程循环已经通过时，在第一次重试操作之后，过程前进到图6B中描述的步骤SP5。
当用于执行第一重试操作的步骤RA11失败时，在步骤ST11中，漏极选择晶体管DST、源极选择晶体管SST和虚设单元DMC中的至少一个被擦除然后被编程。步骤RA11的失败可以对应于其中正常操作循环当中的用于第k操作脉冲的第k正常操作循环失败的情况。
被擦除然后被编程的漏极选择晶体管DST、源极选择晶体管SST和虚设单元DMC的相应阈值电压可以被复位到初始阈值电压。换句话说，在步骤ST11，可以对虚设单元DMC、源极选择晶体管SST和漏极选择晶体管DST的可归因于编程/擦除周期数目增加的阈值电压的变化进行补偿。
重试操作包括在步骤ST11之后的步骤RA12执行的第二重试操作。
可以通过第二次重试操作来重复参照图6A至图7A描述的正常操作循环中的至少一个。详细地，第二重试操作可以包括以下步骤：通过将操作电压增加步进电压，重复并依次执行以上参照图6A或图7A所描述的从第一正常操作循环Loop 1开始的正常操作循环，直到被选存储器单元的阈值电压在k个有限循环内达到目标阈值电压。
当执行第二重试操作时，用于联接到虚设单元DMC的虚设字线DWL、联接到源极选择晶体管SST的源极选择线SSL和联接到漏极选择晶体管DST的漏极选择线DSL的电压设置条件与正常操作中的相同。
当执行第二重试操作的步骤RA12的结果指示通过时，该过程依据重新执行的操作的类型(例如，编程或擦除)而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。
当执行第二重试操作的步骤RA12的结果指示失败时，在步骤ST13将正常操作作为失败处理。在漏极选择晶体管DST、源极选择晶体管SST和虚设单元DMC的阈值电压中的至少一个已被复位之后执行第二重试操作。因此，可以改进由于编程/擦除周期数目的增加而劣化的虚设单元DMC、源极选择晶体管SST和漏极选择晶体管DST的操作。结果，可以降低由于编程/擦除周期数目的增加而导致编程操作或擦除操作将失败的可能性。
参照绘出了本公开的示例的图8B，在如参照图6B和图7C所描述的确定正常操作已经失败(即，当步骤SP7或SE7分别为“是”时)之后，过程前进到步骤ST21。步骤ST21与参照图8A描述的步骤ST11相同。
根据本实施方式，重试操作包括在步骤ST21之后的步骤RA21中执行的第一重试操作。步骤RA21与参照图8A描述的步骤RA12相同。
当执行第一重试操作的步骤RA21的结果指示通过时，过程依据重新执行的正常操作的类型(例如，编程或擦除)而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。
当执行第一重试操作的步骤RA21的结果指示失败时，重试操作包括在步骤RA22执行的第二重试操作。第二次重试操作与参照图8A描述的步骤RA11相同。
当执行第二重试操作的步骤RA22的结果指示通过时，该过程依据重新执行的正常操作的类型而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。
当执行第二重试操作的步骤RA22失败时，在步骤ST13将正常操作作为失败进行处理。
参照绘出了本公开的示例的图8C，在如参照图6B和图7C所描述的确定正常操作已经失败(即，在步骤SP7或SE7分别为“是”时)之后，该过程前进到步骤RA3。步骤RA3与参照图8A描述的步骤RA11相同。
当步骤RA3的结果指示通过时，过程依据重新执行的操作的类型(例如，编程或擦除)而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。
当步骤RA3的结果指示失败时，在步骤ST13将正常操作作为失败处理。
参照绘出了本公开的示例的图8D，在如参照图6B和图7C所描述的确定正常操作已经失败之后，过程前进到步骤ST41。步骤ST41与参照图8A描述的步骤ST11相同。
根据本公开，可以在步骤ST41之后的步骤RA4中执行重试操作。步骤RA4与参照图8A描述的步骤RA12相同。
当步骤RA4的结果指示通过时，过程依据重新执行的操作的类型(例如，编程或擦除)而前进到图6B所示的步骤SP5或图7C所示的步骤SE5。
当步骤RA4的结果指示失败时，在步骤ST13将正常操作作为失败处理。
图9A和图9B是示出基于ISPP方案的重试操作的流程图。图9A和图9B与在如参照图6B所描述的确定正常编程操作已经失败时要执行的重试操作相关联。详细地说，图9A中所示的重试操作RAP1可以应用于图8A的步骤RA11、图8B的步骤RA22和图8C的步骤RA3。图9B中所示的重试操作RAP2可以应用于图8A的步骤RA12、图8B的步骤RA21和图8D的步骤RA4。
参照图9A，重试操作RAP1被配置为在步骤SP11中设置电压条件，使得与被选单元串联接的漏极选择线DSL、虚设字线DWL和源极选择线SSL中的至少一个的电压增加到高于正常编程操作的电压。例如，可以使用表1中例示的电压来执行正常编程操作的编程步骤。在这种情况下，步骤SP11中的漏极选择线DSL的电压可以被设置为比表1中例示的第一导通电压Von1高的第二导通电压。另选地，步骤SP11中的虚设字线DWL的电压可以被设置为比表1中例示的第二通过电压Vpass2高的第三通过电压。
与表1中例示的情况不同，当通过向源极选择线SSL施加导通电压来执行正常编程操作的编程步骤时，可以将电压条件设置为使得施加到源极选择线SSL的导通电压增加到高于正常编程操作的编程步骤的施加到源极选择线SSL的导通电压。
当源极选择晶体管、漏极选择晶体管和虚设单元中的任意一个的阈值电压由于编程/擦除周期数目的增加而过度增加时，根据所设置的操作可能无法正常控制阈值电压过度增加的源极选择晶体管、漏极选择晶体管或虚设单元的沟道的电位。详细地，可以控制初始电压设置条件，使得源极选择晶体管、漏极选择晶体管和虚设单元中的每一个的沟道在正常操作的编程步骤中保持在导通状态。当源极选择晶体管、漏极选择晶体管和虚设单元中的任意一个的阈值电压由于编程/擦除周期数目的增加而增加，然后发生劣化时，即使正常操作的编程步骤根据初始电压设置条件来控制，源极选择晶体管、漏极选择晶体管和虚设单元中的劣化元件也会处于截止状态。为了克服这种操作失败，本公开的实施方式通过增加漏极选择线DSL、虚设字线DWL和源极选择线SSL中的至少一个的电压来执行重试操作RAP1的编程步骤。因此，源极选择晶体管、漏极选择晶体管和虚设单元中的劣化元件的操作在重试操作RAP1的编程步骤中可以保持正常导通状态。
重试操作RAP1包括在步骤SP11之后执行的步骤SP12。在步骤SP12，选择第i正常编程循环。图9A中的“i”表示图6A中所示的对应正常编程循环的轮次，即，正常编程循环的序号(也可以称为“序号(i)”)。“i”可以对应于k-x。这里，k可以表示图6A中所示的正常编程循环的最后一个序号，并且x的值可以在从0到小于k的自然数的数字范围内不同地设置。此后，重试操作RAP1包括在步骤SP12之后执行的步骤SP13。在步骤SP13，重复执行所选择的第i正常编程循环。接着，在步骤SP15中确定第i正常编程循环是否已经通过。
当步骤SP15的确定结果指示通过时，过程前进到参照图6B描述的步骤SP5。
当步骤SP15的确定结果指示失败时，在步骤SP17确定在步骤SP13所执行的正常编程循环的序号(i)是否已到达最后一个序号k。当在步骤SP17中确定正常编程循环的序号(i)尚未达到最后一个序号k(即，步骤SP17为否)时，在步骤SP19中将对应的正常编程循环的序号(i)增加1。然后重复执行步骤SP13、SP17和SP19，直到步骤SP15的确定结果指示通过。当在步骤SP17中确定正常编程循环的序号(i)已达到最后一个序号k(即，步骤SP17为是)时，过程前进到参考图8A描述的步骤ST11或参照图8C描述的步骤ST13。
参照图9B，可以在参照图8A描述的步骤ST11、参照图8B描述的步骤ST21或参照图8D描述的步骤ST41之后，随后执行重试操作RAP2。
当源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC中的任意一个的阈值电压由于编程/擦除周期数目的增加而增加，然后发生劣化时，可以通过步骤ST11、ST21或ST41将对应阈值电压恢复到初始设置值。
重试操作RAP2可以包括这样的步骤：在与以上参照图6B描述的正常编程操作的电压设置条件相同的电压设置条件下，重复并依次执行范围从正常编程操作的第一正常编程循环开始的正常编程循环。详细地，重试操作RAP2包括步骤SP21。在步骤SP21中，可以重复执行图6A中所示的正常编程循环中的任意一个。例如，可以执行正常编程循环的序号(i)为1的第一正常编程循环。此后，在步骤SP23，确定在步骤SP21执行的正常编程循环是否已经通过。
当步骤SP23的确定结果指示通过时，过程前进到如图6B所示的步骤SP5。
当步骤SP23的确定结果指示失败时，在步骤SP27确定在步骤SP21执行的正常编程循环的序号(i)是否已达到最后一个序号k。当在步骤SP27确定正常编程循环的序号(i)尚未达到最后一个序号k(即，步骤SP27为否)时，将正常编程循环的序号(i)增加1。然后重复执行步骤SP21、SP27和SP29，直到步骤SP23的确定结果指示通过。当在步骤SP27确定正常编程循环的序号(i)已达到最后一个序号k(即，步骤SP27为是)时，过程前进到图8A的步骤ST13、图8B的步骤RA22或图8D的步骤ST13。
在源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC中的至少一个的已劣化的阈值电压已经恢复到初始设置值之后，执行重试操作RAP2。因此，通过在与正常操作的电压设置条件相同的电压设置条件下在重试操作RAP2中重复正常编程循环，可以将正常操作的失败状态改变为通过状态。
图10A和图10B是示出基于ISPE方案的重试操作的图。图10A和图10B与在图7C中的确定正常擦除操作已失败时要执行的重试操作相关联。详细地说，图10A中所示的重试操作可以应用于图8A的步骤RA11、图8B的步骤RA22和图8C的步骤RA3。图10B中示出的重试操作RAE可以应用于图8A的步骤RA12、图8B的步骤RA21和图8D的步骤RA4。
参照图10A，擦除操作的重试操作是通过重复正常擦除循环来执行的，并且是通过改变在擦除步骤中的第一间隔t1'的长度来执行的。更详细地，用于擦除操作的重试操作的第一间隔t1'被指定为比正常擦除操作的第一间隔t1长。此外，在重试操作期间，施加到虚设字线DWL的第二虚设字线电压Vedwl2可以被指定为等于或低于正常擦除操作中的第一虚设字线电压Vedwl1。
公共源线CSL、位线BL、漏极选择线DSL、源极选择线SSL、字线WL和单元串的沟道在第二间隔t2和第三间隔t3期间的相应操作与参照图7B描述的相同。
假设源极选择晶体管和漏极选择晶体管由于编程/擦除周期数目的增加而劣化，那么即使正常操作的擦除步骤根据初始电压设置条件来控制，GIDL的量也不可能高到足以执行擦除操作。为了克服这种操作失败，本公开的实施方式可以通过增加第一间隔t1'的时间，将GIDL的量增加到足够执行擦除操作那么高的电平。
参照图10B，可以在参照图8A描述的步骤ST11、参照图8B描述的步骤ST21、或参照图8D描述的步骤ST41之后，随后执行重试操作RAE。
重试操作RAE可以包括在与上面参考图7B描述的正常擦除操作中相同的电压设置条件下，重复并依次执行范围从正常擦除操作的第一正常擦除循环开始的正常擦除循环。详细地，在重试操作RAE中，可以在步骤SE21执行正常擦除循环的序号(i)为1的第一正常擦除循环。此后，在步骤SE23，确定在步骤SE21执行的正常擦除循环是否已经通过。
当步骤SE23的确定结果指示通过时，过程前进到如图7C所示的步骤SE5。
当步骤SE23的确定结果指示失败时，在步骤SE27确定在步骤SE21执行的正常擦除循环的序号(i)是否已达到最后一个序号k。当在步骤SE27确定正常擦除循环的序号(i)尚未达到最后一个序号k(即，在步骤SE27处为否)时，在步骤SE29中将正常擦除循环的序号(i)增加1。然后重复执行步骤SE21、SE27和SE29，直到步骤SE23的确定结果指示通过。当在步骤SE27确定正常擦除循环的序号(i)已达到最后一个序号k(即，步骤SE27为是)时，过程前进到图8A的步骤ST13、图8B的步骤RA22或图8D的步骤ST13。
在源极选择晶体管SST、漏极选择晶体管DST和虚设单元DMC中的至少一个的劣化的阈值电压已经恢复到初始设置值之后执行重试操作RAE。因此，通过在与正常操作中相同的电压设置条件下在重试操作RAE中重复正常编程循环，可以将正常操作的失败状态改变为通过状态。
本公开的上述实施方式可以执行即使源极选择晶体管、漏极选择晶体管或虚设单元的特性由于编程/擦除周期数目的增加而劣化也能够克服劣化特性的重试操作。因此，本公开的实施方式可以在执行重试操作之前，将在基于用于编程或擦除的最大操作脉冲执行的正常操作循环完成之后被确定已经失败的存储器单元的状态改变为通过状态。
根据本公开的上述实施方式，可以减少存储器装置的由于编程/擦除周期数目的增加而导致的性能劣化。
图11和图12是示出根据各种实施方式的存储器系统的框图。
参照图11，存储器系统1000包括半导体存储器装置50和控制器1100。半导体存储器装置50可以是参照图3描述的半导体存储器装置。在下文中，将省略重复的说明。
控制器1100联接到主机和半导体存储器装置50。响应于来自主机的请求，控制器1100可以访问半导体存储器装置50。例如，控制器1100可以控制半导体存储器装置50的读取操作、编程操作、擦除操作和后台操作。
控制器1100可以提供半导体存储器装置50和主机之间的接口。控制器1100可以运行用于控制半导体存储器装置50的固件。
控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。
RAM 1110用作处理器1120的工作存储器、半导体存储器装置50和主机之间的高速缓冲存储器以及半导体存储器装置50和主机之间的缓冲存储器中de1至少一个。处理器1120控制控制器1100的总体操作。另外，控制器1100可以临时存储编程操作期间从主机提供的编程数据。
主机接口1130包括用于在主机和控制器1100之间执行数据交换的协议。该协议可以被实现为以上参照图1描述的各种示例中的接口协议中的至少一个。
存储器接口1140与半导体存储器装置50接口连接。例如，存储器接口1140包括NAND接口或NOR接口。
纠错块1150可以使用纠错码(ECC)来检测并校正从半导体存储器装置50接收的数据中的错误。处理器1120可以基于纠错块1150的错误检测结果来调整读取电压，并且可以控制半导体存储器装置50执行重新读取。在实施方式中，可以将纠错块1150提供为控制器1100的组件。
控制器1100和半导体存储器装置50可以集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置50可以集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置50可以集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡、(SM或SMC)、存储棒、多媒体卡(MMC，RS-MMC或MMCmicro)、SD卡(SD，miniSD、microSD或SDHC)或通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置50可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的储存装置。当存储器系统1000被用作SSD时，联接到存储器系统2000的主机的操作速度可以明显提高。
在其他示例中，存储器系统1000可以被提供为电子装置的各种组件之一。电子装置可以是诸如以下各种电子装置中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或者构成计算系统的各种元件之一。
在示例性实施方式中，半导体存储器装置50或存储器系统1000可以嵌入在各种类型的封装件中。例如，半导体存储器装置50或存储器系统1000可以以诸如以下类型来封装和安装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle裸片封装、晶圆裸片形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形封装(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆栈封装(WSP)等。
参照图12，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片分成多个组。
各组通过第一通道CH1至第k通道CHk与控制器2200通信。各半导体存储器芯片可以以与上面参照图3描述的半导体存储器装置50相同的方式配置和操作。
各组可以通过一个公共通道与控制器2200通信。控制器2200具有与参照图11描述的控制器1100相同的配置并且被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图13是示出根据本公开的一个实施方式的计算系统的框图。
计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以存储在存储器系统2000中。
半导体存储器装置2100可以通过控制器2200联接到系统总线3500。与此不同，半导体存储器装置2100可以直接联接到系统总线3500。这里，控制器2200的功能可以由CPU3100和RAM 3200执行。
图13示出了包括参照图12说明的存储器系统2000的计算系统3000。然而，本公开的实施方式不限于这样的示例。例如，计算系统3000的存储器系统2000可以用上面参照图11所描述的存储器系统1000代替。在实施方式中，计算系统3000可以包括参照图11和图12描述的所有存储器系统1000和2000。
本说明书和附图中所公开的实施方式仅旨在帮助本领域技术人员更清楚地理解本公开，而不是限制本公开的范围。对于本公开所属领域的技术人员显而易见的是，本文描述的基本发明构思的许多变型和修改仍将落入本公开的如所附权利要求及其等同物中所限定的精神和范围内。
因此，本公开的实施方式可以在执行重试操作之前，将在基于用于编程或擦除的最大操作脉冲执行的正常操作循环完成之后确定为已经失败的存储器单元的状态改变为通过状态。
除非另外定义，否则本文使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的技术人员通常理解的含义相同的含义。除非在本说明书中明确定义，否则这些术语不被解释为理想的或过于形式的含义。
相关申请的交叉引用
本申请要求于2018年7月10日提交的韩国专利申请No.10-2018-0080219的优先权，该韩国专利申请的全部内容通过引用整体并入本文中。

Claims (25)

1.一种操作存储器装置的方法，该方法包括以下步骤：
执行包括正常操作循环的正常操作，使得被选单元串中的被选存储器单元具有目标阈值电压，其中，所述正常操作循环是基于从第一操作脉冲到第k操作脉冲按照步进电压依次增加的操作电压来执行的；以及
当在所述正常操作的用于所述第k操作脉冲的第k正常操作循环之后所述被选存储器单元未达到所述目标阈值电压时，执行对所述正常操作循环中的至少一个进行重复的第一重试操作，
其中，在所述第一重试操作中以与所述正常操作中不同的方式控制以下电压设置条件中的至少一个：用于与所述被选单元串的源极选择晶体管联接的源极选择线的第一电压设置条件、用于与所述被选单元串的漏极选择晶体管联接的漏极选择线的第二电压设置条件以及用于与所述被选单元串的虚设单元联接的虚设字线的第三电压设置条件。
2.根据权利要求1所述的方法，其中，执行所述第一重试操作的步骤包括：在从基于第i操作脉冲的第i正常操作循环到所述第k正常操作循环的范围内，依次并重复地执行范围从所述第i正常操作循环到所述第k正常操作循环的正常操作循环中的至少一个，直到所述被选存储器单元的阈值电压达到所述目标阈值电压，其中1<i≤k。
3.根据权利要求1所述的方法，该方法还包括以下步骤：
当所述第一重试操作的所述第k正常操作循环失败时，执行对所述源极选择晶体管、所述漏极选择晶体管和所述虚设单元中的至少一个进行擦除然后进行编程的阈值电压复位操作；以及
在所述阈值电压复位操作之后，执行对所述正常操作循环中的至少一个进行重复的第二重试操作。
4.根据权利要求3所述的方法，其中，所述第二重试操作包括在从基于所述第一操作脉冲的第一正常操作循环到所述第k正常操作循环的范围内，依次并重复地执行所述正常操作循环中的至少一个，直到所述被选存储器单元的阈值电压达到所述目标阈值电压。
5.根据权利要求3所述的方法，其中，在所述第二重试操作中以与所述正常操作中相同的方式控制所述第一电压设置条件至所述第三电压设置条件。
6.根据权利要求1所述的方法，其中，所述正常操作和所述第一重试操作中的所述正常操作循环各自包括：
向与所述被选存储器单元联接的字线施加与所述操作电压对应的编程电压；以及
通过向所述字线施加编程验证电压来验证所述被选存储器单元是否已被编程。
7.根据权利要求6所述的方法，其中，在施加与所述操作电压对应的编程电压时，将施加到所述源极选择线、所述漏极选择线和所述虚设字线的电压电平中的至少一个控制为在所述第一重试操作中比在所述正常操作中高。
8.根据权利要求1所述的方法，
其中，所述正常操作循环各自包括：
向与所述被选单元串的沟道联接的公共源线施加与所述操作电压对应的擦除电压；以及
通过向与所述被选存储器单元联接的字线施加擦除验证电压来验证所述被选存储器单元是否已被擦除，并且
其中，施加与所述操作电压对应的擦除电压的步骤包括：
第一间隔，在所述第一间隔期间，向所述源极选择线和所述漏极选择线施加选择电压，并且向所述公共源线施加预充电电压；
第二间隔，在所述第二间隔期间，使施加到所述公共源线的所述预充电电压增加到所述擦除电压，并且使所述漏极选择线和所述源极选择线浮置；以及
第三间隔，在所述第三间隔期间，保持并施加所述擦除电压。
9.根据权利要求8所述的方法，其中，所述第一间隔被控制为在所述第一重试操作中比在所述正常操作中长。
10.根据权利要求9所述的方法，其中，所述选择电压的电平被控制为在所述第一重试操作中比在所述正常操作中低。
11.一种操作存储器装置的方法，该方法包括以下步骤：
执行包括正常操作循环的正常操作，使得被选单元串中的被选存储器单元具有目标阈值电压，其中，所述正常操作循环是基于从第一操作脉冲到第k操作脉冲按照步进电压依次增加的操作电压来执行的；
当在所述正常操作的用于所述第k操作脉冲的第k正常操作循环之后所述被选存储器单元未达到所述目标阈值电压时，对所述被选单元串的源极选择晶体管、所述被选单元串的漏极选择晶体管和所述被选单元串的虚设单元中的至少一个的阈值电压进行复位；以及
在所述阈值电压已经被复位之后，执行对所述正常操作循环的至少一个进行重复的第一重试操作。
12.根据权利要求11所述的方法，其中，对所述阈值电压进行复位的步骤包括：对所述源极选择晶体管、所述漏极选择晶体管和所述虚设单元中的至少一个进行擦除然后进行编程。
13.根据权利要求11所述的方法，其中，所述第一重试操作包括在从基于所述第一操作脉冲的第一正常操作循环到所述第k正常操作循环的范围内，依次且重复地执行所述正常操作循环中的至少一个，直到所述被选存储器单元的阈值电压达到所述目标阈值电压。
14.根据权利要求13所述的方法，该方法还包括以下步骤：
当所述第一重试操作的所述第k正常操作循环失败时，执行对所述正常操作循环中的至少一个进行重复的第二重试操作，
其中，在所述第二重试操作中以与所述第一重试操作中不同的方式控制以下电压设置条件中的至少一个：用于与所述源极选择晶体管联接的源极选择线的第一电压设置条件、用于与所述漏极选择晶体管联接的漏极选择线的第二电压设置条件以及用于与虚设单元联接的虚设字线的第三电压设置条件。
15.根据权利要求14所述的方法，其中，在所述第一重试操作中以与所述正常操作中相同的方式控制所述第一电压设置条件至所述第三电压设置条件。
16.根据权利要求14所述的方法，其中，所述第二重试操作包括：
在从基于第i操作脉冲的第i正常操作循环到所述第k正常操作循环的范围内，依次且重复地执行所述第i正常操作循环到所述第k正常操作循环中的至少一个，直到所述被选存储器单元的阈值电压达到所述目标阈值电压，其中，1<i≤k。
17.根据权利要求14所述的方法，所述正常操作和所述第二重试操作中的所述正常操作循环各自包括：
向与所述被选存储器单元联接的字线施加与所述操作电压对应的编程电压；以及
通过向所述字线施加编程验证电压来验证所述被选存储器单元是否已被编程。
18.根据权利要求17所述的方法，其中，在施加与所述操作电压对应的编程电压时，将施加到所述源极选择线、所述漏极选择线和所述虚设字线的电压电平中的至少一个控制为在所述第二重试操作中比在所述正常操作中高。
19.根据权利要求14所述的方法，
其中，所述正常操作循环各自包括：
向与所述被选单元串的沟道联接的公共源线施加与所述操作电压对应的擦除电压；以及
通过向与所述被选存储器单元联接的字线施加擦除验证电压来验证所述被选存储器单元是否已被擦除，并且
其中，施加与所述操作电压对应的擦除电压的步骤包括：
第一间隔，在所述第一间隔期间，向所述源极选择线和所述漏极选择线施加选择电压，并且向所述公共源线施加预充电电压；
第二间隔，在所述第二间隔期间，使施加到所述公共源线的所述预充电电压增加到所述擦除电压，并且使所述漏极选择线和所述源极选择线浮置；以及
第三间隔，在所述第三间隔期间，保持并施加所述擦除电压。
20.根据权利要求19所述的方法，其中，所述第一间隔被控制为在所述第二重试操作中比在所述正常操作中长。
21.根据权利要求20所述的方法，其中，所述选择电压的电平被控制为在所述第一重试操作中比在所述正常操作中低。
22.一种存储器装置的操作方法，该操作方法包括以下步骤：
对存储器单元执行正常编程操作，使得所述存储器单元具有目标阈值电压；以及
当在所述正常编程操作之后所述存储器单元未达到所述目标阈值电压时，通过增加施加到所述存储器单元的源极选择线、漏极选择线和虚设字线的电压当中的一个或更多个电压，来对所述存储器单元执行重试编程操作。
23.一种存储器装置的操作方法，该操作方法包括以下：
对存储器单元执行正常编程操作，使得所述存储器单元具有目标阈值电压；
当在所述正常编程操作之后所述存储器单元未达到所述目标阈值电压时，对所述存储器单元的源极选择晶体管、漏极选择晶体管和虚设单元中的一个或更多个的阈值电压进行复位；以及
对所述存储器单元执行重试编程操作。
24.一种存储器装置的操作方法，该操作方法包括以下步骤：
对存储器单元执行正常擦除操作，使得所述存储器单元具有目标阈值电压；以及
当在所述正常擦除操作之后所述存储器单元未达到所述目标阈值电压时，通过施加比所述正常擦除操作更长持续时间的预充电电压和选择电压来对所述存储器单元执行重试擦除操作。
25.一种存储器装置的操作方法，该操作方法包括以下步骤：
对存储器单元执行正常擦除操作，使得所述存储器单元具有目标阈值电压；
当在所述正常擦除操作之后所述存储器单元未达到所述目标阈值电压时，对所述存储器单元的源极选择晶体管、漏极选择晶体管和虚设单元中的一个或更多个的阈值电压进行复位；以及
对所述存储器单元执行重试擦除操作。
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