KR20030088059A - 반도체 메모리 및 반도체 메모리 동작 방법 - Google Patents

반도체 메모리 및 반도체 메모리 동작 방법 Download PDF

Info

Publication number
KR20030088059A
KR20030088059A KR10-2003-7013070A KR20037013070A KR20030088059A KR 20030088059 A KR20030088059 A KR 20030088059A KR 20037013070 A KR20037013070 A KR 20037013070A KR 20030088059 A KR20030088059 A KR 20030088059A
Authority
KR
South Korea
Prior art keywords
clock
memory
memory bank
data
operating
Prior art date
Application number
KR10-2003-7013070A
Other languages
English (en)
Other versions
KR100560888B1 (ko
Inventor
카이저로버트
슈나이더헬무트
샴버거플로리안
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030088059A publication Critical patent/KR20030088059A/ko
Application granted granted Critical
Publication of KR100560888B1 publication Critical patent/KR100560888B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명에 따른 반도체 메모리 동작 방법은 데이터 전송 속도가 두 배이다. 본 발명에 따르면, 데이터 판독 액세스 및 데이터 기록 액세스는 두 개의 메모리로 분할된다. 제 1 메모리 뱅크는 제 2 메모리 뱅크의 동작 속도에 대해 0.5의 인자로 단축되며, 부분적인 데이터 흐름은 두 개의 메모리 뱅크의 출력에서 결합되어 두 배의 주파수의 데이터 흐름을 형성한다.

Description

반도체 메모리 및 반도체 메모리 동작 방법{METHOD FOR OPERATING A SEMICONDUCTOR MEMORY AT A DATA TRANSMISSION RATE WHICH IS TWICE AS FAST}
데이터 판독 및 기록시에 각각 더블 데이터 전송 속도로 반도체 메모리를 동작시키기 위해, 각각의 액세스는 지금까지는 싱글 전송 속도의 액세스로 거슬러 올라갔다(당해 기술분야에서 "싱글 데이터 전송 속도(single data transfer rate)"란 용어는 "싱글 데이터 레이트(single data rate) 또는 SDR"로도 지칭되며, "더블 데이터 전송 속도(double data transfer rate)"란 용어는 "더블 데이터 레이트 또는 DDR"로도 지칭된다). 즉, 예를 들어 판독시, 하나의 주파수로 두 배의 데이터 길이를 내부적으로 액세스하는 동작이 이루어진다. 그러면, 내부 데이터 항목의 첫 번째 절반은 클록 신호의 상승 에지(rising edge)에서 출력되고, 내부 데이터 항목의 다음 절반은 클록 신호의 하강 에지(falling edge)에서 출력된다. 기록시에는 순서가 반대로 된다. 데이터 항목은 입력측의 클록 신호의 상승 및 하강 에지에의해 수집되고, 내부적으로 조합되어 더블 길이의 데이터 항목을 형성하며, 이어서 더블 길이로 메모리 뱅크(어레이)에 내부적으로 기록된다.
더블 전송 레이트로 반도체 메모리를 동작하는 종래의 방법은 각각의 판독 또는 기록 액세스 동작 동안에 전류 소비가 균등하지 않다는 문제점을 갖는다. 또한, 메모리 뱅크가 데이터량의 두 배를 공급해야 한다는 문제점이 있다.
본 발명은 더블 데이터 전송 레이트로 반도체 메모리를 동작하는 방법에 관한 것이다.
도 1은 본 발명에 따른 방법을 수행하는 회로의 바람직한 실시예의 블록도.
본 발명의 목적은, 전류 소비가 균일하며 메모리 뱅크의 추가적인 부담이 없는 더블 데이터 전송 레이트를 제공하는 서두에 개시된 유형의 방법을 제공하는 것이다.
이 목적은 청구항 1의 특징에 의해 달성된다. 청구항 3은 본 발명에 따른 방법을 구현하는 바람직한 회로를 상술한다. 종속항들은 본 발명의 바람직한 예들을 상술한다.
상기 방법에서, 본 발명은 0데이터 판독 및 기록 액세스가 두 개의 메모리 뱅크 사이에 공유되도록 하며, 제 1 메모리 뱅크는 제 2 메모리 뱅크의 동작 클록에 대해 클록 펄스의 반만큼 시프트되는 클록으로 동작하며, 부분적인 데이터 스트림이 두 개의 메모리 뱅크의 출력에서 결합되어 두 배의 주파수를 갖는 데이터 스트림을 형성한다.
즉, 본 발명에 따른 방법은 두 배의 주파수로 절반의 데이터 길이를 처리하는 반면에, 종래기술은 단일 주파수로 두 배의 데이터 길이를 처리한다.
두 개의 뱅크 사이에 액세스가 공유되므로, 본 발명에 따른 방법은 판독 또는 기록 액세스 동작 동안 전류 분포를 보다 균일하게 할 수 있다. 종래기술에 대한 본 발명의 다른 이점은 단일 메모리 뱅크가 두 배의 데이터량을 공급할 필요가 없다는 것이다. 마지막으로 본 발명에 따른 방법 및 반도체 메모리의 이점은, SDR(single data transfer rate)에 사용되는 것과 동일한 메모리 뱅크 아키텍처를 이용하는 것이 가능하다는 것이다.
본 발명에 따른 바람직한 실시예는 제 2 메모리 뱅크의 클록이 판독 액세스 동안의 외부 클록 신호의 상승 에지 및 기록 액세스 동안의 외부 클록 신호의 하강 에지로부터 유도되고, 제 1 메모리 뱅크의 클록이 판독 액세스 동안의 외부 클록 신호의 하강 에지 및 기록 액세스 동안의 외부 클록 신호의 상승 에지로부터 유도되도록 한다는 것이다.
본 발명에 따른 방법을 수행하는 바람직한 회로는 외부 클록 신호로부터, 제 1 메모리 뱅크를 위한 동작 클록과 제 2 메모리 뱅크를 위한 동작 클록을 생성하는 클록 제어 유닛과, 두 개의 메모리 뱅크로부터 두 개의 부분적인 데이터 스트림을 결합하는 멀티플렉서를 포함한다.
상기 바람직한 회로는, 기록 액세스를 위한 제 2 멀티플렉서를 포함하고, 상기 제 2 멀티플렉서는 입력 데이터를 인가받아 두 개의 메모리 뱅크를 위한 동기 신호를 발생하며, 두 개의 멀티플렉서는 두 개의 메모리 뱅크의 클록 신호에 의해 클로킹된다.
이하에서는 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도면에는 참조번호 10 및 11로 표시된 반도체 메모리 내의 두 개의 메모리 뱅크가 도시되어 있다. 본 발명에 따르면, 데이터 판독 및 기록 액세스가 이들 두 개의 메모리 뱅크(10, 11) 사이에 공유되는 방식으로 이루어진다. 이 경우에, 제 1 메모리 뱅크(10)는 제 2 메모리 뱅크(11)의 동작 클록에 대해 절반의 클록 펄스만큼 시프트되는 클록으로 동작하며, 그 부분적인 데이터 스트림은 두 개의 메모리 뱅크(10, 11)의 출력에서 결합되어 두 배의 주파수를 갖는 데이터 스트림을 형성한다.
클록 제어 유닛(12)은 상기 클록 제어 유닛에 인가되는 외부 신호(cmd) 및 외부 클록 신호(clk)로 두 개의 메모리 뱅크(10, 11)를 제어하기 위해 제공된다. 클록 제어 유닛(12)은 이들 입력 신호를 이용하여 제 2 메모리 뱅크(11)용 클록 신호(cmd1) 및 클록 신호(cmd1+cmd1/2)를 획득한다.
제 1 멀티플렉서(13)는 메모리 뱅크(10, 11)의 출력에서 부분적인 데이터 스트림을 결합하는데 사용된다. 제 2 멀티플렉서(14)는 입력 데이터 스트림을 두 개의 부분적인 스트림으로 분할하는데 사용된다.
메모리 뱅크(10, 11)로부터의 부분적인 데이터 스트림은 멀티플렉서(13)로 인가된다. 제 2 메모리 뱅크용 클록 신호(cmd1)와 제 1 메모리 뱅크용 클록신호(cmd1+1/2cmd1)가 또한 제 1 멀티플렉서(13)에 인가된다.
입력 데이터는 기록 액세스를 위해 제 2 멀티플렉서(14)의 입력에 인가된다. 제 2 메모리 뱅크(11)용 클록 신호(cmd1) 및 제 메모리 뱅크용 클록 신호(cmd1+1/2cmd1)는 마찬가지로 제 2 멀티플렉서(14)에 인가된다. 제 1 메모리 뱅크(10) 및 제 2 메모리 뱅크(11)에 인가된 동기 신호는 제 2 멀티플렉서(14)의 출력에서 이용할 수 있다.
전술한 회로에 의해, 두 개의 메모리 뱅크(10, 11) 사이에서 공유되는 방식으로 이루어는 기록 액세스 동작 동안, 제 1 메모리 뱅크는 외부 클록 신호(clk)의 하강 에지에 응답하여 동작하고, 제 2 메모리 뱅크는 외부 클록 신호(clk)의 상승 에지에 응답하여 동작한다. 판독 액세스 동안, 데이터 메모리(10, 11)의 출력에서 얻어질 수 있는 부분적인 데이터 스트림은, 클록 제어 유닛(12) 및 멀티플렉서(14)의 제어 하에서, 멀티플렉서(13)에 의해 결합되어, 내부 클록 신호의 도움으로 데이터 길이는 원래의 데이터 길이의 절반이며 주파수는 두 배인 데이터 스트림을 형성한다.
단순화를 위해, 본 발명은 더블 데이터 전송 레이트에 대해서 설명하였다. 그러나, 본 발명의 사상은 여기에 한정되지 않는다. 오히려, 본 발명의 사상은 n(n=2, 4, 8 등) 배의 데이터 전송 레이트에 적용될 수도 있으며, 따라서 데이터 판독 및 기록 액세스가 n 개의 메모리 뱅크 사이에서 공유된다.

Claims (4)

  1. 더블 데이터 전송 레이트로 반도체 메모리를 동작시키는 방법에 있어서,
    데이터 판독 및 기록 액세스가 두 개의 메모리 뱅크(10, 11) 사이에서 공유되고, 상기 제 1 메모리 뱅크(10)는 상기 제 2 메모리 뱅크(11)의 클록에 대해 절반의 클록 펄스만큼 시프트된 클록으로 동작하며, 부분적인 데이터 스트림이 상기 두 개의 메모리 뱅크(10, 11)의 출력에서 결합되어 두 배의 주파수를 갖는 데이터 스트림을 형성하는 것을 특징으로 하는
    반도체 메모리 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 2 메모리 뱅크(11)의 클록은 상기 판독 액세스 동안의 상기 외부 클록 신호의 상승 에지 및 상기 기록 액세스 동안의 상기 외부 클록 신호의 하강 에지로부터 유도되고, 상기 제 1 메모리 뱅크(10)의 클록은 상기 판독 액세스 동안의 외부 클록 신호의 하강 에지 및 상기 기록 액세스 동안의 상기 외부 클록 신호의 상승 에지로부터 유도되는 반도체 메모리 동작 방법.
  3. 제 1 항 또는 2 항의 방법을 수행하는 회로에 있어서,
    외부 클록 신호로부터 상기 제 1 메모리 뱅크(10)를 위한 동작 클록과 상기 제 2 메모리 뱅크(11)를 위한 동작 클록을 생성하는 클록 제어 유닛(12)과, 상기 판독 액세스 동안 상기 두 개의 메모리 뱅크(10, 11)로부터 상기 두 개의 부분적인 데이터 스트림을 결합하는 제 1 멀티플렉서(13)를 포함하는 것을 특징으로 하는 회로.
  4. 제 3 항에 있어서,
    상기 기록 액세스를 위한 제 2 멀티플렉서(14)를 포함하고, 상기 제 2 멀티플렉서는 입력 데이터를 인가받아 상기 두 개의 메모리 뱅크(10, 11)를 위한 동기 신호를 생성하고, 상기 두 개의 멀티플렉서(13, 14)는 상기 두 개의 메모리 뱅크(10, 11)의 클록 신호에 클로킹되는 회로.
KR1020037013070A 2001-04-07 2002-02-27 반도체 메모리 및 반도체 메모리의 작동 방법 KR100560888B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10117614.7 2001-04-07
DE10117614A DE10117614B4 (de) 2001-04-07 2001-04-07 Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate und Halbleiterspeicher
PCT/EP2002/002056 WO2002082450A1 (de) 2001-04-07 2002-02-27 Verfahren zum betreiben eines halbleiterspeichers mit doppelter datenübertragungsrate

Publications (2)

Publication Number Publication Date
KR20030088059A true KR20030088059A (ko) 2003-11-15
KR100560888B1 KR100560888B1 (ko) 2006-03-13

Family

ID=7680916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037013070A KR100560888B1 (ko) 2001-04-07 2002-02-27 반도체 메모리 및 반도체 메모리의 작동 방법

Country Status (6)

Country Link
US (1) US6804166B2 (ko)
JP (1) JP2004535035A (ko)
KR (1) KR100560888B1 (ko)
CN (1) CN100389468C (ko)
DE (1) DE10117614B4 (ko)
WO (1) WO2002082450A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100610439B1 (ko) * 2004-09-08 2006-08-09 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368199B2 (en) * 2014-09-02 2016-06-14 Kabushiki Kaisha Toshiba Memory device
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115441B (zh) 2020-08-26 2024-05-17 长鑫存储技术有限公司 存储器
CN114115437B (zh) 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6166441A (ja) * 1984-09-10 1986-04-05 Hitachi Ltd 信号伝送装置
DE3543911A1 (de) * 1984-12-14 1986-06-26 Mitsubishi Denki K.K., Tokio/Tokyo Digitale verzoegerungseinheit
JPH04293135A (ja) * 1991-03-20 1992-10-16 Yokogawa Hewlett Packard Ltd メモリアクセス方式
JP2874375B2 (ja) * 1991-04-11 1999-03-24 日本電気株式会社 ダブルバッファ形エラスティック・ストア
KR100265610B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 전송속도를 증가시킨 더블 데이터 레이트 싱크로너스 디램
KR100306882B1 (ko) * 1998-10-28 2001-12-01 박종섭 반도체메모리소자에서데이터스트로브신호를버퍼링하기위한방법및장치
JP2000163965A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
EP1122737A1 (en) * 2000-01-31 2001-08-08 STMicroelectronics S.r.l. Circuit for managing the transfer of data streams from a plurality of sources within a system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100610439B1 (ko) * 2004-09-08 2006-08-09 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
WO2002082450A1 (de) 2002-10-17
JP2004535035A (ja) 2004-11-18
US20040066701A1 (en) 2004-04-08
DE10117614A1 (de) 2002-10-17
CN1502108A (zh) 2004-06-02
CN100389468C (zh) 2008-05-21
US6804166B2 (en) 2004-10-12
DE10117614B4 (de) 2005-06-23
KR100560888B1 (ko) 2006-03-13

Similar Documents

Publication Publication Date Title
JP4070051B2 (ja) 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置
US5815462A (en) Synchronous semiconductor memory device and synchronous memory module
US6337832B1 (en) Operable synchronous semiconductor memory device switching between single data rate mode and double data rate mode
KR100304963B1 (ko) 반도체메모리
KR100915554B1 (ko) 반도체기억장치
US20010054135A1 (en) Memory control technique
JP2002132580A (ja) 半導体メモリ装置及びメモリシステム
KR100362193B1 (ko) 디디알 동기식 메모리 장치의 데이터 출력 장치
US20100074035A1 (en) Semiconductor memory device
JP4061029B2 (ja) 半導体メモリ装置、バッファ及び信号伝送回路
KR100578233B1 (ko) 동기식메모리장치의 데이터 입출력 가변제어장치
JP3699638B2 (ja) 半導体メモリ装置及びライトデータマスキング方法
KR100800382B1 (ko) 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
KR100560888B1 (ko) 반도체 메모리 및 반도체 메모리의 작동 방법
JP5113433B2 (ja) メモリコントローラ
KR100306408B1 (ko) 판독데이터에대한저장레지스터를가진반도체메모리장치
JP2000076848A (ja) グラフィック処理速度を向上させるデュアルポ―トを有する高速同期の半導体メモリ装置
KR100968443B1 (ko) 반도체 메모리 장치
JPH09251773A (ja) 半導体記憶装置
KR100597623B1 (ko) 동기 파이프 라인된 반도체 메모리장치에 적용되는바이패스 리드를 만족시키는 데이터 출력장치
JP2924471B2 (ja) 半導体装置
JPH0696578A (ja) メモリ素子
JPH0497456A (ja) 記憶装置制御方式
JPH025293A (ja) 半導体メモリ
JP2000010857A (ja) メモリ制御装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130222

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150226

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee