WO2002082450A1 - Verfahren zum betreiben eines halbleiterspeichers mit doppelter datenübertragungsrate - Google Patents

Verfahren zum betreiben eines halbleiterspeichers mit doppelter datenübertragungsrate Download PDF

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Helmut Schneider
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Definitions

  • the invention relates to a method for operating a semiconductor memory with double data transfer rate.
  • An advantageous circuit for executing the method according to the invention is specified in claim 3.
  • Advantageous developments of the invention are specified in the subclaims.
  • the data read and write access is divided into two memory banks, one of which is a first one
  • Memory bank is operated with a clock that is shifted by 0.5 clock compared to the operating clock of the other, second memory bank, and that partial data streams are combined at the output of the two memory banks in a data stream with double frequency.
  • the method according to the invention works with half the data width at double frequency, while the method according to the prior art works with double data width at single frequency.
  • the method according to the invention ensures a more homogeneous current distribution during a read or write access due to the access division over two banks. Another advantage of the invention is that, in contrast to the prior art, not a single memory bank has to deliver twice the number of data. Finally, it is advantageous in the method according to the invention that the same memory bank architecture as that used for SDR or a simple data transmission rate can be used.
  • the clock of the second memory bank during the read access is derived from the rising edge and during the write access from the falling edge of an external clock signal, while the clock of the first memory bank during the read access from the falling edge and the write access from the rising edge of the external clock signal is derived.
  • An advantageous circuit for carrying out the method according to the invention comprises a clock control unit which generates the operating clock for the first memory bank and the operating clock for the second memory bank from an external clock signal, and a first multiplexer for combining the two partial data streams from the two memory banks.
  • An advantageous further development of the circuit comprises a second multiplexer for write access, which is acted upon by the input data and generates synchronization signals for the two memory banks, both multiplexers being clocked by the clock signals of the two memory banks.
  • two memory banks of a semiconductor memory are shown and designated by the reference numerals 10 and 11.
  • the data read and write access is divided over these two memory banks 10 and 11.
  • the first memory bank 10 is operated with a clock which is shifted by 0.5 clock cycles in relation to the operating clock of the other, the second memory bank 11, and the partial data streams at the output of the two memory banks 10, 11 are converted into a double data stream Frequency merged.
  • a clock control unit 12 is provided, to which an external signal cmd and an external clock clk are applied.
  • the clock control unit 12 wins this from these input signals Clock signal cmdl for the second memory bank 11 and the clock signal cmdl plus cmdl / 2.
  • a first multiplexer 13 is used to merge the data sub-streams at the output of the memory banks 10 and 11.
  • a second multiplexer 14 is used to split the input data stream into two sub-streams.
  • the multiplexer 13 is supplied with the partial data streams from the memory banks 10 and 11.
  • the clock signal cmdl for the second memory bank and the clock signal cmdl + 1/2 cmdl for the first memory bank 10 are present at the first multiplexer 13.
  • An input of the second multiplexer 14 is acted upon by the input data for write access.
  • the clock signal cmdl for the second memory bank 11 and the clock signal cmdl + 1/2 cmdl for the first memory bank 10 are also present at the second multiplexer 14.
  • Memory bank 10 and the second memory bank 11 are created.
  • the circuit explained above achieves the following: In the case of a write access which is divided up between the two memory banks 10 and 11, the first memory bank works on the falling edge, while the wide memory bank works on the rising edge of the external clock signal clk. Controlled by the clock control unit 12 and the multiplexer 14 during read access with the aid of the internal clock signals, the partial data streams available at the output of the data memories 10 and 11 are combined by the multiplexer 13 into a data stream with half the original data width and twice the frequency.

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Abstract

Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate. Erfindungsgemäss ist vorgesehen, dass der Datenlese- und -schreibzugriff auf zwei Speicher bänke aufgeteilt wird, von denen eine erste Speicherbank mit einem Takt betrieben wird, der um 0,5 Takte gegenüber dem Betriebstakt der anderen, zweiten Speicherbank verschoben ist, und dass Datenteilströme am Ausgang der zwei Speicherbänke in einen Datenstrom mit doppelter Frequenz zusammengeführt werden.

Description

Beschreibung
Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate
Die Erfindung betrifft ein Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate.
Bislang wird zum Betreiben eines Halbleiterspeichers mit dop- pelter Datenübertragungsrate beim Lesen bzw. Schreiben von Daten der jeweilige Zugriff auf einen Einfachübertragungs- raten-Zugriff zurückgeführt (auf diesem Gebiet der Technik wird der Begriff "einer einfachen Datenübertragungsrate" auch als "Single Data Rate bzw. SDR" bezeichnet, während eine dop- pelte Datenübertragungsrate auch mit "Double Data Rate bzw. DDR" bezeichnet wird) . Das heißt, dass beispielsweise beim ' Lesen ein interner Zugriff mit doppelter Datenbreite bei einfacher Frequenz erfolgt. Die erste Hälfte des internen Datums wird daraufhin mit der steigenden Flanke eines Takts ausgege- ben, während die zweite Hälfte des internen Datums mit der fallenden Flanke des Takts ausgegeben wird. Beim Schreiben wird in umgekehrter Abfolge vorgegangen. Eingangsseitig wird das Datum von der steigenden und fallenden Flanke des Taktsignals aufgesammelt, intern zu einem Datum mit doppelter Breite zusammengefasst und anschließend intern mit doppelter Breite in die Speicherbank (das Array) geschrieben.
Dieses herkömmliche Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Übertragungsrate hat den Nachteil einer inhomogenen Stromaufnahme während eines Lese- bzw.
Schreibzugriffs. Außerdem ist problematisch, dass die Speicherbank die doppelte Anzahl von Daten liefern muss.
Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren der eingangs genannten Art zu schaffen, das bei homogener Stromaufnahme ohne zusätzliche Belastung der Speicherbänke eine doppelte Datenübertragungsrate bereitstellt. Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Eine vorteilhafte Schaltung zur Ausführung des erfindungsgemäßen Verfahrens ist im Anspruch 3 angegeben. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben .
Demnach ist erfindungsgemäß vorgesehen, dass bei dem in Rede stehenden Verfahren der Datenlese- und -schreibzugriff auf zwei Speicherbänke aufgeteilt wird, von denen eine erste
Speicherbank mit einem Takt betrieben wird, der um 0,5 Takte gegenüber dem Betriebstakt der anderen, zweiten Speicherbank verschoben ist, und dass Datenteilströme am Ausgang der zwei Speicherbänke in einen Datenstrom mit doppelter Frequenz zu- sammengeführt werden.
Mit anderen Worten arbeitet das erfindungsgemäße Verfahren mit der halben Datenbreite bei doppelter Frequenz, während das Verfahren gemäß dem Stand der Technik mit doppelter Datenbreite bei einfacher Frequenz arbeitet.
Das erfindungsgemäße Verfahren gewährleistet aufgrund der Zugriffsaufteilung auf zwei Bänke eine homogenere Stromverteilung während eines Lese- oder Schreibzugriffs. Ein wei- terer Vorteil der Erfindung besteht darin, dass im Gegensatz zum Stand der Technik nicht eine einzige Speicherbank die doppelte Anzahl von Daten liefern muss. Schließlich ist am erfindungsgemäßen Verfahren vorteilhaft, dass die gleiche Speicherbank-Architektur wie bei SDR bzw. einfacher Daten- Übertragungsrate verwendbar ist.
Gemäß einer vorteilhaften Weiterbildung der Erfindung ist vorgesehen, dass der Takt der zweiten Speicherbank beim Lesezugriff von der steigenden Flanke und beim Schreibzugriff von der fallenden Flanke eines externen Taktsignals abgeleitet wird, während der Takt der ersten Speicherbank beim Lesezugriff von der fallenden Flanke und beim Schreibzugriff von der steigenden Flanke des externen Taktsignals abgeleitet wird.
Eine vorteilhafte Schaltung zur Durchführung des erfindungs- gemäßen Verfahrens umfasst eine Taktsteuereinheit, die aus einem externen Taktsignal den Betriebstakt für die erste Speicherbank und den Betriebstakt für die zweite Speicherbank erzeugt, und einen ersten Multiplexer zum Zusammenführen der beiden Datenteilströme von den beiden Speicherbänke.
Eine vorteilhafte Weiterbildung der Schaltung umfasst einen zweiten Multiplexer für den Schreibzugriff, der von den Eingangsdaten beaufschlagt ist und Synchronisationssignale für die beiden Speicherbänke erzeugt, wobei beide Multiplexer von den Taktsignalen der beiden Speicherbänke getaktet sind.
Nachfolgend wird die Erfindung anhand der Zeichnung beispielhaft näher erläutert; die einzige Figur der Zeichnung zeigt ein Blockschaltbild einer bevorzugten Ausführungsform einer Schaltung zur Durchführung des erfindungsgemäßen Verfahrens.
In der Figur sind zwei Speicherbänke eines Halbleiterspeichers dargestellt und mit den Bezugsziffern 10 und 11 bezeichnet. Erfindungsgemäß erfolgt der Datenlese- und - schreibzugriff auf diese beiden Speicherbänke 10 und 11 aufgeteilt. Dabei wird die erste Speicherbank 10 mit einem Takt betrieben, der gegenüber dem Betriebstakt der anderen, der zweiten Speicherbank 11, um 0 , 5 Takte verschoben ist, und die Datenteilströme am Ausgang der zwei Speicherbänke 10, 11 wer- den in einen Datenstrom mit doppelter Frequenz zusammengeführt .
Zur Steuerung der beiden Speicherbänke 10, 11 ist eine Taktsteuereinheit 12 vorgesehen, die mit einem externen Signal cmd und einem externen Takt clk beaufschlagt wird. Die Taktsteuereinheit 12 gewinnt aus diesen Eingangssignalen das Taktsignal cmdl für die zweite Speicherbank 11 und das Taktsignal cmdl plus cmdl/2.
Zum Zusammenführen der Datenteilströme am Ausgang der Spei- cherbänke 10 und 11 dient ein erster Multiplexer 13. Ein zweiter Multiplexer 14 dient zum Aufteilen des Eingangsdaten- stroms in zwei Teilströme.
Der Multiplexer 13 wird mit den Datenteilströmen von den Speicherbänke 10 und 11 beaufschlagt. Außerdem liegt am ersten Multiplexer 13 das Taktsignal cmdl für die zweite Speicherbank und das Taktsignal cmdl + 1/2 cmdl für die erste Speicherbank 10 an.
Ein Eingang des zweiten Multiplexers 14 wird zum Schreibzugriff von den Eingangsdaten beaufschlagt. Am zweiten Multiplexer 14 liegen ebenfalls das Taktsignal cmdl für die zweite Speicherbank 11 sowie das Taktsignal cmdl + 1/2 cmdl für die erste Speicherbank 10 an. Am Ausgang des zweiten Multiplexers 14 stehen Synchronisationssignale bereit, die an die erste
Speicherbank 10 und die zweite Speicherbank 11 angelegt sind.
Durch die vorstehend erläuterte Schaltung wird folgendes erreicht: Bei einem Schreibzugriff, der aufgeteilt auf die bei- den Speicherbänke 10 und 11 erfolgt, arbeitet die erste Speicherbank auf die fallende Flanke, während die weite Speicherbank auf die steigende Flanke des externen Taktsignals clk arbeitet. Gesteuert durch die Taktsteuereinheit 12 und den Multiplexer 14 werden beim Lesezugriff mit Hilfe der internen Taktsignale die am Ausgang der Datenspeicher 10 und 11 bereitstehenden Datenteilströme durch den Multiplexer 13 zusammengeführt in einen Datenstrom mit halber ursprünglicher Datenbreite und doppelter Frequenz.
Die Erfindung ist vorstehend der Einfachheit halber für eine doppelte Datenübertragungsrate erläutert worden. Der Erfindungsgedanke ist jedoch nicht hierauf beschränkt. Vielmehr ist das erfindungsgemäße Konzept auch anwendbar auf eine n- Datenübertragungsrate (n = 2, 4, 8 usw.) mit einer entsprechenden Aufteilung des Datenlese- und -Schreibzugriffs auf eine Anzahl n von Speicherbänke.

Claims

Patentansprüche
1. Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate, d a d u r c h g e k e n n z e i c h n e t, dass der Datenlese- und -schreibzugriff auf zwei Speichebänke (10, 11) aufgeteilt wird, von denen eine erste Speicherbank (10) mit einem Takt betrieben wird, der um 0,5 Takte gegenüber dem Betriebstakt der anderen, zweiten Speicherbank (11) verscho- ben ist, und dass Datenteilströme am Ausgang der zwei Speicherbänke (10, 11) in einen Datenstrom mit doppelter Frequenz zusammengeführt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Takt der zweiten Speicherbank (11) beim Lesezugriff von der steigenden Flanke und beim Schreibzugriff von der fallenden Flanke eines externen Taktsignals abgeleitet wird, während der Takt der ersten Speicherbank (10) beim Lesezugriff von der fallenden Flanke und beim Schreibzugriff von der steigenden Flanke des externen Taktsignals abgeleitet wird.
3. Schaltung zur Durchführung des Verfahrens nach Anspruch 1 oder 2 , g e k e n n z e i c h n e t d u r c h eine Taktsteuereinheit (12), die aus einem externen Taktsignal den Betriebstakt für die erste Speicherbank (10) und den Betriebstakt für die zweite Speicherbank (11) erzeugt, und einen ersten Multiplexer (13) zum Zusammenführen der bei- den Datenteilströme von den beiden Speicherbänke (10, 11) beim Lesezugriff.
4. Schaltung nach Anspruch 3 , gekennzeichnet durch einen zweiten Multiplexer (14) für den Schreibzugriff, der von den Eingangsdaten beaufschlagt ist und Synchronisationssignale für die beiden Speicherbänke (10, 11) erzeugt, wobei beide Multiplexer (13, 14) von den Taktsignalen der beiden Speicherbänke (10, 11) getaktet sind.
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