JPS6166441A - 信号伝送装置 - Google Patents
信号伝送装置Info
- Publication number
- JPS6166441A JPS6166441A JP59187946A JP18794684A JPS6166441A JP S6166441 A JPS6166441 A JP S6166441A JP 59187946 A JP59187946 A JP 59187946A JP 18794684 A JP18794684 A JP 18794684A JP S6166441 A JPS6166441 A JP S6166441A
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- JP
- Japan
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- write
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- ram5
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/02—Details not particular to receiver or transmitter
- H04L13/08—Intermediate storage means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、信号伝送装置に係り、特に、アナログ入力量
をディジタル量に変換し、一旦内部記憶装置に保管する
方式におけるリード、ライト時の競合を改善した信号伝
送装置に関する。
をディジタル量に変換し、一旦内部記憶装置に保管する
方式におけるリード、ライト時の競合を改善した信号伝
送装置に関する。
信号伝送装置において、プロセスからの入力データを、
伝送フォーマットに変換して送信する場合、データの一
時記憶装置を設けることがある。
伝送フォーマットに変換して送信する場合、データの一
時記憶装置を設けることがある。
しかし、一時記憶装置を設けた場合、非同期方式の欠点
として、一時記憶装置に対するリード、ライトタイミン
グの競合が生じる１本発明は、この競合を解決する手段
を提案するものである。
として、一時記憶装置に対するリード、ライトタイミン
グの競合が生じる１本発明は、この競合を解決する手段
を提案するものである。
なお、一時記憶装置を用いた非同期伝送の例として、特
開昭５６−４４９９９号公報がある。
開昭５６−４４９９９号公報がある。
本発明の目的は、非同期式の記憶装置に対して生じるリ
ード、ライトの競合を、避けることのできる信号伝送袋
Ｕを提供するにある。
ード、ライトの競合を、避けることのできる信号伝送袋
Ｕを提供するにある。
本発明の要点は、同一クロックパルスの立上りと立下り
により、リード、ライトタイミングが順序良く処理され
る構成としたことにある。
により、リード、ライトタイミングが順序良く処理され
る構成としたことにある。
第１図は１本発明の全体ブロック図、第２図は。
タイミング制御回路、第３図は動作説明のタイムチャー
トをそれぞれ示す。
トをそれぞれ示す。
第１図において、１は入力回路、２はマルチプレクサ、
３はアナログ／ディジタル変換器（以下Ａ／Ｄ変換器と
称す）４はゲート、５はランダムアクセスメモリ（以下
ＲＡＭと称す）、６はラッチゲート、７は伝送用マイク
ロプロセッサ−（以下ＭＰＵと称す）をそれぞれ示す。
３はアナログ／ディジタル変換器（以下Ａ／Ｄ変換器と
称す）４はゲート、５はランダムアクセスメモリ（以下
ＲＡＭと称す）、６はラッチゲート、７は伝送用マイク
ロプロセッサ−（以下ＭＰＵと称す）をそれぞれ示す。
入力回路１のアナログ入力量は、ノイズ除去されマルチ
プレクサ２に送られる。マルチプレクサ２は、制御回路
（図示せず）により、受付けた信号の任意の一点に選択
される。この選択された信号はＡ／Ｄ変換器３でディジ
タル信号に変換され、ゲート４（制御回路の指令により
オン、オフされる）を介して、ＲＡＭ５に記憶される。
プレクサ２に送られる。マルチプレクサ２は、制御回路
（図示せず）により、受付けた信号の任意の一点に選択
される。この選択された信号はＡ／Ｄ変換器３でディジ
タル信号に変換され、ゲート４（制御回路の指令により
オン、オフされる）を介して、ＲＡＭ５に記憶される。
この動作は、入力信号の数だけ順次繰り返され、さらに
、決められた時間周期でサイクリックに連続して行なわ
れる。
、決められた時間周期でサイクリックに連続して行なわ
れる。
従って、ＲＡＭ５のデータは、常に、入力信号の最新デ
ータに書きかえられている。
ータに書きかえられている。
一方、これとは全く独立して、ＭＰＵＩから。
ラッチゲート６を介して１．ＲＡＭ５のリードが行なわ
れる。但し、この場合はニアクションでデー ・ター
回のリードを基本とする。つまり、第一アクションでＲ
ＡＭ５のデータをラッチゲート６に移し、第２アクシヨ
ンでラッチゲート６のデータをリードする。
れる。但し、この場合はニアクションでデー ・ター
回のリードを基本とする。つまり、第一アクションでＲ
ＡＭ５のデータをラッチゲート６に移し、第２アクシヨ
ンでラッチゲート６のデータをリードする。
この両者が同時に、又は、わずかの時間差で生じたとき
に競合の問題が生じ、−回分のデータのライト又はリー
ドのどちらかをあきらめる場合が生じる。
に競合の問題が生じ、−回分のデータのライト又はリー
ドのどちらかをあきらめる場合が生じる。
本発明は、この競合の場合にも、データライト又はリー
ドのどちらもあきらめることなく、確実に、データのラ
イドリードを可能にしている。
ドのどちらもあきらめることなく、確実に、データのラ
イドリードを可能にしている。
以下、第２図、第３図を用いて動作を説明する。
第２図において、８ａ”ｄはフリップフロップ、９ ａ
” ｂはデコーダ、１ｏはゲートコントロール１１．
１２はナントゲートをそれぞれ示す。
” ｂはデコーダ、１ｏはゲートコントロール１１．
１２はナントゲートをそれぞれ示す。
今、ライトとリードが同時に生じたとする。この状態を
示したのが、第３図タイミングチャートである。
示したのが、第３図タイミングチャートである。
ライト、リード信号がハイ（以下、Ｈと記す）となると
、フリップフロップ８ａ、８ｂの出力ＱがＨとなる。こ
の様子は第３図における、イ、ホ、の波形として示され
ている。以下同様に、第２図におけるイ〜トは第３図に
おけるそれと同じものである。
、フリップフロップ８ａ、８ｂの出力ＱがＨとなる。こ
の様子は第３図における、イ、ホ、の波形として示され
ている。以下同様に、第２図におけるイ〜トは第３図に
おけるそれと同じものである。
イ、ホは同時にＨとなるが、次段フリップフロップ８Ｇ
、８ｄはすぐには動作しない。それは、クロックが、ロ
ウ（以下、Ｌと記す）からＨへの変化を生じているから
である。
、８ｄはすぐには動作しない。それは、クロックが、ロ
ウ（以下、Ｌと記す）からＨへの変化を生じているから
である。
最初のタイミングで、最初のクロック変化Ｌ→Ｈが表わ
れる。この時点で、フリップフロップ８Ｃは動作し、波
形口を出力する。この波形は引きつづき、９ａ、９ｂを
動作させ、波形ハを得る。
れる。この時点で、フリップフロップ８Ｃは動作し、波
形口を出力する。この波形は引きつづき、９ａ、９ｂを
動作させ、波形ハを得る。
ハはさらに、波形二を生じさせる。
これは、ＲＡＭ５に対する、ＲＡＭ５のライト制御とな
る。
る。
一方、この動作を行なっている間、フリップフロップ８
ｄは、クロックのＬ４Ｈ変化がないため。
ｄは、クロックのＬ４Ｈ変化がないため。
波形へはＬのままである。
ＲＡＭ５へのライトはリセットパルスにより、フリップ
フロップ８Ｃを、動作させ終了する。同時に、８ｄも動
作させているが、この場合は、へはＬを保持したままで
ある。
フロップ８Ｃを、動作させ終了する。同時に、８ｄも動
作させているが、この場合は、へはＬを保持したままで
ある。
次のタイミングで、クロックパルスのＨ−ｈＬが生じる
。
。
これは、フリップフロップ８Ｃでは、何の動作も生じさ
せないが、クロックパルスを、ナントゲート１１で反転
させた、フリップフロップ８ｄでは、クロップのＬ４Ｈ
信号となるため、波形へ。
せないが、クロックパルスを、ナントゲート１１で反転
させた、フリップフロップ８ｄでは、クロップのＬ４Ｈ
信号となるため、波形へ。
ト、二、のように動作する。これはＲＡＭ５に対する。
リード制御となる。
以上述べたのは、ライト、リード競合時、ライトが先行
し、リードがそれに引きつづくことを示している。これ
は、競合が生じたとき、クロックパルスの変化Ｌ４Ｈが
先に来たために生じた順序であり、第３図有半分に示す
ように、ライト、リードの競合が生じても、クロックパ
ルスの変化。
し、リードがそれに引きつづくことを示している。これ
は、競合が生じたとき、クロックパルスの変化Ｌ４Ｈが
先に来たために生じた順序であり、第３図有半分に示す
ように、ライト、リードの競合が生じても、クロックパ
ルスの変化。
Ｈ→Ｌが先に来れば、リード、ライトの順になる。
第３図でもあきらかなように、ライト、リードの信号に
よる優先順位はなく、各要求が生じた時のクロックパル
スの変化で優先順位を決定している。
よる優先順位はなく、各要求が生じた時のクロックパル
スの変化で優先順位を決定している。
以上のことにより、ライト、リードの競合時における。
データの読み落し、書き落しは生じない。
但し、クロックパルス周波数の決定に当っては。
ライト、リードの中で、速い方の周波数よりも、速く設
定する必要があるので注意を要する。
定する必要があるので注意を要する。
本発明によれば、プロセス側、伝送側のデータを総て有
効に生かせ、同一クロックパルスの立上るため、他のパ
ルスを用いた方式に比較して、確実に競合が避けられ信
頼性が高い。
効に生かせ、同一クロックパルスの立上るため、他のパ
ルスを用いた方式に比較して、確実に競合が避けられ信
頼性が高い。
第１図は本発明の一実施例の全体ブロック図。
第２図は本発明のタイミング制御回路図、第３図は本発
明のタイミングチャートである。 １・・・入力回路、２・・・マルチプレクサ、３・・・
アナログ／ディジタル変換器、４・・・ゲート、５・・
・ランダムアクセスメモリ、６・・・ラッチゲート、７
・・・マイクロプロセッサ
明のタイミングチャートである。 １・・・入力回路、２・・・マルチプレクサ、３・・・
アナログ／ディジタル変換器、４・・・ゲート、５・・
・ランダムアクセスメモリ、６・・・ラッチゲート、７
・・・マイクロプロセッサ
Claims (1)
- １、アナログ入力量をディジタル信号に変換して伝送し
、前記ディジタル信号を、一旦、記憶装置に保管し、伝
送用マイクロプロセッサが、任意の時間に前記記憶装置
に保管されている前記ディジタル信号をリード、伝送フ
ォーマットに成形して伝送する装置において、前記ディ
ジタル信号の前記記憶装置に対するライト、リードサイ
クルタイムの大幅な相違から、非同期方式を採用してい
る装置のリード、ライトの同時発生による競合を避ける
ため、同一クロックパルスの立上り、立下りタイミング
を利用する手段と、前記伝送用マイクロプロセッサと前
記記憶装置の間に設けたデータラッチ用ゲートとからな
ることを特徴とする信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187946A JPS6166441A (ja) | 1984-09-10 | 1984-09-10 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187946A JPS6166441A (ja) | 1984-09-10 | 1984-09-10 | 信号伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166441A true JPS6166441A (ja) | 1986-04-05 |
Family
ID=16214937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59187946A Pending JPS6166441A (ja) | 1984-09-10 | 1984-09-10 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804166B2 (en) * | 2001-04-07 | 2004-10-12 | Infineon Technologies Ag | Method and apparatus for operating a semiconductor memory at double data transfer rate |
-
1984
- 1984-09-10 JP JP59187946A patent/JPS6166441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804166B2 (en) * | 2001-04-07 | 2004-10-12 | Infineon Technologies Ag | Method and apparatus for operating a semiconductor memory at double data transfer rate |
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