KR20010017442A - 범용메모리를 이용한 고속신호측정 및 저장회로 - Google Patents

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Abstract

본 발명은 다단 데이터래치를 사용하여 직렬로 입력된 신호를 병렬처리하는 범용메모리를 이용한 고속신호측정 및 저장회로에 관한 것이다. 이를 위해 본 발명은 N비트 직렬데이터를 N비트씩 순차적으로 입력하는 M개의 제 1 데이터래치와, 상기 M번째 제 1 데이터래치에 N비트 직렬데이터가 래치되면 상기 M개의 제 1 데이터래치에 래치된 데이터를 모두 래치하는 N×M비트 제 2 데이터래치를 포함하여 구성되는 신호처리부와, 상기 N비트 직렬 데이터를 순차적으로 입력하여 N×M비트 병렬데이터를 생성하도록 상기 신호처리부에 클럭신호를 출력하는 래치클럭발생부와, 상기 신호처리부에 의해 생성된 병렬데이터를 저장하는 범용메모리와, 상기 신호처리부에 의해 생성된 병렬데이터가 범용메모리에 출력될 시기를 제어하는 래치출력 제어회로를 포함하여 구성된다. 따라서, 본 발명은 빠른 속도로 데이터를 분석 및 처리할 수 있으며, 데이터가 범용메모리에 안전하게 저장되는 이점이 있다.

Description

범용메모리를 이용한 고속신호측정 및 저장회로{high-speed signal measuring and storing circuit by use of common memory}
본 발명은 신호측정 및 저장회로에 관한 것으로, 더욱 상세하게는 다단 데이터래치를 사용하여 직렬로 입력된 신호를 병렬처리하는 범용메모리를 이용한 고속신호측정 및 저장회로에 관한 것이다.
범용메모리는 디지털 데이터를 저장하는 소자로 현재 사용 중인 범용메모리 중 고속(High Speed) 메모리는 접근시간(이하 : Access time)이 12~15ns, 쓰기가능시간(이하 : Write Enable time)이 최소 10~12ns이다. 따라서, 범용 메모리를 사용하여 데이터를 저장할 경우 저장간격은 최소 30ns이상이 되어야 한다.
종래 범용메모리를 이용한 신호측정 및 저장회로에서는 측정하고자 하는 신호가 검출된 후 디지털 신호로 변환되고, 이때 상기 변환된 디지털 신호가 메모리의 쓰기 싸이클 시간보다 훨씬 빠른 속도로 샘플링되어 메모리에 저장되는 경우 메모리의 Access time과 Write Enable time에 한계로 인해 데이터를 처리할 수 없었다. 따라서, 종래에는 쉬프트레지스터(Shift Register)를 이용하여 직렬로 샘플링된 데이터를 병렬 데이터로 변환하여 처리하므로써 측정신호간격 및 샘플링 수의 한계를 극복하였다.
이하 첨부한 도면을 참조하여 종래 범용 메모리를 이용한 신호측정 및 저장회로에 대해 상세히 설명한다.
도 1은 종래 기술에 따른 범용 메모리(U8)를 이용한 신호측정 및 저장에 관한 블록도이다.
종래의 범용 메모리(U8)를 이용한 신호측정 및 저장회로는 입력된 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기(Analog Digital Converter : 이하 'A/D 변환기' ; U11)와, 클럭 신호를 발생하는 클럭 발생기(U10)와, 상기 클럭 신호에 따라 A/D 변환기(U11)의 입력신호를 샘플링하는 샘플링 회로(U9)와, 상기 A/D 변환기(U11)에서 출력된 직렬 디지털 데이터를 입력하여 병렬데이터로 변환하는 신호처리부(10)와, 상기 샘플링 클럭 신호를 입력하여 신호처리부(10)에 래치클럭을 출력하는 래치클럭발생부(20)와, 상기 신호처리부(10)에 저장된 데이터의 출력시기를 제어하는 래치출력 제어회로(U5)와, 상기 신호처리부(10)에서 생성된 병렬데이터를 저장하는 범용메모리(U8)와, 상기 데이터가 저장될 범용메모리(U8)의 어드레스를 발생하는 어드레스 카운터(U6)와, 상기 범용메모리(U8)에 데이터를 저장하거나 호출하기 위해 읽기/쓰기(Read/Write : 이하 Read/Write) 신호를 발생하는 메모리 제어회로(U7)를 포함하여 구성된다.
상기 신호처리부(10)는 A/D 변환기(U11)에서 출력된 직렬 디지털 데이터를 병렬 데이터로 변환하여 저장하는 쉬프트레지스터(U1)와, 상기 쉬프트 레지스터(U1)에서 출력된 데이터를 래치하는 데이터래치(U4)로 구성된다.
상기 래치클럭발생부(20)는 샘플링 신호를 지연시켜 A/D 변환기(U11) 출력을 쉬프트 레지스터(U1)에 저장하는 지연회로(U2)와, 상기 지연회로(U2)에 의해 지연된 샘플링 신호를 24분주하여 데이터래치(U4)와 래치출력 제어회로(U5)에 출력하는 24분주회로(U3)로 구성된다.
다음으로 상기와 같이 구성된 종래 범용 메모리를 이용한 신호측정 및 저장회로의 동작을 설명한다.
측정 대상 아날로그 신호가 A/D 변환기(U11)에 입력되면 샘플링 회로(U9)는 클럭 발생기(U10)에 의해 발생된 클럭신호에 따라 상기 신호를 샘플링하며, 이렇게 하여 상기 A/D 변환기(U11)에서는 3비트 직렬 데이터가 출력된다.
상기 샘플링 클럭 신호는 또한, 래치클럭발생부(20)의 지연회로(U2)에 입력되며, 이에 의해 A/D 변환기(U11)에서 출력된 데이터는 지연회로에 의해 1클럭씩 지연되어 쉬프트 레지스터(U21)에 저장된다. 이때, 상기 A/D 변환기(U11)에서 출력된 3비트 직렬 디지털 데이터는 각 레지스터(U1a~U1c)에 하나의 데이터만이 입력된다. 즉, 상기 쉬프트레지스터 U1a에는 D0, U1b에는 D1, U1c에는 D2가 입력된다. 즉, 하나의 쉬프트 레지스터에서는 한 비트의 데이터가 지연회로에서 출력되는 신호에 따라 병렬데이터로 변환된다.
상기 지연 회로(U2)의 출력은 또한 24분주회로(U3)에 입력되고, 상기 24분주회로(U3)는 래치클럭신호를 발생한다. 상기 24분주회로(U3)에서 래치클럭이 발생되며, 상기 데이터래치(U4)는 24비트 쉬프트레지스터(U1)에 저장된 데이터를 래치한다.
상기 데이터래치(U4)에 저장된 병렬 데이터는 래치출력 제어회로에서 발생된 신호에 따라 비트별로 범용 메모리(U8)에 입력된다. 이때, 상기 데이터가 저장될 번지는 어드레스 카운터(U6)에 의해 지정된다.
상기 어드레스 카운터(6)의 출력은 또한, 메모리 제어회로(U7)에 입력되고, 상기 신호를 입력한 메모리 제어회로(U7)는 범용 메모리(U8)에 메모리 저장신호(/WR)를 출력하여 데이터래치(U4)에서 출력된 데이터가 범용메모리(U8)에 저장되도록 한다.
이렇게 하여 입력된 직렬 데이터는 병렬 데이터로 변환되어 범용 메모리(U8)에 저장된다.
상술한 종래 범용 메모리(U8)의 저장구조는 다음과 같다.
0번지 : 1회부터 24회까지 샘플링된 데이터의 최하위 데이터(D0) 24비트
1번지 : 1회부터 24회까지 샘플링된 데이터의 데이터(D1) 24비트
2번지 : 1회부터 24회까지 샘플링된 데이터의 최상위 데이터(D2) 24비트
3번지 : 25회부터 48회까지 샘플링된 데이터의 최하위 데이터(D0) 24비트
4번지 : 25회부터 48회까지 샘플링된 데이터의 데이터(D1) 24비트
5번지 : 25회부터 48회까지 샘플링된 데이터의 최상위 데이터(D2) 24비트
6번지 : 49회부터 72회까지 샘플링된 데이터의 최하위 데이터(D0) 24비트 …
즉, 각각의 번지에 한 종류의 데이터만이 24비트씩 저장되며, 이런 방식으로 3주기가 반복된다.
상기한 바와 같이 종래의 범용 메모리를 이용한 고속신호측정 및 저장회로는 데이터를 처리함에 있어 많은 소자들을 필요로 하였다. 또한, 저장된 데이터를 읽어들여 재구성할 때도 복잡한 프로그램구조를 지니게 된다. 즉, 종래 범용메모리를 이용한 고속신호측정 및 저장회로는 데이터처리 및 분석에 많은 시간이 소요되었으며 프로그램도 복잡하였다.
종래의 범용 메모리를 이용한 고속신호측정 및 저장회로는 처리할 데이터의 비트수가 증가하는 경우, 쉬프트 레지스터, 데이터래치 등의 소자가 증가된 비트수만큼 더 필요하게 되므로 회로가 크고 복잡해지며, 처리할 비트수에 따라 회로를 재구성해야하는 문제점이 있었다. 또한, 이에 따른 전력소모도 증가되었으며, 처리할 직렬데이터의 비트수에 따라 회로의 크기가 증가되므로, 종래 회로는 처리할 수 있는 직렬데이터 용량에 한계가 있었다.
따라서, 본 발명의 목적은 데이터의 처리 및 분석을 간단하게 할 수 있는 범용메모리를 이용한 고속신호측정 및 저장회로를 제공함에 있다.
본 발명의 다른 목적은 직렬로 샘플링된 데이터를 범용메모리에 안전하게 저장할 수 있는 범용메모리를 이용한 고속신호측정 및 저장회로를 제공함에 있다.
도 1은 종래 범용 메모리를 이용한 고속신호처리 및 저장회로에 관한 블록도,
도 2는 본 발명의 제 1 실시예에 따른 범용메모리를 이용한 고속신호처리 및 저장회로에 관한 블록도,
도 3은 도 2의 래치클럭발생부의 클럭과 래치된 데이터의 타이밍도,
도 4는 본 발명의 제 2 실시예에 따른 범용메모리를 이용한 고속신호처리 및 저장회로에 관한 블록도.
도 5은 종래 방식에 의한 래치된 데이터 구조,
도 6는 본 발명의 제 1 실시예에 의한 래치된 데이터 구조.
*도면의 주요부분에 대한 부호의 설명*
10,110,210 : 신호처리부 20,120,220 : 래치클럭발생부
U1 : 24비트 쉬프트 레지스터 U2,U73 : 지연회로
U3 : 24분주 회로 U4,U34 : 24비트 데이터래치
U5,U35,U75 : 래치출력 제어회로 U6,U36,U78 : 어드레스 카운터
U7,U37,U77 : 메모리 제어회로 U8,U38,U78 : 범용메모리
U9,U39,U79 : 샘플링 회로 U10,U40,U80 : 클럭 발생기
U11,U41,U81 : 아날로그/디지털 변환기 U21~U28 : 3비트 데이터래치
U31 : 8분주 및 지연회로 U33 : 래치클럭 발생회로
U71,U74 : 8비트 데이터래치 U72 : 4분주 회로
상기 목적을 달성하기 위한 본 발명에 따른 범용메모리를 사용한 고속신호측정 및 저장회로는 N비트 직렬데이터를 N비트씩 순차적으로 입력하는 M개의 제 1 데이터래치와, 상기 M번째 제 1 데이터래치에 N비트 직렬데이터가 래치되면 상기 M개의 제 1 데이터래치에 래치된 데이터를 모두 래치하는 N×M비트 제 2 데이터래치를 포함하여 구성되는 신호처리부와, 상기 N비트 직렬 데이터를 순차적으로 입력하여 N×M비트 병렬데이터를 생성하도록 상기 신호처리부에 클럭신호를 출력하는 래치클럭발생부와, 상기 신호처리부에 의해 생성된 병렬데이터를 저장하는 범용메모리와, 상기 신호처리부에 의해 생성된 병렬데이터가 범용메모리에 출력될 시기를 제어하는 래치출력 제어회로를 포함하여 구성된다.
그리고, 이때 상기 래치클럭발생부는 N비트의 직렬 데이터가 순차적으로 저장되도록 상기 M개의 제 1 데이터래치에 신호를 출력하는 M분주 및 지연회로와, 상기 M분주 및 지연회로의 출력신호를 입력하여 상기 M개의 제 1 데이터래치에 래치된 데이터를 모두 래치하도록 N×M비트 제 2 데이터래치에 클럭신호를 출력하는 래치클럭 발생회로를 포함하여 구성된다.
즉, 상기와 같이 구성되어 본 발명인 범용메모리에 저장될 병렬데이터가 생성된다.
본 발명의 제 2 실시예에서 상기 신호처리부는 N비트 직렬데이터를 N비트씩 순차적으로 입력하는 M개의 N비트 제 1 데이터래치와, 상기 M번째를 제외한 제 1 데이터래치에 래치된 데이터를 다시 래치하는 (M-1)개의 N비트 제 2 데이터래치를 포함하여 구성된다.
또한 래치클럭발생부는 상기 래치클럭발생부는 N비트 직렬데이터를 처음으로 래치하도록 첫번째 N비트 제 1 데이터래치에 신호를 출력하는 M분주회로와, 상기 M분주회로의 출력신호를 입력하여 한 클럭 지연한 후 다음 N비트 직렬데이터를 래치하도록 두번째 N비트 데이터래치에 신호를 출력하는 제 1 지연회로와, 이렇게 하여 M번째 N비트 제 1 데이터래치가 데이터를 래치하도록 신호를 출력함과 동시에 (M-1)개의 제 2 데이터래치에 신호를 출력하여 (M-1)개의 제 1 데이터래치에 래치된 데이터를 각각 래치하도록 신호를 출력하는 제 (M-1) 지연회로를 포함하여 구성된다. 그리고, 상기 래치클럭발생부는 입력되는 직렬데이터에 대해 상기 동작을 반복한다.
상기한 바와 같이 구성되는 본 발명은 직렬로 샘플링된 데이터를 다수의 데이터래치를 이용하여 병렬데이터로 변환한다. 따라서, 범용 메모리를 사용하더라도 데이터가 안정적으로 저장된다. 또한, 저장된 데이터를 처리, 분석할 경우, 간단한 비트 조작으로 원하는 데이터를 얻을 수 있으므로, 데이터 분석 및 처리 프로그램을 쉽고 간단하게 할 수 있으므로 고속 데이터 처리를 가능하게 할 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 범용 메모리를 이용한 신호 측정 및 저장회로에 대해 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 범용 메모리를 이용한 신호측정 및 저장회로로 3비트 직렬데이터를 24비트 병렬데이터로 변환하여 처리하는 회로에 관한 것이다.
본 발명에 따른 제 1 실시예는 측정하고자 하는 아날로그 신호를 디지털신호로 변환하는 A/D 변환기(U41)와, 클럭신호를 발생하는 클럭발생기(U40)와, 상기 클럭신호에 따라 신호를 샘플링하는 샘플링회로(U39)와, 상기 A/D 변환기(U41)에서 출력된 직렬 데이터를 병렬데이터로 변환하는 2단 데이터래치(U21~U28, U34)로 구성된 신호처리부(110)와, 상기 샘플링 회로(U39)의 출력신호를 입력하여 래치클럭을 발생하는 래치클럭발생부(120)와, 상기 데이터래치(U34)에 저장된 데이터의 출력시기를 제어하는 래치출력 제어회로(U35)와, 상기 신호처리부(110)에서 출력된 병렬 데이터를 저장하는 범용 메모리(U38)와, 상기 데이터가 저장될 범용 메모리(U38)의 어드레스를 발생하는 어드레스 카운터(U36)와, 상기 범용 메모리(U38)에 데이터를 저장하거나 호출하기 위한 Read/Write 신호를 발생하는 메모리 제어회로(U37)를 포함하여 구성된다.
여기서 상기 신호처리부(110)는 직렬로 샘플링된 데이터를 클럭신호에 따라 순차적으로 입력하는 제 1 데이터래치(U21~U28)와, 상기 제 1 데이터래치(U21~U28)에 의해 래치된 데이터를 다시 래치하는 제 2 데이터 래치(U34)로 구성된다. 또한, 상기 래치클럭발생부(120)는 샘플링 클럭신호를 분주하고, 지연시키는 8분주 및 지연회로(U31)와 상기 8분주 및 지연회로(U31)에 의해 신호가 입력되면, 래치클럭신호를 발생하는 래치클럭 발생회로(U33)로 구성된다.
이때, 상기 신호처리부(120)를 구성하는 3개의 제 1 데이터 래치(U21~U28)와 제 2 데이터 래치(U34), 래치클럭발생부(120)를 구성하는 3개의 8분주 및 지연회로(U31)와 래치클럭 발생회로(U33)는 1채널로 단일화한 후, 3회 반복동작을 수행하여도 동작속도 및 처리능력에는 차이가 없다.
다음은 상기 실시예의 동작을 설명한다.
아날로그 신호가 A/D 변환기(U41)에 입력되면 샘플링 회로(U39)는 클럭 발생기(U40)에서 발생된 클럭신호에 따라 A/D 변환기(U41)에 입력된 신호를 샘플링한다. 이에 의해 A/D 변환기(U41)는 3비트의 직렬 데이터를 출력한다. 상기 3비트 데이터는 8분주 및 지연회로(U31)가 발생하는 클럭신호에 따라 순차적으로 8개의 데이터래치(U21~U28)에 저장된다.
이렇게 하여 상기 3비트 데이터래치(U21a~U28a)의 마지막 8번째 데이터래치(U28a)에 데이터가 래치되면, 상기 8개의 데이터래치(U21a~U28a)에 저장된 데이터는 래치클럭 발생회로(U33a)가 발생하는 클럭신호에 따라 다음단의 24비트 데이터래치(U34a)에 모두 래치된다. 즉, 8분주 및 지연회로(U31)의 클럭신호에 따라 다단 제 1 데이터래치(U21a~U28a)는 직렬데이터를 래치하고, 또한, 상기 8분주 및 지연회로(U31a)의 신호를 입력한 래치클럭 발생회로(U33a)는 제 2 데이터래치(U34a)에 래치클럭을 출력함으로써 제 2 데이터래치(U34a)가 제 1 데이터래치(U21a~U28a)에 저장된 데이터를 재래치하도록 한다. 이렇게 하여 제 2 데이터래치(U21a~U28a)에는 24비트 병렬 데이터가 저장된다.
상기 8분주 및 지연회로(U21a~U28a)는 또한, 다음 8분주 및 지연회로(U21b~U28b)에 신호를 출력하고, 상기 신호를 입력한 8분주 및 지연회로(U21b~U28b)의 동작은 상술한 바와 같다.
이렇게 하여 상기 24비트 데이터래치(U34)에 저장된 병렬데이터는 래치출력 제어회로(U35)에서 발생된 신호에 따라 범용메모리(U38)에 입력된다. 이때, 상기 데이터가 저장될 번지는 어드레스 카운터(U36)에 의해 지정되며, 상기 어드레스 카운터(U36)는 래치클럭이 발생되는 순간 어드레스를 하나 증가시킨다.
상기 어드레스 카운터(U36)의 출력은 또한, 메모리 제어회로(U37)에 입력되는데, 이때 메모리 제어회로(U37)는 범용메모리(U38메모리 저장신호(/WR)를 출력한다.
이렇게 하여 입력된 직렬 데이터는 병렬 데이터로 변환되어 도 6와 같은 형태로 범용메모리(U38)저장되며, 상기 범용메모리(U38)의 저장구조는 아래와 같다.
0번지: 1회부터 8회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트
1번지: 9회부터 16회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트
2번지: 17회부터 24회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트
3번지: 25회부터 32회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트
4번지: 33회부터 40회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트
5번지: 41회부터 48회까지 샘플링된 데이터의 D0,D1,D2가 연속적으로 이어진 24비트 ………
다음, 도 4는 본 발명의 제 2 실시예에 따른 범용 메모리를 이용한 고속 신호측정 및 저장 회로에 관한 블록도로, 8비트의 직렬 데이터를 32비트의 병렬 데이터로 처리 및 저장하는 회로이다.
본 발명에 따른 제 2 실시예는 측정하고자 하는 아날로그 신호를 디지털신호로 변환하는 A/D 변환기(U81)와, 클럭신호를 발생하는 클럭발생기(U80), 상기 클럭신호에 따라 A/D 변환기(U81)의 입력 신호를 샘플링하는 샘플링회로(U79), 상기 A/D 변환기(U81)에서 출력된 직렬 데이터를 입력하여 병렬 데이터로 변환하는 신호처리부(210), 상기 샘플링 회로(U79)의 출력신호를 입력하여 래치클럭을 발생하는 래치클럭발생부(220), 상기 신호처리부(210)에 저장된 데이터의 출력시기를 제어하는 래치출력 제어회로(220), 상기 신호처리부(210)에서 출력된 병렬 데이터를 저장하는 범용메모리(U78); 상기 데이터가 저장될 범용메모리(U78)의 어드레스를 발생하는 어드레스 카운터(U76), 상기 범용메모리(U78)에 데이터를 저장하거나 호출하기 위한 Read/Write 신호를 발생하는 메모리 제어회로(U77)로 구성된다.
상기 신호처리부(210)는 다수의 8비트 데이터래치(U71,U74)로 구성되며, 상기 래치클럭발생부(220)는 샘플링 클럭 신호를 분주하는 4분주회로(U72)와, 상기 4분주회로(U72)의 출력신호를 다단지연하는 다수의 지연회로(U73)를 포함하여 구성된다.
다음은 상기 실시예의 동작을 살펴보기로 한다.
아날로그 신호가 A/D 변환기(U81)에 입력되면 샘플링 회로(U79)는 클럭 발생기(U80)에서 발생된 클럭신호에 따라 신호를 샘플링한다. 이에 의해 생성된 8비트 데이터는 순차적으로 8비트 데이터래치(U71)에 입력된다.
즉, 샘플링 클럭신호가 4분주회로(U72)에 입력되고, 상기 4분주회로(U72)는 4분주 후 클럭신호를 8비트 데이터래치(U71a)에 출력하고, 이에 의해 상기 8비트 데이터래치(U71a)는 A/D 변환기(81)에서 출력된 8비트 직렬데이터를 래치한다.
상기 4분주회로(U72)의 신호는 또한 제 1 지연회로(U73a)에 입력되고, 상기 제 1 지연회로(U73a)의 신호가 입력되면 8비트 데이터래치(U71b)는 A/D 변환기(U81)에서 출력된 8비트 직렬데이터를 래치한다. 상기 제 1 지연회로(U73a)의 출력신호는 또한 제 2 지연회로(U73b)에 입력되어 상기와 같은 동작을 반복한다.
이렇게 하여 제 2 지연회로(U73b)의 신호가 제 3 지연회로(U73c)에 입력되면, 상기 지연회로(U73c)는 4개의 데이터래치(U71d, U74a~U74c)에 모두 신호를 출력한다. 상기 신호를 입력한 데이터래치(U71d, U74a~U74c) 중 3개(U74a~U74c)는 전단 데이터래치(U71a~U71c)에 저장된 데이터를 래치하고, 하나의 데이터래치(U71d)는 A/D 변환기(U81)에서 출력된 8비트 직렬데이터를 래치한다.
이와 같은 동작이 수행되면, 다시 4분주회로(U72)의 신호에 따라 다시 8비트 데이터래치(U71a)는 8비트 데이터를 다시 래치하는 동작이 반복된다.
상기 제 3 지연회로(U73c)의 신호에 따라 데이터를 래치한 4개의 데이터래치(U71d, U74a~U74c)는 래치출력 제어회로(U75)의 신호에 따라 범용메모리(U78)에 데이터를 출력한다. 따라서, 상기 범용메모리(U78)에는 32비트의 병렬데이터가 저장된다. 이때, 상기 데이터가 저장될 번지는 어드레스 카운터(U76)에 의해 지정되며, 상기 어드레스 카운터(U76)는 래치클럭이 발생되는 순간 어드레스를 하나 증가시킨다.
상기 어드레스 카운터(U76)의 출력은 또한, 메모리 제어회로(U77)에 입력되고, 이때 메모리 제어회로(U77)는 범용메모리(U78)에 메모리 저장신호(/WR)를 출력한다.
이렇게 하여 입력된 직렬 데이터는 병렬 데이터로 변환되어 도 6와 같은 형태로 범용 메모리(U78)에 저장되며, 상기 범용메모리(U78)의 저장구조는 아래와 같다.
0번지: 1회부터 4회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트
1번지: 5회부터 8회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트
2번지: 9회부터 12회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트
3번지: 13회부터 16회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트
4번지: 17회부터 20회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트
5번지: 21회부터 24회까지 샘플링된 데이터의 D0,D1,···D7이 연속적으로 이어진 32비트 ………
상기한 바와 같이 본 발명에 따른 범용메모리를 이용한 고속신호측정 및 저장회로는 다수의 래치로 구성되어 직렬데이터를 순차적으로 래치함으로써 범용메모리에 병렬데이터가 저장될 수 있도록 구성된다.
또한, 본 발명은 다수의 지연회로를 포함하여 구성되므로써 상기 데이터가 범용메모리에 저장되기까지 충분한 시간을 가진다. 즉, 범용메모리가 데이터를 처리하는데 충분한 시간을 갖게되어 신뢰성 있는 회로를 구성하게 된다.
상기한 바와 같이 이루어진 본 발명에 따른 범용메모리를 이용한 고속신호측정 및 저장회로는 범용메모리의 쓰기 싸이클보다 4~5배 이상 빠른 속도로 데이터를 측정하여 범용메모리에 저장할 수 있다. 따라서, 본 발명은 빠른 속도로 데이터를 분석 및 처리할 수 있는 이점이 있다.
또한 본 발명은 다단래치로 구성되므로써 입력되는 데이터를 범용메모리에 안전하게 저장할 수 있는 이점이있다.

Claims (5)

  1. N비트 직렬데이터를 N비트씩 순차적으로 입력하는 M개의 제 1 데이터래치와, 상기 M번째 제 1 데이터래치에 N비트 직렬데이터가 래치되면 상기 M개의 제 1 데이터래치에 래치된 데이터를 모두 래치하는 N×M비트 제 2 데이터래치를 포함하여 구성되는 신호처리부와;
    상기 N비트 직렬 데이터를 순차적으로 입력하여 N×M비트 병렬데이터를 생성하도록 상기 신호처리부에 클럭신호를 출력하는 래치클럭발생부와;
    상기 신호처리부에 의해 생성된 병렬데이터를 저장하는 범용메모리와;
    상기 신호처리부에 의해 생성된 병렬데이터가 범용메모리에 출력될 시기를 제어하는 래치출력 제어회로를 포함하여 구비되는 범용메모리를 이용한 고속신호측정 및 저장회로.
  2. 제 1 항에 있어서:
    상기 신호처리부는, N비트 직렬데이터를 N비트씩 순차적으로 입력하는 M개의 N비트 제 1 데이터래치와;
    상기 M번째를 제외한 제 1 데이터래치에 래치된 데이터를 다시 래치하는 (M-1)개의 N비트 제 2 데이터래치를 포함하여 구성되는 것을 특징으로 하는 범용메모리를 이용한 고속신호처리 및 저장회로.
  3. 제 1 항에 있어서:
    상기 래치클럭발생부는, N비트의 직렬 데이터가 순차적으로 저장되도록 상기 M개의 제 1 데이터래치에 신호를 출력하는 M분주 및 지연회로와;
    상기 M분주 및 지연회로의 출력신호를 입력하여 상기 M개의 제 1 데이터래치에 래치된 데이터를 모두 래치하도록 N×M비트 제 2 데이터래치에 클럭신호를 출력하는 래치클럭 발생회로를 포함하여 구비되는 것을 특징으로 하는 범용메모리를 사용한 고속신호측정 및 저장회로.
  4. 제 2 항에 있어서:
    상기 래치클럭발생부는 N비트 직렬데이터를 처음으로 래치하도록 첫번째 N비트 제 1 데이터래치에 신호를 출력하는 M분주회로와;
    상기 M분주회로의 출력신호를 입력하여 한 클럭 지연한 후 다음 N비트 직렬데이터를 래치하도록 두번째 N비트 데이터래치에 신호를 출력하는 제 1 지연회로와;
    이렇게 하여 M번째 N비트 제 1 데이터래치가 데이터를 래치하도록 신호를 출력함과 동시에 (M-1)개의 제 2 데이터래치에 신호를 출력하여 (M-1)개의 제 1 데이터래치에 래치된 데이터를 각각 래치하도록 신호를 출력하는 제 (M-1) 지연회로를 포함하여 구성되며, 상기 동작을 반복하는 것을 특징으로 하는 범용메모리를 이용한 고속신호측정 및 저장회로.
  5. 제 3항 또는 제 4항에 있어서:
    상기 분주회로의 분주수는 제 1 데이터래치의 개수와 같음을 특징으로 하는 범용메모리를 이용한 고속신호측정 및 저장회로.
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* Cited by examiner, † Cited by third party
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