KR19990080665A - 위상차 회복 회로 및 위상차 회복방법 - Google Patents

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Abstract

위상차 회복 회로 및 위상차 회복 방법이 개시된다. 본 발명의 위상차 회복회로(11)는 기준 클락 신호 Rxclk에 동기하여 2개의 출력 신호 RCLK와 MCLK2를 발생한다. RCLK는 입력 파이프라인(15)의 데이터를 수신하도록 하며, 인터페이스 로직(13)의 동작을 동기시키는 신호이다. 그리고 MCLK2는 RCLK와 같은 위상을 가지는 신호로서, 입력 전용 지연 록-루프(RDLL)(17)에 의하여 발생하는 MCLK1을 지연부(19)에서 지연하여 발생하는 신호이다. 그리고 MCLK2는 액티브 모드 뿐만 아니라 스탠바이 모드에서도 기준 클락 신호 Rxclk에 응답하여 동작하여 입력 파이프라인(15)을 동기시킨다. 또한 MCLK2는 RDLL(17)내로 피드백되어 RDLL(17)의 록킹(locking) 기준 신호로서 동작한다. 그리고 지연부(19)는 외부에서 조절가능한 지연시간을 가진다. 바람직하기로는 지연부(19)는 레이저(laser) 퓨즈(fuse) 또는 외부에서 제어되는 RC 지연부를 구비한다.

Description

위상차 회복 회로 및 위상차 회복 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 클락신호에 동기되어 발생하는 내부 신호의 위상차를 회복하는 위상차 회복 회로 및 위상차 회복 방법에 관한 것이다.
최근의 반도체 메모리 기술은 한편으로는 일정한 칩 크기에 많은 수의 메모리 셀이 내장되는 초고집적화되며, 다른 한편으로는 컴퓨터 시스템의 중앙 처리 장치의 동작 속도에 맞추어 초고속화된다.
현재 반도체 메모리 장치는 수백 MHz의 속도로 동작한다. 그리고 더 나아가 멀지않은 장래에는 수 GByte/s의 속도로 동작하는 반도체 메모리 제품이 생산될 것으로 전망된다. 이와 같이 반도체 메모리 장치가 초고속화되면서, 메모리칩 내의 내부 회로의 동작 속도도 고속화되어서, 내부 신호들의 위상 오차에 대한 마진(margin)은 점점 감소한다.
그러므로, 반도체 메모리 장치 내부의 위상 오차를 제어하기가 매우 어렵게 되었다. 즉, 종래에는 웨이퍼(wafer) 상태와 패키지(package) 상태에서의 특성의 차이가 작아서, 여러 가지 테스트들을 웨이퍼 상태에서 수행하여도 큰 문제점은 발생하지 않았다.
그러나 최근의 초고속화 반도체 메모리 장치는 칩의 내부에 메모리 이외에도, 초고속으로 동작하는 인터페이스(interface) 로직(logic)을 추가로 내장하며, 또한 내부 클락신호의 위상 오차를 제거하기 위하여 클락 오차 회복 회로인 위상-록-루프(Phase-lock-loop, 이하 PLL이라 함)와 지연-록-루프(delay-lock-loop, 이하 DLL이라 함) 등을 내장한다. 그리고, 메모리 테스터(tester)는 동작 속도가 100MHz∼250MHz 정도이며 메모리만을 테스트하기에 유용하도록 구성됨으로 인하여, 전술한 바와 같은 인터페이스 로직이나 PLL, DLL등의 동작 특성을 테스트할 수 없는 상황이 되었다.
또한 RamBus DRAM과 같이 500MByte/s∼1.6GByte/s로 동작하는 반도체 메모리 장치는 내부 신호들에 대하여 더욱 더 정교한 제어를 필요로 한다. 그런데 반도체 메모리 장치의 완제품은 패키지 상태에서 측정이 가능한다. 그리고 이러한 초고속 반도체 메모리 장치를 테스트하기 위해서는 보다 빠른 속도로 동작하는 테스트 장비들을 필요로 하게 되었다.
그러므로 종래의 방법대로 고속으로 동작하는 양호한 메모리 제품을 획득하기 위해서는 웨이퍼 상태에서의 반도체 제작, 패키지 조립, 특성 검사, 불량 부분 보안 등의 과정을 반복하여야 한다.
이와 같이 양호한 완성된 반도체 메모리 장치의 제품을 획득하기까지는 시행착오를 반복하게 됨으로 인하여 개발 기간의 장기화와 원가 상승이 발생하게 되었다. 그러므로 고속 메모리에서의 AC, DC 값을 정교하게 제어하기 위해서는 패기지로 인하여 발생하는 특성의 변화 및 칩 내부의 구성 및 내부신호들을 정교하게 제어하는 것이 매우 중요하게 된다.
도 1은 종래의 입력 전용 지연-록-루프(RDLL)의 클락 배선을 나타내는 도면이다. 그런데 RDLL 자체는 이상적으로 출력 신호인 RCLK와 MCLK를 동위상의 출력으로 제공한다. 그러나 메모리 칩 내에서의 RCLK와 MCLK는 부하의 차이가 존재한다. 그로 인하여 RDLL 내의 위상 감지기 내로 피드백되는 MCLK와 입력 파이프 라인과 인터페이스 로직을 동기시키는 RCLK 간에는 도 3에 도시된 바와 같은 위상 오차가 발생된다. 그리고 이 위상 오차에 의해 입력 데이터의 셋업 타임(SET-UP TIME) tS와 홀드 타임(HOLD TIME) tH가 변경되는 문제점이 발생한다.
그리고 도 2는 종래의 출력 전용 지연-록-루프(TDLL)의 클락 배선을 나타내는 도면이다. TDLL은 외부 Txclk를 수신하여 내부적으로 위상 오차가 없는 TCLK와 MTCLK를 발생한다. TCLK는 액티브 모드에서 메모리 칩의 내부 데이터를 외부로 전송시키는 마스터 동기 클락이고, MTCLK는 TDLL의 위상 감지기로 피드백되어 TDLL의 록킹(locking)을 유지시키는 기준 신호로 사용된다.
그런데 TDLL 자체는 이상적으로 출력 신호인 RCLK와 MTCLK를 동위상의 출력으로 제공한다. 그러나 메모리 칩 내에서의 TCLK와 MTCLK는 부하의 차이가 존재한다. 그로 인하여 TDLL 내의 위상 감지기 내로 피드백되는 MTCLK와 출력 파이프 라인을 동기시키는 TCLK 간에는 도 4에 도시된 바와 같은 위상 오차가 발생된다. 그리고 위상 오차에 의해 기준 클락 Txclk에 대한 출력 데이터의 마진인 tQ_MAX, tQ_MIN의 변화하여 데이터 출력 시간이 변경되는 문제점을 발생한다.
그러므로 도 1의 종래의 입력 전용 지연-록-루프(RDLL) 또는 도 2의 종래의 출력 전용 지연-록-루프(TDLL)은 지연-록-루프(DLL)의 특성을 최대한 향상시킨다 하더라도, 메모리 칩 내의 부하의 차이로 인한 위상 오차의 발생은 불가피하게 된다. 또한 DLL은 특정 주파수 내에서만 동작을 보장함으로 메모리 테스트시 웨이퍼나 저주파수 영역에서는 위상 오차의 발생 여부를 테스트할 수 없다.
그러므로 위상 오차를 판단하기 위해서는 반드시 패키지하고 고주파 테스터로 테스트하여야만 알 수 있다. 즉, 완제품을 획득한 후가 되어야만 불량 여부를 알 수 있으므로, 제품의 개발에 소요되는 시간과 비용의 증대를 유발하게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는 외부 클락신호에 동기되어 발생하는 내부 신호의 위상차를 외부에서 제어할 수 있는 위상차 회복 회로 및 위상차 회복 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 입력 전용 지연-록-루프(RDLL)의 클락 배선을 나타내는 도면이다.
도 2는 종래의 출력 전용 지연-록-루프(TDLL)의 클락 배선을 나타내는 도면이다.
도 3은 종래의 입력 전용 지연-록-루프(RDLL)의 문제점을 나타내는 도면이다.
도 4는 종래의 출력 전용 지연-록-루프(TDLL)의 문제점을 나타내는 도면이다.
도 5는 본 발명의 위상차 회복 회로의 제1 실시예와 주변 회로(13,15)의 배선를 나타내는 도면이고, 도 6은 본 발명의 위상차 회복 회로의 제2 실시예와 주변 회로(23)의 배선를 나타내는 도면이다.
도 7은 도 5의 본 발명의 위상차 회복 회로의 제1 실시예에 의하여 위상 오차 △tSH가 감소되는 것을 나타내는 도면이고, 도 8은 도 6의 본 발명의 위상차 회복 회로의 제2 실시예에 의하여 출력 데이터 마진 tQ_MAX와 tQ_MIN의 불균형이 제거되는 것을 나타내는 도면이다.
도 9는 본 발명의 위상차 회복 회로의 제3 실시예와 주변 회로(33,35)의 배선를 나타내는 도면이고, 도 10은 본 발명의 위상차 회복 회로의 제4 실시예와 주변 회로(43)의 배선를 나타내는 도면이다.
도 11은 도 9의 본 발명의 위상차 회복 회로의 제3 실시예에 의하여 위상 오차 △tSH가 감소되는 것을 나타내는 도면이고, 도 12은 도 6의 본 발명의 위상차 회복 회로의 제4 실시예에 의하여 출력 데이터 마진 tQ_MAX와 tQ_MIN의 불균형이 제거되는 것을 나타내는 도면이다.
도 13의 본 발명의 위상차 회복 회로의 제5 실시예와 주변 회로(53,55)의 배선를 나타내는 도면이다.
도 14는 도 13의 자체 위상차 제거 회로(59)를 나타내는 도면이다.
도 15는 도 14의 위상 감지기(65)를 나타내는 도면이다.
도 16은 도 14의 위상 조정기(67)를 나타내는 도면이다.
도 17은 도 13의 본 발명의 위상차 회복 회로의 제5 실시예를 이용한 입력 전용 지연 록-루프의 출력 신호와 입력 데이터의 셋업 타임 tS와 홀드 타임 tH의 변화를 나타내는 도면이다.
상기와 같은 본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 위상차 회복 회로는 기준 클락 신호에 동기하여 2 이상의 출력신호를 서로 상이한 2 이상의 타회로로 발생하는 회로에 있어서, 상기 기준 클락 신호에 동기하여, 서로 상이한 회로부로 입력되는 2 이상의 출력 신호들을 발생하는 록-루프 회로; 및 상기 2 이상의 출력 신호들 중에서, 적어도 하나의 출력 신호를 지연시켜 록-루프 회로에 피드백시키는 지연부를 구비하며, 상기 지연부의 지연시간은 외부에서 조절 가능한 것을 특징으로 한다.
본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 다른 위상차 회복 회로는 기준 클락 신호에 동기하여 2 이상의 출력신호를 서로 상이한 2 이상의 타회로로 발생하는 회로에 있어서, 상기 기준 클락 신호에 동기하여, 서로 상이한 회로부로 입력되는 2 이상의 출력 신호들을 발생하는 록-루프 회로; 및 상기 룩-루프-회로의 출력 신호들 중의 하나의 신호를 제어 클락 신호로 하고, 다른 하나의 클락 신호를 보조 클락 신호로 입력하여, 상기 제어 클락 신호과 상기 보조 클락 신호의 위상 차이를 자체적으로 감소시키는 자기 위상차 제거회로를 구비한다.
그리고 본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 또 다른 위상차 회복 회로는 기준 클락 신호에 동기하여 2 이상의 출력신호를 서로 상이한 2 이상의 타회로로 발생하는 회로에 있어서,
상기 기준 클락 신호를 소정의 시간으로 지연시켜 발생하는 지연부; 및 상기 2 이상의 출력 신호를 상기 지연부의 출력신호에 동기하여, 서로 다른 타회로 발생하는 록-루프 회로를 구비하며, 상기 2 이상의 출력 신호들 중의 적어도 하나의 신호는 상기 록-루프 회로에 피드백되며, 상기 지연부의 지연시간은 외부에서 조절 가능한 것을 특징으로 한다.
상기와 같은 본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 위상차 회복 방법은 기준 클락 신호에 동기하여 발생하며, 서로 상이한 회로부로 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
A) 상기 기준 클락 신호를 입력하는 단계; B) 소정의 록-루프 회로를 이용하여, 상기 기준 클락 신호에 동기하는 적어도 2 이상의 출력 신호를 발생하는 단계; C) 상기 2 이상의 출력 신호의 위상 차이를 측정하는 단계; D) 상기 C) 단계에서 측정된 위상 차이를 조절하도록, 상기 2 이상의 출력 신호들 중에서 적어도 하나의 출력 신호를 소정의 지연시간 동안 지연시키는 단계; E) 상기 D) 단계에 의하여 지연된 신호를 다시 상기 록-루프 회로에 피드백하는 단계를 구비한다.
상기와 같은 본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 다른 위상차 회복 방법은 기준 클락 신호에 동기하여 발생하며, 서로 상이한 회로부로 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
A) 상기 기준 클락 신호를 입력하는 단계; B) 상기 기준 클락 신호를 소정의 지연시간 동안 지연시키는 단계; C) 록-루프 회로를 이용하여, 상기 B) 단계에서 지연된 상기 기준 클락 신호에 동기하는 2 이상의 출력 신호들을 발생하는 단계; 및 D) 상기 C) 단계에서 발생하는 2 이상의 출력 신호들 중에서, 적어도 하나의 출력 신호를 상기 록-루프 회로에 피드백하는 단계를 구비하며, 상기 지연시간은 외부에서 조절 가능한 것을 특징으로 한다.
상기와 같은 본 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 또 다른 위상차 회복 방법은 기준 클락 신호에 동기하여 발생하며, 서로 상이한 회로부로 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
A) 상기 기준 클락 신호를 입력하는 단계; B) 소정의 록-루프 회로를 이용하여, 상기 기준 클락 신호에 동기하는 제어 클락 신호와 보조 클락 신호를 발생하는 단계; 및 C) 상기 제어 클락 신호와 보조 클락 신호의 위상 차이를 자체적으로 감지하여 감소시키는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 5는 본 발명의 위상차 회복 회로의 제1 실시예와 주변 회로(13,15)의 배선를 나타내는 도면으로서, 입력 전용 지연-록-루프를 도시한다. 이를 참조하면, 본 발명의 위상차 회복 회로(11)에 사용되는 지연-록-루프(17)는 내부적으로는 위상 오차가 없는 RCLK와 MCLK1을 발생한다. 그러나 상기 RCLK와 MCLK1을 내부 회로의 기준 클락 신호로 사용하는 경우에는 전술한 바와 같이 부가되는 부하의 차이로 인하여 위상 오차가 발생하여, 입력 데이터의 셋업 타임(SET-UP TIME) tS와 홀드 타임(HOLD TIME) tH가 변경된다.
따라서 본 발명의 위상차 회복회로(11)는 기준 클락 신호 Rxclk에 동기하여 2개의 출력 신호 RCLK와 MCLK2를 발생한다. 상기 RCLK는 입력 파이프라인(15)의 데이터를 수신하도록 하며, 인터페이스 로직(13)의 동작을 동기시키는 신호이다. 그리고 MCLK2는 RCLK와 같은 위상을 가지는 신호로서, 입력 전용 지연 록-루프(RDLL)(17)에 의하여 발생하는 MCLK1을 지연부(19)에서 지연하여 발생하는 신호이다. 그리고 상기 MCLK2는 액티브 모드 뿐만 아니라 스탠바이 모드에서도 기준 클락 신호 Rxclk에 응답하여 동작하여 입력 파이프라인(15)을 동기시킨다. 또한 MCLK2는 상기 RDLL(17)내로 피드백되어 RDLL(17)의 록킹(locking) 기준 신호로서 동작한다.
그리고 상기 지연부(19)는 외부에서 조절가능한 지연시간을 가진다. 바람직하기로는 상기 지연부(19)는 레이저(laser) 퓨즈(fuse) 또는 외부에서 제어되는 RC 지연부를 구비한다.
도 5의 본 발명의 위상차 회복 회로(11)를 이용하여 위상차이를 회복하는 방법에 대하여 살펴보면, 다음과 같다. 먼저 메모리 장치가 완성된 후에, RCLK와 MCLK2의 위상 오차를 측정한다. 그리고 그 위상 오차를 보상하는 지연시간이 선택된다. 그리고 선택된 지연시간에 해당하는 정도의 지연시간은 상기 지연부(19)의 레이저 퓨즈를 절단(cutting)하거나, RC 지연부를 외부에서 제어하여 조절된다. 이와 같이, 상기 RCLK와 MCLK2의 위상 오차는 보상된다.
도 7은 본 발명의 위상차 회복 회로(11)를 이용하여, 위상 오차를 보상한 후의 셋업 타입 tS와 홀드 타임 tH를 나타내는 도면이다. 도 3의 종래 입력 전용 지연-록-루프에서의 셋업 타입 tS와 홀드 타임 tH와 비교하면, 도 5의 본 발명에서의 위상차 회복 회로(11)를 이용하면, 위상 오차를 보상한 후의 셋업 타입 tS와 홀드 타임 tH의 오차 △tSH는 현저히 감소함을 알 수 있다.
도 6은 본 발명의 위상차 회복 회로의 제2 실시예와 주변 회로(23)의 배선를 나타내는 도면으로서, 출력 전용 지연-록-루프를 도시한다. 이를 참조하면, 본 발명의 위상차 회복 회로(21)에 사용되는 지연-록-루프(25)는 내부적으로는 위상 오차가 없는 TCLK와 MTCLK1을 발생한다. 그러나 상기 TCLK와 MTCLK1을 내부 회로의 기준 클락 신호로 사용하는 경우에는 전술한 바와 같이 부가되는 부하의 차이로 인하여 위상 오차가 발생하여, 위상 오차에 의해 기준 클락 Txclk에 대한 출력 데이터의 마진인 tQ_MAX, tQ_MIN의 변화하여 데이터 출력 시간이 변경된다.
따라서 본 발명의 위상차 회복회로(21)는 기준 클락 신호 Txclk에 동기하여 2개의 출력 신호 TCLK와 MTCLK2를 발생한다. 상기 TCLK는 출력 파이프라인(23)의 데이터를 수신하도록 동기하는 신호이다. 그리고 MTCLK2는 상기 TCLK와 같은 위상을 가지는 신호로서, 출력 전용 지연 록-루프(TDLL)(25)에 의하여 발생하는 MTCLK1을 지연부(27)에서 지연하여 발생하는 신호이다. 그리고 MTCLK2는 상기 TDLL(25)내로 피드백되어 TDLL(25)의 록킹(locking) 기준 신호로서 동작한다.
그리고 상기 지연부(27)는 외부에서 조절가능한 지연시간을 가진다. 바람직하기로는 상기 지연부(27)는 레이저(laser) 퓨즈(fuse) 또는 외부에서 제어되는 RC 지연부를 구비한다.
도 6의 본 발명의 위상차 회복 회로(21)를 이용하여 위상차이를 회복하는 방법에 대하여 살펴보면, 다음과 같다. 먼저 메모리 장치가 완성된 후에, TCLK와 MTCLK2의 위상 오차를 측정한다. 그리고 그 위상 오차를 보상하는 지연시간이 선택된다. 그리고 선택된 지연시간에 해당하는 정도의 지연시간은 상기 지연부(27)의 레이저 퓨즈를 절단(cutting)하거나, RC 지연부를 외부에서 제어하여 조절된다. 이와 같이, 상기 RCLK와 MCLK2의 위상 오차는 보상된다.
도 8은 본 발명의 위상차 회복 회로(21)를 이용하여, 위상 오차를 보상한 후의 기준 클락 Txclk에 대한 출력 데이터의 마진인 tQ_MAX, tQ_MIN을 나타내는 도면이다. 도 4의 종래 출력 전용 지연-록-루프에서의 출력 데이터의 마진인 tQ_MAX, tQ_MIN과 비교하면, 도 6의 본 발명에서의 위상차 회복 회로(21)를 이용하면, 출력 데이터 마진인 tQ_MAX와 tQ_MIN은 기준 신호 Txclk를 기준으로 거의 동일한 값을 가지게 되어, 지연 불일치가 거의 해소됨을 알 수 있다.
도 9는 본 발명의 위상차 회복 회로의 제3 실시예와 주변 회로(33, 35)의 배선를 나타내는 도면으로서, 입력 전용 지연-록-루프를 도시한다.
도 9의 본 발명의 위상차 회복 회로의 제3 실시예는 도 5의 본 발명의 위상차 회복 회로의 제1 실시예와 거의 동일하다. 다만, 본 발명의 위상차 회복 회로(31)에 사용되는 입력 전용 지연-록-루프(39)에는, 외부에서 입력되는 기준 클락 신호 Rxclk는 지연부(37)에 의하여 소정의 시간으로 지연되는 기준 클락 신호 Rxclk_i가 입력되고, 상기 입력 전용 지연-록-루프(39)의 출력 신호 MCLK에는 지연부가 존재하지 않는다는 점에서만 차이점이 존재할 뿐이다.
그리고 상기 지연부(37)는 외부에서 조절가능한 지연시간을 가진다. 바람직하기로는 상기 지연부(37)는 레이저(laser) 퓨즈(fuse) 또는 외부에서 제어되는 RC 지연부를 구비한다.
이를 참조하여 도 9의 본 발명의 위상차 회복 회로의 제3 실시예를 설명하면, 다음과 같다. 도 9의 본 발명의 위상차 회복 회로는 상기 지연된 기준 클락 신호 Rxclk_i에 동기하여 발생되는 입력 전용 지연-록-루프 회로(39)의 출력 신호 RCLK와 MCLK는 전술한 바와 같이 위상 오차를 가진다. 이 위상 오차로 인하여, 입력 데이터의 셋업 타입 tS와 홀드 타임 tH의 오차 △tSH가 발생되는 것은 전술한 바와 같다.
그러나 도 9의 제3 실시예에서는 지연부(37)의 지연 시간을 조절하여, 상기 입력 전용 지연-록-루프(39)의 출력 신호인 RCLK와 MCLK의 위상을 조절이 가능하다. 그러므로 지연부(37)의 지연 시간을 조절함으로써, 도 11에서 빗금으로 도시된 양의 입력 데이터의 셋업 타입 tS와 홀드 타임 tH의 조절이 가능하다.
따라서 상기 입력 데이터의 셋업 타입 tS와 홀드 타임 tH의 오차 △tSH가 현저히 감소됨을 도 11에서 알 수 있다.
도 10은 본 발명의 위상차 회복 회로의 제4 실시예와 주변 회로(43)의 배선를 나타내는 도면으로서, 출력 전용 지연-록-루프를 도시한다.
도 10의 본 발명의 위상차 회복 회로의 제4 실시예는 도 6의 본 발명의 위상차 회복 회로의 제2 실시예와 거의 동일하다. 다만, 본 발명의 위상차 회복 회로(41)에 사용되는 출력 전용 지연-록-루프(45)에는, 외부에서 입력되는 기준 클락 신호 Txclk는 지연부(47)에 의하여 소정의 시간으로 지연되는 기준 클락 신호 Txclk_i가 입력되고, 상기 입력 전용 지연-록-루프(45)의 출력 신호 MTCLK에는 지연부가 존재하지 않는다는 점에서만 차이점이 존재할 뿐이다.
그리고 상기 지연부(47)는 외부에서 조절가능한 지연시간을 가진다. 바람직하기로는 상기 지연부(47)는 레이저(laser) 퓨즈(fuse) 또는 외부에서 제어되는 RC 지연부를 구비한다.
이를 참조하여 도 10의 본 발명의 위상차 회복 회로의 제4 실시예를 설명하면, 다음과 같다. 도 10의 본 발명의 위상차 회복 회로는 상기 지연된 기준 클락 신호 Txclk_i에 동기하여 발생되는 입력 전용 지연-록-루프 회로(45)의 출력 신호 TCLK와 MTCLK는 전술한 바와 같이 위상 오차를 가진다. 이러한 위상 오차로 인하여, 기준 클락 Txclk에 대한 출력 데이터의 마진인 tQ_MAX, tQ_MIN의 변화가 발생됨은 전술한 바와 같다.
그러나 도 10의 제4 실시예에서는 지연부(47)의 지연 시간을 조절하여, 상기 입력 전용 지연-록-루프(45)의 출력 신호인 TCLK와 MTCLK의 위상을 조절할 수 있다. 그러므로 지연부(47)의 지연 시간을 조절함으로써, 도 12에서 빗금으로 도시된 양의 출력 데이터의 마진인 tQ_MAX와 tQ_MIN의 조절이 가능하다. 따라서, 기준 클락 신호 Txclk를 기준으로 출력 데이터의 마진인 tQ_MAX와 tQ_MIN의 불일치를 해소할 수 있다.
도 13의 본 발명의 위상차 회복 회로의 제5 실시예와 주변 회로(53,55)의 배선를 나타내는 도면으로서, 입력 전용 지연-록-루프를 도시한다. 이를 참조하면, 본 발명의 위상차 회복 회로(51)는 록-루프-회로(57)와 자체 위상차 제거 회로(59)를 구비한다.
상기 록-루프-회로(57)는 기준 클락 신호 Rxclk에 동기하여, 인터페이스 로직(53) 및 입력 파이프라인(55)를 제어하는 2 개의 출력 신호들 RCLK와 MCLK를 발생하는 것으로서, 본 실시예에서는 입력 전용 지연 룩-루프(RDLL)이다.
그리고 상기 자체 위상차 제거 회로(59)는 상기 MCLK를 제어 클락 신호로 하고, 상기 RCLK를 보조 클락 신호로 입력하여, 상기 제어 클락 신호 MCLK과 상기 보조 클락 신호 RCLK의 위상 차이를 자체적으로 감소시킨다.
도 14는 도 13의 자체 위상차 제거 회로(59)를 나타내는 도면이다. 이를 참조하면, 상기 자체 위상차 제거 회로(59)는 구체적으로 입력선(61), 기준선(63), 위상 감지기(65) 및 위상 조정기(67)를 구비한다.
상기 입력선(61)은 상기 제어 클락 신호 MCLK를 수신하고, 상기 기준선(63)은 상기 보조 클락 신호 RCLK를 수신한다.
그리고 상기 위상 감지기(65)는 상기 기준선(63)에 의하여 수신되는 상기 보조 클락 신호 RCLK에 대하여, 상기 입력선(61)에 의하여 수신되는 상기 제어 클락 신호 MCLK의 위상 차이를 감지하여, 제1 및 제2 출력 신호 DET 및 DET_B를 발생한다.
그리고 상기 위상 조정기(67)는 상기 위상 감지기(65)의 제1 및 제2 출력 신호 DET, DET_B를 입력하여, 상기 제어 클락 신호 MCLK의 위상을 상기 보조 클락 신호 RCLK의 위상에 일치하도록 조절한다.
도 15는 도 14의 위상 감지기(65)를 나타내는 도면이다. 이를 참조하면, 상기 위상 감지기(65)는 구체적으로 감지부(71)와 증폭부(73)를 구비한다.
상기 감지부(71)는 상기 제어 클락 신호 MCLK와 상기 보조 클락 신호 RCLK의 위상 차이를 감지하여 제1 및 제2 감지 신호 SEN, SEN_B를 발생한다. 그리고 상기 증폭부(73)는 상기 제1 및 제2 감지 신호 SEN, SEN_B의 전압 레벨의 차이를 감지하여 상기 위상 감지기(65)의 제1 및 제2 출력 신호 DET 및 DET_B를 발생한다.
도 16은 도 14의 위상 조정기(67)를 나타내는 도면이다. 이를 참조하면, 상기 위상 조정기(67)는 구체적으로 감지부(91)와 조정부(93)를 구비한다.
상기 감지부(91)는 상기 위상 감지기(65)의 제1 및 제2 출력 신호 DET 및 DET_B의 위상 차이에 의하여 구동되는 출력 신호 XDRI를 발생한다. 그리고 상기 증폭부(93)는 상기 감지부(91)의 출력 신호 XDRI와 상기 입력 클락 신호 MCLK에 의하여 구동되는 출력 신호를 상기 입력선(61)(도 14 참조)으로 발생한다.
도 14, 도 15 및 도 16을 참조하여 상기 자체 위상차 제거 회로(59)의 동작을 구체적으로 설명하면, 다음과 같다.
다시 도 15를 참조하고, 상기 제어 클락 신호 MCLK의 위상이 상기 보조 클락 신호 RCLK의 위상보다 앞선다고 가정하자. 그러면, 상기 제어 클락 신호 MCLK의 전압 레벨이 최고점에 도달하지만 상기 보조 클락 신호 RCLK의 전압 레벨이 최고점에 도달하지 않게 된다. 그리고 상기 위상 감지기(65)의 감지부(71)의 출력 신호인 제1 감지 신호 SEN은 전원 전압 VCC 쪽으로 드라이빙되고, 출력 신호인 제2 감지 신호 SEN_B는 접지 전압 VSS 쪽으로 드라이빙된다.
다시 구체적으로 설명하면, 다음과 같다. 즉, 앤모스 트랜지스터들(75,77)은 동일한 사이즈로 구성된다. 그리고 상기 제어 클락 신호 MCLK에 의하여 구동되는 앤모스 트랜지스터(77)의 게이트에 인가되는 전압이 상기 보조 클락 신호 RCLK에 의하여 구동되는 앤모스 트랜지스터(75)의 게이트에 인가되는 전압보다 높다. 따라서, 상기 앤모스 트랜지스터(77)를 통하여 흐르는 전류가 상기 앤모스 트랜지스터(75)를 통하여 흐르는 전류보다 크게 된다.
그리고 앤모스 트랜지스터들(79,81)도 동일한 사이즈로 구성된다. 그리고 상기 제어 클락 신호 MCLK에 의하여 구동되는 앤모스 트랜지스터(79)의 게이트에 인가되는 전압이 상기 보조 클락 신호 RCLK에 의하여 구동되는 앤모스 트랜지스터(81)의 게이트에 인가되는 전압보다 높다. 따라서, 상기 앤모스 트랜지스터(79)를 통하여 흐르는 전류가 상기 앤모스 트랜지스터(81)를 통하여 흐르는 전류보다 크게 된다.
따라서 상기 제1 감지 신호 SEN의 전압은 제2 감지 신호 SEN_B의 전아보다 높게 된다.
그리고 상기 제1 감지 신호 SEN의 전압이 상기 제2 감지 신호 SEN_B의 전압보다 높게 됨에 따라, 상기 증폭부(73)의 제1 출력 신호 DET가 제2 출력 신호 DET_B의 전압보다 높게 되는 것은 당업자에게 자명한 사실이다.
그리고 도 16을 다시 참조하면, 상기 DET의 전압이 상기 DET_B의 전압보다 높게 됨에 따라서, 동일한 사이즈로 구성되는 앤모스 트랜지스터들(95, 97) 중에서 상기 앤모스 트랜지스터(97)를 통하여 흐르는 전류가 상기 앤모스 트랜지스터(95)를 통하여 흐르는 전류보다 크게 된다.
따라서 상기 앤모스 트랜지스터(97)의 드레인 단자(N98)의 전압은 접지 전압 VSS 쪽으로 드라이빙되며, 상기 감지부(91)의 출력 신호 XDRI는 전원 전압 VCC 쪽으로 구동된다.
그리고 상기 위상 조정기(93)의 출력 신호 MCLKB는 접지 전압 VSS 쪽으로 구동된다. 그리고 상기 위상 조정기(93)의 출력 신호 MCLKB는 다시 입력선(61)(도 14 참조)으로 전송되어 상기 제어 클락 신호 MCLK의 전압을 낮추게 된다. 이는 상기 제어 클락 신호 MCLK의 위상을 느리게 하는 효과가 발생한다.
마찬가지로 상기 제어 클락 신호 MCLK의 전압의 최저점에 상기 보조 클락 신호 RCLK의 전압보다 먼저 도달한 경우에는 상기 위상 조정기(93)의 출력 신호 MCLKB는 전원 전압 VCC 쪽으로 구동된다.
따라서 상기 자체 위상차 제거 회로(59)에 의하여, 상기 제어 클락 신호 MCLK의 위상이 상기 보조 클락 신호의 위상보다 빠른 경우에, 상기 제어 클락 신호 MCLK의 위상을 늦춘다.
본 명세서에서는 상기 제어 클락 신호 MCLK의 위상이 상기 보조 클락 신호 RCLK의 위상보다 앞선 경우에 대해서만 기술하였으나, 상기 제어 클락 신호 MCLK의 위상이 상기 보조 클락 신호 RCLK의 위상보다 느린 경우에 상기 제어 클락 신호 MCLK의 위상을 빠르게 한다는 것은 당업자에게 자명한 사실이다.
도 17은 도 13의 본 발명의 위상차 회복 회로의 제5 실시예를 이용한 입력 전용 지연 록-루프의 출력 신호와 입력 데이터의 셋업 타임 tS와 홀드 타임 tH의 변화를 나타내는 도면이다. 이를 참조하면, 초기 tS와 초기 tH에 의하여 발생한 위상 오차 △tSH는, 후기 tS와 후기 tH에서는 제거됨을 알 수 있다.
그리고 도 13에서는 입력 전용 지연-록-루프(57)에 자체 위상차 제거 회로(59)를 적용하였으나, 상기 자체 위상차 제거 회로(59)는 출력 전용 지연-록-루프에는 적용하여 출력 데이터의 마진 tQ-MAX와 tQ-MIN의 불균형을 제거할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 위상차 회복 회로 및 위상차 회복 방법에 의하여, 외부 클락신호에 동기되어 발생하는 내부 신호의 위상차를 외부에서 또는 자체적으로 제어할 수 있다.

Claims (15)

  1. 기준 클락 신호에 동기하여 2 이상의 출력신호를 발생하는 회로에 있어서,
    상기 기준 클락 신호에 동기하여, 2 이상의 출력 신호들을 발생하는 록-루프 회로; 및
    상기 2 이상의 출력 신호들 중에서, 적어도 하나의 출력 신호를 지연시켜 록-루프 회로에 피드백시키는 지연부를 구비하며,
    상기 지연부의 지연시간은 조절 가능한 것을 특징으로 하는 위상차 회복 회로.
  2. 제1 항에 있어서, 상기 지연부는
    지연시간의 조절이 가능한 레이저(laser) 퓨즈(fuse)를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  3. 제1 항에 있어서, 상기 지연부는
    지연시간의 조절이 가능한 RC 지연부를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  4. 기준 클락 신호에 동기하여 2 이상의 출력신호를 발생하는 회로에 있어서,
    상기 기준 클락 신호에 동기하여, 2 이상의 출력 신호들을 발생하는 록-루프 회로; 및
    상기 룩-루프-회로의 출력 신호들 중의 하나의 신호를 제어 클락 신호로 하고, 다른 하나의 클락 신호를 보조 클락 신호로 입력하여, 상기 제어 클락 신호과 상기 보조 클락 신호의 위상 차이를 자체적으로 감소시키는 자기 위상차 제거회로를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  5. 제4 항에 있어서, 상기 자기 위상차 제거회로는
    상기 제어 클락 신호를 수신하는 입력선;
    상기 보조 클락 신호를 수신하는 기준선;
    상기 기준선에 의하여 수신되는 상기 보조 클락 신호에 대하여, 상기 입력선에 의하여 수신되는 상기 제어 클락 신호의 위상 차이를 감지하여, 제1 및 제2 출력 신호를 발생하는 위상 감지기; 및
    상기 위상 감지기의 제1 및 제2 출력 신호를 입력하여, 상기 제어 클락 신호의 위상을 상기 보조 클락 신호의 위상에 일치하도록 조절하는 위상 조정기를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  6. 제5 항에 있어서, 상기 위상 감지기는
    상기 제어 클락 신호과 상기 보조 클락 신호의 위상 차이를 감지하여 제1 및 제2 감지 신호를 발생하는 감지부; 및
    상기 제1 및 제2 감지 신호의 전압 레벨의 차이를 감지하여 상기 위상 감지기의 제1 및 제2 출력 신호를 발생하는 증폭부를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  7. 제5 항에 있어서, 상기 위상 조정기는
    상기 위상 감지기의 제1 및 제2 출력 신호의 위상 차이에 의하여 구동되는 출력 신호를 발생하는 감지부; 및
    상기 감지부의 출력 신호와 상기 제어 클락 신호에 의하여 구동되는 출력 신호를 상기 입력선으로 발생하는 조정부를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  8. 기준 클락 신호에 동기하여 2 이상의 출력신호를 발생하는 회로에 있어서,
    상기 기준 클락 신호를 소정의 시간으로 지연시켜 발생하는 지연부; 및
    상기 지연부의 출력신호에 동기하여, 상기 2 이상의 출력 신호를 발생하는 록-루프 회로를 구비하며,
    상기 2 이상의 출력 신호들 중의 적어도 하나의 신호는 상기 록-루프 회로에 피드백되며,
    상기 지연부의 지연시간은 조절 가능한 것을 특징으로 하는 위상차 회복 회로.
  9. 제8 항에 있어서, 상기 지연부는
    지연시간의 조절이 가능한 레이저(laser) 퓨즈(fuse)를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  10. 제8 항에 있어서, 상기 지연부는
    지연시간의 조절이 가능한 RC 지연부를 구비하는 것을 특징으로 하는 위상차 회복 회로.
  11. 기준 클락 신호에 동기하여 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
    A) 상기 기준 클락 신호를 입력하는 단계;
    B) 소정의 록-루프 회로를 이용하여, 상기 기준 클락 신호에 동기하는 적어도 2 이상의 출력 신호를 발생하는 단계;
    C) 상기 2 이상의 출력 신호의 위상 차이를 측정하는 단계;
    D) 상기 C) 단계에서 측정된 위상 차이를 조절하도록, 상기 2 이상의 출력 신호들 중에서 적어도 하나의 출력 신호를 소정의 지연시간 동안 지연시키는 단계;
    E) 상기 D) 단계에 의하여 지연된 신호를 다시 상기 록-루프 회로에 피드백하는 단계를 구비하는 것을 특징으로 하는 위상 차이 회복 방법.
  12. 제12 항에 있어서, 상기 소정의 지연시간은
    외부에서 조절 가능한 것을 특징으로 하는 위상 차이 회복 방법.
  13. 기준 클락 신호에 동기하여 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
    A) 상기 기준 클락 신호를 입력하는 단계;
    B) 상기 기준 클락 신호를 소정의 지연시간 동안 지연시키는 단계;
    C) 록-루프 회로를 이용하여, 상기 B) 단계에서 지연된 상기 기준 클락 신호에 동기하는 2 이상의 출력 신호들을 발생하는 단계; 및
    D) 상기 C) 단계에서 발생하는 2 이상의 출력 신호들 중에서, 적어도 하나의 출력 신호를 상기 록-루프 회로에 피드백하는 단계를 구비하며,
    상기 지연시간은 외부에서 조절 가능한 것을 특징으로 하는 위상차 회복 방법.
  14. 기준 클락 신호에 동기하여 발생되는 2 이상의 출력 신호들 사이의 위상차를 회복하는 위상차 회복 방법에 있어서,
    A) 상기 기준 클락 신호를 입력하는 단계;
    B) 소정의 록-루프 회로를 이용하여, 상기 기준 클락 신호에 동기하는 제어 클락 신호와 보조 클락 신호를 발생하는 단계; 및
    C) 상기 제어 클락 신호와 보조 클락 신호의 위상 차이를 자체적으로 감지하여 감소시키는 단계를 구비하는 것을 특징으로 하는 위상차 회복 방법.
  15. 제14 항에 있어서, 상기 C) 단계는
    C1) 상기 제어 클락 신호와 상기 보조 클락 신호를 수신하는 단계;
    C2) 상기 제어 클락 신호와 상기 보조 클락 신호의 위상 차이를 감지하여 제1 및 제2 감지 신호를 발생하는 단계;
    C3) 상기 제1 및 제2 감지 신호의 전압 레벨의 차이를 감지하여 증폭하는 단계;
    C4) 상기 C3) 단계에서 증폭된 상기 제1 및 제2 출력 신호의 위상 차이를 이용하여 귀환 신호를 발생하는 단계; 및
    C5) 상기 귀환 신호를 새로운 입력 클락 신호로 하는 단계를 구비하는 것을 특징으로 하는 위상차 회복 방법.
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