TW434543B - Phase difference recovery circuit and method for recovering phase difference - Google Patents
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Description
434543^ 五、發明說明(丨^ ~ _____________ 發明背景 1,發明領域 本發明係有關一種半導體記憶體 .用以回復同步於一外部時序訊號產別是有關 -差回復電路,且有關-相差回復方法,内訊就相差之相 2.相關技藝之描述 術已加強高整合性能與高速率操作,與-屯&糸統中央處理單元之操作速率—致。 當半導體記憶體裝置之速率變成較高時 速率變成較高,逐,地減少相 说相位錯誤之邊際。. =此,控制在半導體記憶禮裝置中之相位錯誤係 難的" 在目前超高速率半導體記憶體裝置中,晶片包括操作在 和一記憶體一樣超高速率之一介面邏輯電路,且更包括一 才目位鎖定回路(PLL)與一延遲鎖定回路(DLL)以移除内部時 序訊號之相位錯誤。同樣地,具有一1〇〇 MHZ〜2 5 0 MHZ操 作速率之記憶體測試器祇可測試記憶體,為介 操作特性,PLL與DLL無法測試。 同樣地’操作在50 0字元/秒6字元/秒之半導體記憶 體裝置,例如;RainBus DRAM,需要内部訊號之較佳控。 制。一終端產品之半導體記憶體裝置可以封裝狀態測試。 為了測試高速率半導體記憶體裝置,需要操作在二較高速 率之測試設備。
I , 1 五、發明說明(2) 因此,為了以傳統方式獲得操作在一高速率記憶體裝 置’製造一半導體裝置之程序、組合一封裝、檢查特性且 補救損害部分必須以晶片狀態重覆s 這些必須藉嚐試與錯誤重覆,直到獲得一良好產品之半 導體記憶體裝置為止’其增加開發周期與製造成本,因 此’為了精確地控制一高速率記憶體之AC與DC值,以籍晶 片之封裝、結構與内部訊號造成之特性精心地控制變化係 非常重要的。 圖1顯示一傳統讀取延遲鎖定回路(RDLL)之時序互相連 結。RDLL提供輸出訊號RCLK與MCLK為同相輸出。惟,在一 記憶體晶片中在RCLK與MCLK之間有負載差,使如圖3顯示 之相位錯誤係產生在MCLK之間,回饋進入RDLL之相位偵測 器’且RCLK同步具介面邏輯之輸入管線。相位錯誤改變輸 入資料之設定時間tS與其保持時間tH。 圖2顯示一傳统傳送器延遲鎖定回路(TDll)之時序互相 連結。TDLL接收一外部時序訊號Txcik以内部地產生無相 差之TCLK與MTCLK。TCLK係一主同步時序訊號用於以一作 用模式傳輸一記憶體晶片之内部資料至外側,且MTCLK係 用為回饋至TDLL相位偵測器之參考訊號以保持TDLL鎖定。 惟,TDLL提供輸出訊號RCLK與MTCLK為同相輸出。此 處,在一記憶體晶片中在TCLK與MTCLK之間有負載差。因 此’如圖4顯示之相差係產生在MTCLK之間,回饋至TDLL相 位偵測器’且TCLK同步一輸入管線。同樣地,有關參考時 序TxUk輸出資料之邊際tQ_MAX與tQ_MIN係藉相差改變,
D:\55182. ptd 第6頁 434543禳 五、發明說明(3) 因此改變資料輸岀時間。
因此,縱使圖1之傳碟PDIT m τ夕㈣,*日^得統U與圖之傳統TDLL大大地加強 DLL之特性相差,係因為記憶體晶片之負載差產 地,DLL祇確保在1定頻率範圍中操作载 無法確認相差是否係產生在_ a 使》己憶體測试 因此,為了檢杳^ v:苜;一低頻率範圍中。 試器測試。即,力』 須封裝’且以-高頻率測 ^ 在獲得一成品之後必須檢杳缺陷,H加 開發-裝置所需之_與成本。 &查缺Μ其秒 發明概述 本發明之第—目的係提供一相差回雷 _ -外部時序訊號產生之内部訊二也同步於 2 Gunrr復一相差之方法。 包含:-鎖定回路電路明提供-相差回復電路 2個以上輪出訊號;及一’延遲產生同步於-參考時序訊號之 號,且饋人延ϋϋ 延遲早兀,其延遲至少一輸出訊 唬且傾入延遲訊號回至鎖定回路 延遲時間係可控制的。 哥路其中延遲早疋之 如另一内容,本發明提供一相差 回路電路,其產生同步於一參考時序=包含.-鎖: 訊號,及-自我相差移除電路,其用; 以3 出訊號其〜為~控制時綱,輸 少在控制時序訊號與輔助時序訊號間之 依然如另-内容,本發明提供—相差回復電路包含:一
D:\55182. ptd 第7頁 4 3 4S4 38® 五'發明說明(4) ^ - 延遲單元,用於藉一預定時間延 -延遲參考時序訊號;及一鎖定回路;序訊號以產生 於延遲Π之輸出訊號之2個以上輸出訊號,用Λ提延供遲同, 元之廷遲時間係可控制的。 現’其中延遲早 為了完成第二目的’本發明提供用以 法,包含步驟:接收一參考時序訊號; 路,產生至少2個同步於參考時序訊號 鎖广回二電 在2個以上輸出訊號間之相差;延遲至小 訊唬,测1 控制在測量相差步驟中測量之相差遲至及㈣出訊號以 號步驟中延遲之訊號至鎖定回路電路、。纟延遲輸出訊 如另一内容’本發明提供用以回復一相差 驟:接收-參考時序訊號;延遲-預定延遲時間之^;; 序訊號;使用一鎖定回路電路,產生同步於在延遲參考時 序訊號步踢中延遲參考時序訊號之2個以上輸出訊號;回 饋至少1個在產生訊號步驟中產生之輪出訊號至鎖定回路 電路,其中延遲時間係外部地控制。 依然如另一内容,本發明提供用以回復一相差之方法, 包含步驟:接收一參考時序訊號;使用—預定鎖定回路電 路,產生同步於參考時序訊號之一控制時序訊號與一輔助 時序訊號;及自我彳貞測且減少在控制時序訊號與辅助時序 訊號間之相差。 因此,同步於一外部時序訊號產生之内部訊號相差可外 部地或自我控制。 圖式之簡單說明
D:\55l82.ptd 第8頁 #34543^ 五、發明說明(5) 本發明之以上目的與優點將藉參考隨附圖式詳細描述其 較佳實例變成尤明瞭,其中: 圖1顯示一傳統讀取延遲鎖定回路(RDLL)之時序互相連 結; 圖2顯示一傳統傳送器延遲鎖定回路(TDLL)之時序互相 連結; 圖3係傳統RDLL之定時圖; 圖4係傳統TDLL之定時圖; 圖5根據本發明第一實例顯示一相差回復電路及周邊電 路之互相連結; 圖6根據本發明第二實例顯示一相差回復電路及周邊電 路之互相連結; 圖7根據本發明第一實例藉圖5相差回復電路顯示一相位 錯誤減少; 圖8根據本發明第二實例藉相差回復電路顯示輸出資料 邊際不平衡移除; 圖9根據本發明第三實例顯示一相差回復電路及周邊電 路之互相連結; 圖1 0根據本發明第四實例顯示一相差回復電路及周邊電 路之互相連結; 圖11根據本發明第三實例藉圖9相差回復電路顯示一相 位錯誤減少; 圖1 2根據本發明第四實例藉圖1 0相差回復電路顯示輸出 資料邊際不平衡移除; D:\55182.ptd 第9頁 434543讀 五、發明m明(6) 圖1 3根據本發明第五實例顯 路; 示一相差回復電路及周邊電 圖14顯示圖13 —自翁;f;日八 日职相差移除電路; 圖1 5顯示圖1 4柄位读測器, 圖1 6顯示圖14相位控制器.及 圖1 7根據本發明第五實例藉圖丨3相差回復電路顯示 輸出與輸入資料之設定時間與保持時間。 其中顯示本發 較佳具體實施例之詳細說明 本發明現將更完全地參考隨附圖式描述 明之較佳實例》 圖中相同參考數字表示相同元件。 參考圖5,用於本發明相差回復電路u之讀取延遲鎖定 回路(RDLL)17產生無内部相差之RCLK。惟,若 RCLK與MCLK1係用於一内部電路之參考時序訊號,相差係 因為額外負載差異而產生,因此改變輸入資料之設定時間 tS與保持時間tH。 緣是’相差回復電路11提供同步於一參考時序訊號 RxClk之2個輸出資料RCLK與MCLK2。RCLK係接收輸入管線 1 5資料且同步介面邏輯1 3操作之訊號。同樣地,在一延遲 單元19中,MCLK2係具有相同相位RCLK之訊號,藉延遲由 —讀取延遲鎖定回路(RDLL)17提供之訊號MCLK1獲得。同 樣地’ MCLK2操作回應參考時序訊號RxClk以同步輸入管線 15,在待機模式中和在作用模式中一樣。MCLK2係回饋進 入RDLL 17以操作為RDLL 17之鎖定參考訊號。
D;\55182. ptd 第10頁 五、發明說明(7) 。延遲單7L1 9具有可外部控制之延遲時間。較佳是,延遲 單兀1 9包括外部可控制之雷射保險絲或RC延遲單元。 使用相差回復電路11用於回復一相差之方法將描述如 下:在一記憶體裝置完整製造之後,測量RCLK與^11^之 相差。測定用於補償相差之延遲時間。對應測定延遲時間 之延遲%間係藉切除延遲單元〗9之雷射保險絲或外部控制 獲得。因此’減少在RCLK與MCLK2間之相差。 士在使用圖5相差回復電路丨丨補償相差之後,圖7顯示設定 時間tS與保持時間tH。比較在圖3傳統rdlL中設定時間tS 與保持時間t Η,在使用圖5相差回復電路1 1補償相差之 後’在設定時間tS與保持時間tH間之錯誤△ tSH係大大地 減少。 圖6顯示一傳送器延遲鎖定回路(TDLL)。參考圖6,用於 一相差回復電路21之DLL 25提供無内部相差之TCLK與 MTCLK1。然而,若TCLK與MTCLK1係用於一内部電路之參考 %序訊號時’相差係因為額外負載之差異而產生,使相關 一參考時序TxClk輸出資料之邊際tQ_MAX與tQ_MIN係藉相 差改變,改變資料輸出時間。 因此,相差回復電路21產生2個與參考時序訊號TxClk同 步之輸出訊號TCLK與MTCLK2。TCLK係一同步訊號以製作一 輸出管線23接收輸出資料。在一延遲單元27中,具相同 TCLK相位之MTCLK2係.用於延遲藉一傳送器延遲鎖定回路 (TDLL)25產生之訊號MTCLK1,MCLK2係回饋進入TDLL 25以 操作為TDLL 25鎖定參考訊號。
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D:\55182.ptd 434543壤
延1單元27產生可外部控制之延遲時間。較佳是,延遲 早兀〇包括外部可控制之雷射保險絲或Rc延遲單元。 使^相差回復電路21用於回復一相差之方法將描述如 、一記憶體裝置完整製造之後,測量TCLK與MTCLK2之 証^ L測定用於補償相差之延遲時間。同樣地,對應測定 、t間之延遲時間係藉切除延遲單元2 7之雷射保險絲或 。卩控制i?c延遲單元獲得。因此,補償在RCLK與⑽匕 間之相差》 在使用^8相差回復電路21補償一相差之後,圖8顯示相 二一參考時序TxClk輸出資料之邊際tQ—MAX與tQ_MIN。比 較圖4傳:統TDLL輸出資料之邊際敗⑽與切-鬧,使用圖6 相差回復電路21輸出資料之邊際切―ΜΑχ與tQ_MIN係彼此相 似,抑制延遲之不匹配。 圖9相差回復電路之第三實例係相似於圖5相差回復電路 ^第一實例。一參考時序訊號RxCik_i,其中一外部參考 蚪序訊號RxClk係藉一延遲單元37延遲於一預定時間,係 根據本發明輸入至用於相差回復電路31之讀取延遲鎖定回 路39 ’且rddl 39之輸出訊號MCLK無延遲單元。 延遲單元3 7具外部可控制之延遲時間。較佳是,延遲單 凡37包括外部可控制之雷射保險絲或RC延遲單元。 根據本發明圖9相差回復電路之第三實例將描述如下。 在圖9相差回復電路中,與延遲參考時序訊號同步 產生之RDLL 39輸出訊號RCLK與MCLK具有上述之相差。因
為相位錯誤’產生在設定時間ts與保持時間t H間之錯誤A
D:\55182. ptd 第12頁 43454 3^ . 五、發明說明(9) tSH。 惟,在圖9第三實例中,延遲單元3 7之延遲時間係控制 以控制RDLL 39輪出訊號RCLK與MCLK之相位。因此,控制 輸入資料之設定時間tS與保持時間tH,藉圖11中剖面部分 指示。 因此,輸入資料之設定時間tS與保持時間Th之錯誤厶· tSH係大大地減少,如圖11顯示。 圖10顯示一傳送器延遲鎖定回路(TDLL)。
圖1 0相差回復電路之第四實例係相似於圖6相差回復電 路之第二實例,除了 一參考時序訊號^^匕^,其中一外 部參考時序訊號TxC lk係藉一延遲單元4 7延遲於一預定時 間’係根據本發明輸入至用於相差回復電路41之.TDLL 45 ’且RDLL 45之輸出訊號MTCLK無延遲單元。 延遲單元4 7具外部可控制延遲時間。較佳是,延遲單元 47包括外部控制之雷射保險絲或“延遲單元a 圖1 0相差回復電路之第四實例將描述如下。在圖1 0相差回 復電路中,與延遲參考時序訊號TxClk_i同步產生之讀取 延遲鎖定回路(RDLL)45輸出訊號TCLK與MTCLK具有上述之 相差。因為相差,相關參考時序TxClk輸出資料之邊際 tQ—MAX與係如上述改變。 准,在圖10第四實例中,控制一延遲單元47之延遲時 ^且^此可控制RDLL 45之輪出訊號TCL1(與MTCLK。因 ^八,φΙ]輪出資料之邊際tQ-MAX與,藉窗中剖面 。刀&示。因此’輸出資料邊際tQ_MAX與tQ-MIN之不匹配
D_\55i82. ptd 第13頁 434543雄„ 五、發明說明(ίο) 可參考參考時序訊號TxC lk抑制。 參考圖13,一相 自我相差移除電 ^/3顯示一讀取延遲鎖定回路(r DLL)。 差回復電路51包括一鎖定回路電路57與一 路5 9 〇 p鎖定回路電路57產生用於控制介面邏輯53與一輸入典 55之2個輸出訊號RCLK與MCLK,同步參考時序訊號1 且係一讀取延遲鎖定回路(R])LL;^ ) ’ 自我相差移除電路59使用MCLK為一控制時序訊號,且接 收KCLK為一輔助時序訊號,因此以減少„自我相差"1在控制 時序訊號MCLK與辅助時序訊號RCLK之間。 工 圖14顯示圖13之自我相差移除電路59。參考圖14,自我 相差移除電路59包括一輪入線61、一參考線63、一相位價 測器6 5與一相位控制器6 7。 輸入線61接收控制時序訊號MCLK,且參考線63接收輔助 時序訊號RCLK。 相位彳貞測器6 5 -{貞測在籍輸入線61接收之控制時序訊號 MCLK與藉參考線63接收之輔助時序訊號RCLK間之相差以產 生第一與第二輸出訊號DET與])ET_B。 相位控制器6 7接收相位偵測器6 5之第一與第二輸出訊號 DET與DET_B,且然後控制時序訊號MCLK之相位係控制以對 應輔助時序訊號RCLK之相位。 參考圖1 5 ’ 一偵測器7 1偵測在控制時序訊號M C L K與輔助 時序訊號RCLK間之相差以產生第一與第二感測訊號SEN與 SEN—B。一放大器73偵測在第一與第二感測訊號SEN與
D:\55182. ptd 第14頁 434543^ , 五 '發明說明(11) SEN—B間之電壓差以產生相位偵測器盥 訊號DET與DET__B。 矛興弟一輪出 參考圖1 6偵測器9 1產生藉在相位偵测II β d夕笙一盘 ";;ΓΛΰΕΤ-Β ^ ^ ^ ίχ-1 放大1§ 93輸出藉輸出訊號綱!與偵測 號MCLK驅動之輪出訊號至輸入線61(參閱圖14)输子斤訊 自我相差移除電路59之操作將參考圖14^5與16描述。 參考圖15,且假設控制時序訊號Mcu之相位引導輔助時序 訊號RCLK之相位,控制時序訊號訧]^之電壓到達一最大 值,但輔助時序訊號RCLK之電壓未到達—最大值。相位债 測器6 5之須測器71輸出訊號之第一感測訊號SEn係驅動向 前至一電力供應電壓VCC,且第二偵測訊號“16係驅動向 前至一接地電壓VSS。 — 吞羊述’NMOS電sg體75與7.7具有.相同尺寸。應用至藉控制 時序訊號MCLK驅動之腿0S電晶體77閘極電壓係高於應用至 藉輔助時序訊號iiCLK驅動之NMOS電晶體75閘極電壓。因 此,更多的電流流經NMOS電晶體77,而非流經NMOS電晶體 75。 同樣地,NMOS電晶體79與81具有相同尺寸。應用至藉控 制時序訊號MCLK驅動之NMOS電晶體79閘極電壓係高於應用 至藉辅助時序訊號RCLK驅動之NMOS電晶體81閉極電壓。因 此,更多的電流流經NMOS電晶體79,而非流經NMOS電晶體 81 = 同樣地,第一感測訊號SEN之電壓係高於第二感測訊號
D:\55182. ptd 第15頁 4^34543^ 五、發明說明(12) SENJ之電壓,且因此放大器73之第一輸出訊號DET係高於 放大器73之第二輸出訊號DET_B。 參考圖16 ’因為第一輸出訊號DET電壓係高於第二輸出 訊號DET_B電壓,更多的電流流經NMOS電晶體97,而非流 經NMOS電晶體95。 因此,NMOS電晶體97之:¾電壓係驅動向前至接地.電壓 VSS,且偵測器91之輸出訊號XDRI係驅動向前至電力供應 電壓VCC。 相位控制器93之輸出訊號MCLKB係驅動向前至接地電壓 VSS »同樣地,相位控制器93之輸出訊號MCLKB係傳送至輸 入線6 1 (參閱圖1 4)以減少控制時序訊號MCLK之電壓,其落 後控制時序.訊號MCLK之相位。 若控制時序訊號MCLK電壓係較早於辅助時序訊號RCLK之 電壓到達一最小值時,相位控制器93之輸出訊號MCLKB係 驅動向前至電力供應電壓VCC。 嘴根據自我相差移除電路59,若控制時序訊號㈣^之相位 v引辅助時序訊號之相位時,延遲控制時序訊號MCLK之相 位。 、准> ^控制時序訊號MCLK之相位。在規格中,實例係描 Ϊ ί制時序訊號MCLK之相位導引辅助時序訊號之相位’落 I 助4序訊號之相位,其瞭解導引控制時序訊號MCLK之 相位程序。 ^考圖17,相位錯誤△ tSH係出現在初始ts與初始ΐΗ係 禾出現在最終tS與最終tH。
>:\55182. ptd 第16頁 434^43鱷
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- 4-34543^ 六、申請專利範圍 1. 一種相差回復電路,包含: 一鎖定回路電路,其產生同步於一參考時序訊號之兩 個或更多之輸出訊號;以及 一延遲單元,其延遲至少一輸出訊號,且將延遲訊號 饋入該鎖定回路電路, 其中延遲單元之延遲時間係可控制的。 2. 如申請專利範圍第1項之相差回復電路,其中延遲單 元包括能控制延遲時間之雷射保險絲。 3. 如申請專利範圍第1項之相差回復電路,其中延遲單 元包括能控制延遲時間之RC延遲單元。 4. 一種相差回復電路,包含: 一鎖定回路電路,其產生同步於一參考時序訊號之兩 個或更多之輸出訊號;以及 一自我相差移除電路,其使用鎖定回路電路之該等輸 出訊號之一做為一控制時序訊號,且接收其他輸出訊號為 一輔助時序訊號,以減少在控制時序訊號與輔助時序訊號 間之自我相差。 5. 如申請專利範圍第4項之相差回復電路,其中自我相 差移除電路包含: 一輸入線,用於接收控制時序訊號; 一參考線,用於接收輔助時序訊號; 一相位偵測器,用於偵測在藉輸入線接收之控制時序 訊號與藉參考線接收之輔助時序訊號間之相差;.及 一相位控制器,用於接收相位偵測器之第一與第二輸D:\55182. ptd 第18頁 434®43镅 六、申請專利範圍 出訊號,以控制控制時序訊號之相位等於輔助時序訊號之 相位β 6. 如申請專利範圍第5項之相差回復電路,其中相位偵 測器包含: 一偵測器,用於偵測在控制時序訊號與輔助時序訊號 間之相差,以產生第一與第二感測訊號;及 一放大器,用於放大在第一感測訊號與第二感測訊號 間之電壓差。 7. 如申請專利範圍第5項之相差回復電路,其中相位控 制器包含: 一偵測器,用於提供藉在相位偵測器之第一輸出訊號 與第二輸出訊號間之相差驅動之輸出訊號;及 一控制器,用於提供偵測器之輸出訊號與藉控制時序 訊號驅動之輸出訊號至輸入線。 8. —種相差回復電路,包含: 一延遲單元,用以將一參考時序訊號延遲一預定時 間,以產生一延遲參考時序訊號;以及 一鎖定回路電路,用以提供同步於延遲單元之輸出訊 號之兩個或更多之輸出訊號; 其中延遲單元之延遲時間係可控制的。 令.如申請專利範圍第8項之相差回復電路,其中延遲單 元包括能控制延遲時間之雷射保險絲。 · Γ0.如申請專利範圍第8項之相差回復電路,其中延遲 單元包括能控制延遲時間之RC延遲單元。D:\55182.ptd 第19頁 434543^ 六、申請專利範園 11. 一種用以回復一相差之方法,包含步驟有: (a) 接收一參考時序訊號; (b) 使用一鎖定回路電路,產生至少兩個同步於參考 時序訊號之輸A訊號; (c) 測量在兩個或更多之輸出訊號間之一相差; (d) 延遲至少一個輸出訊號以控制在步驟(c )中所測 量之相差;以及 (e) 將步驟(d)中所延遲之訊號回授至該鎖定回路電 路。 1 2.如申請專利範圍第11項之方法,其中延遲時間係外 部地控制。 13. —種用以回復一相差之方法^包含步驟有: (a) 接收一參考時序訊號; (b) 將參考時序訊號延遲一預定延遲時間; (c) 使用一鎖定回路電路,產生同步於在步驟(b)中 所延遲之參考時序訊號的兩個或更多之輸出訊號; (d) 將至少一個在步驟(c)中所產生之輸出訊號回授 至鎖定回路電路, 其中延遲時間係外部地控制。 14, 一種用於回復一相差之方法,包含步驟有: (a) 接收一參考時序訊號; (b) 使用一預定鎖定回路電路,產生同步於參考時序 訊號之一控制時序訊號與一辅助時序訊號; (c )自我偵測並減少在控制時序訊號與輔助時序訊號D:\55182.ptd 第20頁 434^43· 六、申請專利範圍 間之相差。 15.如申請專利範圍第14項之方法,其中步驟(c)包含 (cl)接收控制時序訊號與辅助時序訊號; (c 2)偵測在控制時序訊號與輔助時序訊號間之相 以產生第一與第二感測訊號; (c3)偵測在第一感測訊號與第二感測訊號間之電壓 且放大偵測之電壓差; (c4)使用在步驟(c3)中放大之第一感測訊號與第二 感測訊號間之相差產生一回饋訊號;及 (c5)使用回饋訊號為一新輸入時序訊號。 差 差D:\55182. ptd 第21頁
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