JP3924637B2 - Ｄｌｌで発生する位相オフセットを調整することのできる半導体装置 - Google Patents
Ｄｌｌで発生する位相オフセットを調整することのできる半導体装置 Download PDFInfo
- Publication number
- JP3924637B2 JP3924637B2 JP2001402077A JP2001402077A JP3924637B2 JP 3924637 B2 JP3924637 B2 JP 3924637B2 JP 2001402077 A JP2001402077 A JP 2001402077A JP 2001402077 A JP2001402077 A JP 2001402077A JP 3924637 B2 JP3924637 B2 JP 3924637B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- output
- delay
- replica
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000003362 replicative effect Effects 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims 12
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は、高速動作用同期型半導体装置に関し、特に、パッケージした状態で、位相オフセットを調整し得る遅延固定ループを備える半導体装置に関する。
【０００２】
【従来の技術】
外部クロックに同期されて動作する同期型半導体装置は、クロックバッファとクロックドライバを利用して内部クロックを発生するので、通常内部クロックは外部クロックに比べて一定時間遅延され、これによって半導体装置の動作性能が低下する。すなわち、半導体装置のデータのアクセス時間ｔＡＣは、チップ内部のクロックバッファなどによる所定の遅延時間ほど増加される問題点がある。したがって、チップ内部に外部クロックに同期させる内部クロック発生回路を備えることになるが、この場合、用いる回路が遅延固定ループ（ＤＬＬ；Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）である。
【０００３】
図１は、通常の遅延固定ループのブロック構成図である。
図１を参照しながら説明すると、遅延固定ループは、外部クロックが入力されるクロックバッファ１０と、クロックバッファ１０の出力を所定の時間の間遅延させる電圧制御遅延ライン（Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｄｅｌａｙ ｌｉｎｅ）２０と、電圧制御遅延ライン２０の出力によって、ＤＲＡＭコアより出力されるデータを外部に出力するデータ出力バッファ８０と、電圧制御遅延ライン２０の出力が入力されてデータストローブ信号に出力するデータストローブ信号出力バッファ７０と、クロックバッファ１０とデータ出力バッファ８０の遅延時間をモニターするレプリカ遅延（ｒｅｐｌｉｃａ ｄｅｌａｙ）部４０と、レプリカ遅延部４０の出力とクロックバッファ１０の出力とを入力し、位相を比較する位相検出器３０と、位相検出器３０の出力によって電圧制御遅延ライン２０の遅延程度を調節するチャージポンプ５０及びループフィルタ６０により構成されている。ここで、データ出力バッファ８０とストローブ信号出力バッファ７０の遅延は、同様に構成される。
【０００４】
以下、図１を参照しながら上述した遅延固定ループの動作を説明する。
まず、外部のクロックｅｘｔ＿ｃｌｋは、クロックバッファ１０でバッファリングされ、電圧制御遅延ライン２０とレプリカ遅延部４０を経て、位相検出器３０に入力される。位相検出器３０では、クロックバッファ１０の出力とレプリカ遅延部４０を経た出力を比較し、ここで比較した結果値に応じてチャージポンプ５０とループフィルタ６０で電圧制御遅延ライン２０の遅延値を調整する。前記の過程を繰り返して位相検出器３０の二つの入力値が位相ロッキング（ｌｏｃｋｉｎｇ）されるようにし、位相ロッキングされた後、電圧制御遅延ライン２０より出力されるクロック値を外部クロックと同期された内部クロックとして用いる。以後、データ出力バッファ８０で同期された内部クロックによってデータを出力する。
【０００５】
ところが、内部クロックが同期される過程を説明すれば、外部クロック信号Ｅｘｔ＿ｃｌｋと位相とが一致する内部クロック信号を発生させるため、クロックバッファ１０とデータ出力バッファ８０によって発生する遅延時間ほど位相が先立つクロックを発生させ、その後に後端に接続されたデータ出力バッファ８０を経りながら、外部クロック信号ｅｘｔ＿ｃｌｋに同期された内部クロック信号を発生させることになる。このために、レプリカ遅延部４０は、クロックバッファ１０での遅延時間Ｔａとデータ出力バッファ８０での遅延時間Ｔｄと同じ遅延を有するように構成される。
しかし、レプリカ遅延部４０が有する遅延時間（ｔＡＣ＝Ｔａ＋Ｔｄ）をクロックバッファ１０での遅延時間Ｔａとデータ出力バッファ８０での遅延時間Ｔｄとに正確に一致されるようにすることがＰＶＴ（Ｐｒｅｓｓｕｒｅ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）等の工程環境とパッケージ等の問題のため、実際にはほとんど不可能であるので、位相ロック以後にも内部クロックは外部クロックに正確に同期されずに一定のオフセットを有することになる。
【０００６】
図２は、図１の遅延固定ループで発生するオフセットを示すクロック図である。
図２を参照しながら説明すると、位相ロック以後にも外部クロックと一定のオフセットを有しながら内部クロックが出力されることが分かるが、これを通常にクロックスキュー（Ｓｋｅｗ）といい、さらに詳細には、‘Ａ’部分に示している。上述したように、クロックスキューは、クロックバッファ１０及びデータ出力バッファ８０と、レプリカ遅延部４０とがレプリカしたクロックバッファ及びデータ出力バッファとのミスマッチによって主に生じるし、パッケージや他の工程上の環境によっても生じ得る。したがって、メモリ装置が製造された後、遅延固定ループより出力される内部クロックが外部クロックに正確に同期されるように調整する過程が必要となり、通常ウェーハ上でレプリカ遅延部の遅延時間を調整する方法とパッケージの後にレプリカ遅延部の遅延時間を調整する方法がある。
【０００７】
図３は、ウェーハ上で遅延固定ループに備えられるレプリカ遅延部４０の遅延時間を調整する方法を示す図面である。
図３を参照しながら説明すると、ウェーハレベル上でレプリカ遅延部４０の遅延時間を調整する場合には、ヒューズ部４１をレプリカ遅延部４０に備えて、遅延固定ループが位相ロッキングされた後の外部クロックに同期された内部クロックの位相オフセットを測定し、測定された位相オフセット値ほどのヒューズをレーザによりブローウィング（Ｂｌｏｗｉｎｇ）する。この場合には、ヒューズ４１のブローウィング如何を調節するための高価のレーザー装備が要求され、またウェーハレベル上での位相オフセットを最小化させて外部クロック信号と内部クロックとの間の位相同期を実現するとしても、パッケージ後にさらに動作特性が変わり得る問題点を有している。
【０００８】
図４は、パッケージが終わった状態で遅延固定ループに備えられたレプリカ遅延部４０の遅延時間を調整する方法を示す図面である。
図４を参照しながら説明すれば、パッケージした状態でレプリカ遅延部４０の遅延時間を調整する場合には、レプリカ遅延部４０にアンチヒューズ４２を備えるし、測定された差値ほどのアンチヒューズ４２を短絡させる。この場合には、外部より特定の入力ピンに高電圧を印加してアンチヒューズ４２の絶縁体を破壊して短絡させることになる。この場合には、ウェーハ状態での遅延時間の調整で要求された高価のレーザー装備は不要となり、パッケージした状態で調整するため、実際動作との誤差を最大限減らすことができる。
【０００９】
しかし、高電圧印加のための別の専用ピンが使用されながら、限定されたピンの中、実際に動作するのに不要であり、また遅延時間調整のために専用ピンが用いられることは適合でなく、パッケージまでされた状態で外部より高電圧を印加することは、他の素子などの信頼性に大きい影響を及ぼし得る。
【００１０】
【発明が解決しようとする課題】
そこで、本発明は、上記の従来技術の問題点を解決するためになされたものであって、本発明の目的は、パッケージまでされた状態で、外部より高電圧を印加しなくてもレプリカ遅延部の遅延時間を調整することのできる遅延固定ループを備える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるＤＬＬで発生する位相オフセットを調整することのできる半導体装置は、遅延固定ループを備える同期型半導体装置において、実際内部回路の遅延時間をレプリカするためのレプリカ遅延部と、前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを含むことを特徴とする。
【００１２】
また、上記目的を達成するためになされた本発明によるＤＬＬで発生する位
相オフセットを調整することのできる半導体装置は、外部クロックが入力され、内部クロックを生成するためのクロックバッファと、前記外部クロックとの同期化のため、前記内部クロックを遅延させるための遅延ラインと、前記遅延ラインの出力が入力され、前記内部クロックを出力する出力バッファと、前記遅延ラインの出力が入力され、前記外部クロックが内部クロックに出力されるまでの遅延時間をレプリカし、前記レプリカされた遅延時間を調整するためのレプリカ遅延部と、前記レプリカ遅延部の出力と前記クロックバッファの出力位相とを比較するための位相検出器と、前記位相比較器の出力が入力され、前記遅延ラインの遅延時間を制御するための位相制御部と、前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかるＤＬＬで発生する位相オフセットを調整することのできる半導体装置の実施の形態の具体例を図面を参照しながら説明する。
図５は、本発明の好ましい一実施例による遅延固定ループのブロック構成図である。
図５を参照しながら説明すると、遅延固定ループは、外部クロックが入力されるクロックバッファ８００と、クロックバッファ８００の出力を所定の時間の間遅延させる電圧制御遅延ラインＶＣＤＬ７００と、外部クロックに同期された内部クロックによってＤＲＡＭコアより出力されるデータを外部に出力させるデータ出力バッファ９００と、電圧制御遅延ライン７００の出力を入力されてデータストローブ信号に出力するデータストローブ信号出力バッファ１０００と、クロックバッファ８００及びデータ出力バッファ９００の遅延時間をレプリカし、制御信号ｆｄ１、．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎによって遅延時間が調整可能なレプリカ遅延部（ｒｅｐｌｉｃａ ｄｅｌａｙ）１００と、レプリカ遅延部１００の出力とクロックバッファ８００の出力を入力されて位相を比較する位相検出器４００と、位相検出器４００の出力によって電圧制御遅延ライン７００の遅延程度を調節するチャージポンプ５００及びループフィルタ６００と、レプリカ遅延部１００が有するオフセットを調整するために外部より複数のアドレス信号Ａ１、Ａ２、．．．、Ａｎを入力されて複数の制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎを出力するアンチヒューズ回路部２００と、アンチヒューズ回路部２００に高電圧を印加する高電圧発生器３００とから構成されている。また、図４にはパッケージ後のレプリカ遅延部１００のオフセットを測定するためのテスト装備１１００が共に示されている。
【００１４】
図６は、図５のアンチヒューズ回路部２００において、アドレスＡ１に入力される信号によって制御信号ｆｄ１、ｂｄ１を発生させる回路を示す図面である。
図６を参照しながら説明すると、制御信号ｆｄ１、ｂｄ１を発生させる回路は、レプリカ遅延部１００の遅延時間を増加させるための第１制御信号ｆｄ１を出力する第１制御信号生成部２１０と、レプリカ遅延部１００の遅延時間を減少させるための第２制御信号ｂｄ１を出力する第２制御信号生成部２２０とから構成される。
第１制御信号生成部２１０は、外部よりアドレスＡ１に入力される信号を入力されてアンチヒューズ使用如何を決定する選択信号を出力する第１アンチヒューズ選択部２１１と、第１アンチヒューズ選択部２１１の出力によってアンチヒューズを絶縁、または短絡させる第１アンチヒューズ部２１２と、第１アンチヒューズ部２１２の信号をラッチしてレプリカ遅延部１００の制御信号ｆｄ１に出力する第１出力部２１３とからなる。
【００１５】
第１アンチヒューズ選択部２１１は、チップ外部でよりアドレスＡ１に入力される信号とオフセット調整イネーブル信号ＰＧＭとレプリカ遅延部１００のオフセットが増加、または減少されるか否かを選択する選択制御信号ＬＳＲＳが入力される３入力第１ＮＡＮＤゲートＮＡＮＤ１と、アドレス信号Ａ１に入力された信号を反転した信号とオフセット調整イネーブル信号ＰＧＭと選択制御信号ＬＳＲＳが入力される第２ＮＡＮＤゲートＮＡＮＤ２と、ゲートにより第１ＮＡＮＤゲートＮＡＮＤ１の出力が入力されながら電圧電源とノードＮ１とを連結する第１ＰチャネルＭＯＳトランジスタＭＰ１と、ゲートに反転された第２ＮＡＮＤゲートＮＡＮＤ２の出力を入力されながら接地電源とノードＮ１とを連結する第１ＮチャネルＭＯＳトランジスタＭＮ１とから構成される。第１アンチヒューズ部２１２は、ゲートでリセット信号を入力され、電源電圧とノードＮ１を連結する第２ＰチャネルＭＯＳトランジスタＭＰ２と、ゲートが接地電源と連結され、ノードＮ１と第１ヒューズｆｕｓｅ１とを連結する第３ＰチャネルＭＯＳトランジスタＭＰ３と、一側で高電圧を印加され、他側では第３ＰチャネルＭＯＳトランジタＭＰ３と連結される第１ヒューズｆｕｓｅ１とから構成される。
第１出力部２１３は、ノードＮ１の電圧をラッチする第１、２インバータＩ１、Ｉ２と、第１インバータＩ１の出力を反転して出力する第３インバータＩ３とから構成される。
【００１６】
また、第２制御信号生成部２２０は、外部よりアドレスＡ１に入力された信号を入力されて、アンチヒューズ使用如何を決定する選択信号を出力する第２アンチヒューズ選択部２２１と、第２アンチヒューズ選択部２２１の出力によってアンチヒューズを絶縁、または短絡させる第２アンチヒューズ部２２２と、第２アンチヒューズ部２２２の信号をラッチしてレプリカ遅延部１００の制御信号ｂｄ１に出力する第２出力部２２３とからなる。
第２アンチヒューズ選択部２２１は、チップ外部よりアドレスＡ１に入力される信号とオフセット調整イネーブル信号ＰＧＭと反転された選択制御信号ＬＳＲＳを入力される第３ＮＡＮＤゲートＮＡＮＤ３と、アドレスＡ１に入力された信号を反転した信号とオフセット調整イネーブル信号ＰＧＭと反転された選択信号ＬＳＲＳを入力される第４ＮＡＮＤゲートＮＡＮＤ４と、ゲートで第３ＮＡＮＤゲートＮａｎｄ３の出力を入力されながら電圧電源とノードＮ２とを連結する第４ＰチャネルＭＯＳトランジスタＭＰ４と、ゲートに反転された第４ＮＡＮＤゲートＮａｎｄ４の出力を入力されながら接地電源とノードＮ２とを連結する第２ＮチャネルＭＯＳトランジスタＭＮ２とから構成される。
【００１７】
第２アンチヒューズ部２２２は、ゲートでリセット信号を入力されながら電圧電源とノードＮ２とを連結する第５ＰチャネルＭＯＳトランジスタＭＰ５と、ゲートが接地電源と連結されノードＮ１と第２ヒューズｆｕｓｅ２を連結する第５ＰチャネルＭＯＳトランジスタＭＰ５と、一側で高電圧を印加され、他側では第５ＰチャネルＭＯＳトランジットＭＰ５と連結される第２ヒューズｆｕｓｅ２とから構成される。第２出力部２２３は、ノードＮ２の電圧をラッチする第４、５インバータＩ４、Ｉ５と、第４インバータＩ４の出力を反転して出力する第６インバータＩ６とから構成される。
【００１８】
図７は、図５のレプリカ遅延部１００を示す回路図である。
図７を参照しながら説明すると、レプリカ遅延部１００は、クロックバッファ８００（図５）をレプリカするためのクロックバッファレプリカ部１０１と、データ出力バッファ９００（図５）をレプリカするための出力バッファレプリカ部１０２と、出力バッファレプリカ部１０２の出力を入力されながら直列に連結される複数個のインバータＩＮ１、ＩＮ２、ＩＮ３、．．．と、複数の第１制御信号ｆｄ１、ｆｄ２、．．．とによってレプリカ遅延１００の遅延を増加させる複数個の第１単位遅延部１１１、１１２、．．．と、複数の第２制御信号ｂｄ１、ｂｄ２、．．．によってレプリカ遅延１００の遅延を減少させる複数個の第２単位遅延部１２１、１２２、．．．とから構成される。
第１単位遅延部１１１は、第１単位遅延時間の大きさによって決められる第１単位遅延キャパシタＣｄと、第１制御信号ｆｄ１によってキャパシタＣｄとノードＮｏｄ１とを連結させるトランスミッションゲートＴＧ１とからなる。第２単位遅延部１２１は、第２単位遅延時間の大きさによって決められる第２単位遅延キャパシタＣｄ’と、第２制御信号ｂｄ１によって第２単位遅延キャパシタＣｄとノードＮｏｄ１とを連結させるトランスミッションゲートＴＧ３とから構成される。
【００１９】
以下、図５乃至図７を参照しながら、パッケージ後に遅延固定ループに備えられたレプリカ遅延部１００の遅延時間を調整する動作について、詳細に説明する。
まず、パッケージまで終了した状態で複数のアドレス入力部Ａ１、Ａ２、．．．、Ａｎがアンチヒューズ回路部２００と連結されるように、オフセット調整イネーブル信号ＰＧＭをイネーブルさせ、アンチヒュ−ズ回路部２００にリセット信号を印加する。一方、複数のアドレス入力部Ａ１、Ａ２、．．、Ａｎは、メモリ素子でアドレス入力のために備えられた複数のアドレス入力ピンをレプリカ遅延部１００の遅延時間の調整の際のみに一時的に用いるものである。
【００２０】
次いで、遅延固定ループを動作させて位相ロッキング状態となるようにした後、外部クロックと内部クロックと位相オフセットを測定する。測定された位相オフセットに応じて複数のアドレスピンを介して、特定のデジタル信号値を印加させる。アンチヒューズ回路部２００で入力された特定のデジタル信号値に応じて第１、第２制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎを生成してレプリカ遅延部２００に出力し、レプリカ遅延部１００では入力された第１、２制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎに応じて、一定の遅延時間が加減された信号を位相検出器に出力する。
一例として、第１、２制御信号ｂｄ１、ｆｄ１が発生する過程を説明する。
オフセット調整イネーブル信号ＰＧＭと反転された選択制御信号ＬＳＲＳとが‘ハイ’に入力された状態でアドレスＡ１が‘ハイ’に入力されれば、第１ＮＡＮＤゲートＮＡＮＤ１の出力は‘ロー’に、第２ＮＡＮＤゲートＮＡＮＤ２の出力は‘ハイ’になって、第１ＰチャネルＭＯＳトランジスタＭＰ１がターンオンされてノードＮ１が‘ハイ’になり、以後第１出力部２１３により‘ハイ’にされた第１制御信号ｆｄ１がレプリカ遅延部に出力される。次いで、‘ハイ’になった第１制御信号ｆｄ１により第１単位遅延部１１１のトランスミッションゲートＴＧ１がターンオンされ、これによって第１単位遅延キャパシタＣｄがノードＮｏｄ１と連結され、第１単位遅延時間ほどレプリカ遅延部の遅延時間が増加される。
【００２１】
一方、この場合に選択制御信号ＬＳＲＳをローに変化させれば、第３ＮＡＮＤゲートＮＡＮＤ３がローに出力されて第４ＰチャネルＭＯＳトランジスタＭＰ４がターンオンされて、ノードＮ２が‘ハイ’になり、第２出力部２２３により第２制御信号ｂｄ１が‘ハイ’になってレプリカ遅延部１００に入力される。‘ハイ’に入力される第２制御信号ｂｄ１により第２単位遅延部１２１のキャパシタＣｄ’がノードＮｏｄ１との連結を切って、レプリカ遅延部１００の遅延時間を減少させることになる。
次いで、外部クロックと内部クロックの位相オフセットをさらに測定し、測定された位相オフセットに応じてデジタル信号値をアドレスＡ１、Ａ２、．．．、Ａｎピンにまた入力させる。前記の過程を繰り返して外部クロックと内部クロックの位相オフセットが最小化される特定デジタル信号値を検出する。
【００２２】
以後検出した特定デジタル信号値がアドレスＡ１、Ａ２、．．．、Ａｎピンに印加された状態で、遅延固定ループに備えられた高電圧発生器３００のイネーブル信号ｖｏｌｔａｇｅ＿ｅｎをイネーブルさせれば、アンチヒューズ回路部２００に高電圧が印加され、複数の制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．．、ｂｄｎ生成部２１０、２２０、．．．の中からデジタル信号値が印加された制御信号生成部２１０、２２０、．．のアンチヒューズが短絡される。以後、高電圧発生器３００のイネーブル信号ｖｏｌｔａｇｅ＿ｅｎがオフされれば、アンチヒューズは接地に連結される。
【００２３】
本実施例で、第１単位遅延部１１１、１１２、．．．は、レプリカ遅延部の遅延時間を増加させ、第２単位遅延部１２１、１２２、．．．は、レプリカ遅延部の遅延時間を減少させる役割をするものと構成されたが、第１、２単位遅延部全てを単位遅延部を増加させるように構成することもでき、第１、２単位遅延部のキャパシタＣｄ、Ｃｄ’の大きさは、メモリ素子の特性などに応じて選択する。
以下では、アンチヒューズ回路部２００のアンチヒューズｆｕｓｅ１、ｆｕｓｅ２が短絡されることについて説明する。
入力信号Ａ１、ＬＳＲＳ、ＰＧＭによりノードＮ１に電源電圧、例えば３．３Ｖが誘導され、この場合、第３ＰチャネルＭＯＳトランジスタＭＰ３は、既にターンオンされているので、高電圧、例えば−５Ｖを第１ヒューズｆｕｓｅ１の一側に入力すれば、第１ヒューズの両端に約８Ｖの電圧差が発生して、第１ヒューズｆｕｓｅ１の絶縁体が破壊されてヒューズ両端が短絡される。
【００２４】
一方、第１ヒューズｆｕｓｅ１の片方ノードに電源電圧が誘導されなければ、第１ヒューズｆｕｓｅ１の一側に高電圧を印加しても第１ヒューズｆｕｓｅ１の両端にかかる電圧は、−５Ｖ程度であって、第１ヒューズの誘電体は破壊されない。結局、アドレスＡ１、Ａ２、．．．、Ａｎの入力信号により、ヒューズの片方ノードに電源電圧が誘導されるヒューズは破壊され、接地電源が誘導されるヒューズは破壊されない。
従って、上記の動作によって遅延固定ループが遅延時間を調節して外部クロックと正確に同期されることによって、位相オフセットがほとんど除去された状態の内部クロックを得ることができる。したがって、別の外部専用ピンなしに通常のアドレスピンを使用し、高価のレーザー装置なしでもレプリカ遅延部の遅延時間の調整が可能になって、さらに効率的に遅延固定ループの位相オフセットを最小化し得る。また、本発明はパッケージ化された状態のみでなく、モジュール（ｍｏｄｕｌｅ）マウンティング（ｍｏｕｎｔｉｎｇ）された状態でも遅延固定ループに備えられたレプリカ遅延部の遅延時間を調整することができる。また、本発明は、レジスタ遅延固定ループに用いられるレプリカ遅延部のレプリカされた遅延時間値を調整することにも使用可能である。
【００２５】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２６】
【発明の効果】
上述したように、本発明によれば、遅延固定ループに備えられたレプリカ遅延部の遅延時間をパッケージ後に安定的かつ效率的に調整することによって、同期型半導体素子の性能を向上させることができる。
【図面の簡単な説明】
【図１】従来の技術にかかる遅延固定ループのブロック構成図である。
【図２】図１の遅延固定ループで発生するオフセットを示す信号波形図である。
【図３】遅延固定ループのレプリカ遅延部の遅延時間の調整方法を示すブロック構成図である。
【図４】遅延固定ループのレプリカ遅延部の遅延時間の調整方法を示すブロック構成図である。
【図５】本発明の好ましい一実施例にかかる遅延固定ループのブロック構成図である。
【図６】図５の遅延固定ループのアンチヒューズ回路部を示す回路図である。
【図７】図５のレプリカ遅延部を示す回路図である。
【符号の説明】
１００ レプリカ遅延部
１０１ クロックバッファレプリカ部
１０２ 出力バッファレプリカ部
１１１、１１２・・・ 第１単位遅延部
１２１、１２２・・・ 第２単位遅延部
２００ アンチヒューズ回路部
２１０ 第１制御信号生成部
２１１ 第１アンチヒューズ選択部
２１２ 第１アンチヒューズ部
２１３ 第１出力部
２２０ 第２制御信号生成部
２２１ 第２アンチヒューズ選択部
２２２ 第２アンチヒューズ部
２２３ 第２出力部
３００ 高電圧発生器
４００ 位相検出器
５００ チャージポンプ
６００ ループフィルタ
７００ 電圧制御遅延ライン
８００ クロックバッファ
９００ データ出力バッファ
１０００ データストローブ信号出力バッファ
１１００ テスト装備
【発明が属する技術分野】
本発明は、高速動作用同期型半導体装置に関し、特に、パッケージした状態で、位相オフセットを調整し得る遅延固定ループを備える半導体装置に関する。
【０００２】
【従来の技術】
外部クロックに同期されて動作する同期型半導体装置は、クロックバッファとクロックドライバを利用して内部クロックを発生するので、通常内部クロックは外部クロックに比べて一定時間遅延され、これによって半導体装置の動作性能が低下する。すなわち、半導体装置のデータのアクセス時間ｔＡＣは、チップ内部のクロックバッファなどによる所定の遅延時間ほど増加される問題点がある。したがって、チップ内部に外部クロックに同期させる内部クロック発生回路を備えることになるが、この場合、用いる回路が遅延固定ループ（ＤＬＬ；Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）である。
【０００３】
図１は、通常の遅延固定ループのブロック構成図である。
図１を参照しながら説明すると、遅延固定ループは、外部クロックが入力されるクロックバッファ１０と、クロックバッファ１０の出力を所定の時間の間遅延させる電圧制御遅延ライン（Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｄｅｌａｙ ｌｉｎｅ）２０と、電圧制御遅延ライン２０の出力によって、ＤＲＡＭコアより出力されるデータを外部に出力するデータ出力バッファ８０と、電圧制御遅延ライン２０の出力が入力されてデータストローブ信号に出力するデータストローブ信号出力バッファ７０と、クロックバッファ１０とデータ出力バッファ８０の遅延時間をモニターするレプリカ遅延（ｒｅｐｌｉｃａ ｄｅｌａｙ）部４０と、レプリカ遅延部４０の出力とクロックバッファ１０の出力とを入力し、位相を比較する位相検出器３０と、位相検出器３０の出力によって電圧制御遅延ライン２０の遅延程度を調節するチャージポンプ５０及びループフィルタ６０により構成されている。ここで、データ出力バッファ８０とストローブ信号出力バッファ７０の遅延は、同様に構成される。
【０００４】
以下、図１を参照しながら上述した遅延固定ループの動作を説明する。
まず、外部のクロックｅｘｔ＿ｃｌｋは、クロックバッファ１０でバッファリングされ、電圧制御遅延ライン２０とレプリカ遅延部４０を経て、位相検出器３０に入力される。位相検出器３０では、クロックバッファ１０の出力とレプリカ遅延部４０を経た出力を比較し、ここで比較した結果値に応じてチャージポンプ５０とループフィルタ６０で電圧制御遅延ライン２０の遅延値を調整する。前記の過程を繰り返して位相検出器３０の二つの入力値が位相ロッキング（ｌｏｃｋｉｎｇ）されるようにし、位相ロッキングされた後、電圧制御遅延ライン２０より出力されるクロック値を外部クロックと同期された内部クロックとして用いる。以後、データ出力バッファ８０で同期された内部クロックによってデータを出力する。
【０００５】
ところが、内部クロックが同期される過程を説明すれば、外部クロック信号Ｅｘｔ＿ｃｌｋと位相とが一致する内部クロック信号を発生させるため、クロックバッファ１０とデータ出力バッファ８０によって発生する遅延時間ほど位相が先立つクロックを発生させ、その後に後端に接続されたデータ出力バッファ８０を経りながら、外部クロック信号ｅｘｔ＿ｃｌｋに同期された内部クロック信号を発生させることになる。このために、レプリカ遅延部４０は、クロックバッファ１０での遅延時間Ｔａとデータ出力バッファ８０での遅延時間Ｔｄと同じ遅延を有するように構成される。
しかし、レプリカ遅延部４０が有する遅延時間（ｔＡＣ＝Ｔａ＋Ｔｄ）をクロックバッファ１０での遅延時間Ｔａとデータ出力バッファ８０での遅延時間Ｔｄとに正確に一致されるようにすることがＰＶＴ（Ｐｒｅｓｓｕｒｅ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）等の工程環境とパッケージ等の問題のため、実際にはほとんど不可能であるので、位相ロック以後にも内部クロックは外部クロックに正確に同期されずに一定のオフセットを有することになる。
【０００６】
図２は、図１の遅延固定ループで発生するオフセットを示すクロック図である。
図２を参照しながら説明すると、位相ロック以後にも外部クロックと一定のオフセットを有しながら内部クロックが出力されることが分かるが、これを通常にクロックスキュー（Ｓｋｅｗ）といい、さらに詳細には、‘Ａ’部分に示している。上述したように、クロックスキューは、クロックバッファ１０及びデータ出力バッファ８０と、レプリカ遅延部４０とがレプリカしたクロックバッファ及びデータ出力バッファとのミスマッチによって主に生じるし、パッケージや他の工程上の環境によっても生じ得る。したがって、メモリ装置が製造された後、遅延固定ループより出力される内部クロックが外部クロックに正確に同期されるように調整する過程が必要となり、通常ウェーハ上でレプリカ遅延部の遅延時間を調整する方法とパッケージの後にレプリカ遅延部の遅延時間を調整する方法がある。
【０００７】
図３は、ウェーハ上で遅延固定ループに備えられるレプリカ遅延部４０の遅延時間を調整する方法を示す図面である。
図３を参照しながら説明すると、ウェーハレベル上でレプリカ遅延部４０の遅延時間を調整する場合には、ヒューズ部４１をレプリカ遅延部４０に備えて、遅延固定ループが位相ロッキングされた後の外部クロックに同期された内部クロックの位相オフセットを測定し、測定された位相オフセット値ほどのヒューズをレーザによりブローウィング（Ｂｌｏｗｉｎｇ）する。この場合には、ヒューズ４１のブローウィング如何を調節するための高価のレーザー装備が要求され、またウェーハレベル上での位相オフセットを最小化させて外部クロック信号と内部クロックとの間の位相同期を実現するとしても、パッケージ後にさらに動作特性が変わり得る問題点を有している。
【０００８】
図４は、パッケージが終わった状態で遅延固定ループに備えられたレプリカ遅延部４０の遅延時間を調整する方法を示す図面である。
図４を参照しながら説明すれば、パッケージした状態でレプリカ遅延部４０の遅延時間を調整する場合には、レプリカ遅延部４０にアンチヒューズ４２を備えるし、測定された差値ほどのアンチヒューズ４２を短絡させる。この場合には、外部より特定の入力ピンに高電圧を印加してアンチヒューズ４２の絶縁体を破壊して短絡させることになる。この場合には、ウェーハ状態での遅延時間の調整で要求された高価のレーザー装備は不要となり、パッケージした状態で調整するため、実際動作との誤差を最大限減らすことができる。
【０００９】
しかし、高電圧印加のための別の専用ピンが使用されながら、限定されたピンの中、実際に動作するのに不要であり、また遅延時間調整のために専用ピンが用いられることは適合でなく、パッケージまでされた状態で外部より高電圧を印加することは、他の素子などの信頼性に大きい影響を及ぼし得る。
【００１０】
【発明が解決しようとする課題】
そこで、本発明は、上記の従来技術の問題点を解決するためになされたものであって、本発明の目的は、パッケージまでされた状態で、外部より高電圧を印加しなくてもレプリカ遅延部の遅延時間を調整することのできる遅延固定ループを備える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるＤＬＬで発生する位相オフセットを調整することのできる半導体装置は、遅延固定ループを備える同期型半導体装置において、実際内部回路の遅延時間をレプリカするためのレプリカ遅延部と、前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを含むことを特徴とする。
【００１２】
また、上記目的を達成するためになされた本発明によるＤＬＬで発生する位
相オフセットを調整することのできる半導体装置は、外部クロックが入力され、内部クロックを生成するためのクロックバッファと、前記外部クロックとの同期化のため、前記内部クロックを遅延させるための遅延ラインと、前記遅延ラインの出力が入力され、前記内部クロックを出力する出力バッファと、前記遅延ラインの出力が入力され、前記外部クロックが内部クロックに出力されるまでの遅延時間をレプリカし、前記レプリカされた遅延時間を調整するためのレプリカ遅延部と、前記レプリカ遅延部の出力と前記クロックバッファの出力位相とを比較するための位相検出器と、前記位相比較器の出力が入力され、前記遅延ラインの遅延時間を制御するための位相制御部と、前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかるＤＬＬで発生する位相オフセットを調整することのできる半導体装置の実施の形態の具体例を図面を参照しながら説明する。
図５は、本発明の好ましい一実施例による遅延固定ループのブロック構成図である。
図５を参照しながら説明すると、遅延固定ループは、外部クロックが入力されるクロックバッファ８００と、クロックバッファ８００の出力を所定の時間の間遅延させる電圧制御遅延ラインＶＣＤＬ７００と、外部クロックに同期された内部クロックによってＤＲＡＭコアより出力されるデータを外部に出力させるデータ出力バッファ９００と、電圧制御遅延ライン７００の出力を入力されてデータストローブ信号に出力するデータストローブ信号出力バッファ１０００と、クロックバッファ８００及びデータ出力バッファ９００の遅延時間をレプリカし、制御信号ｆｄ１、．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎによって遅延時間が調整可能なレプリカ遅延部（ｒｅｐｌｉｃａ ｄｅｌａｙ）１００と、レプリカ遅延部１００の出力とクロックバッファ８００の出力を入力されて位相を比較する位相検出器４００と、位相検出器４００の出力によって電圧制御遅延ライン７００の遅延程度を調節するチャージポンプ５００及びループフィルタ６００と、レプリカ遅延部１００が有するオフセットを調整するために外部より複数のアドレス信号Ａ１、Ａ２、．．．、Ａｎを入力されて複数の制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎを出力するアンチヒューズ回路部２００と、アンチヒューズ回路部２００に高電圧を印加する高電圧発生器３００とから構成されている。また、図４にはパッケージ後のレプリカ遅延部１００のオフセットを測定するためのテスト装備１１００が共に示されている。
【００１４】
図６は、図５のアンチヒューズ回路部２００において、アドレスＡ１に入力される信号によって制御信号ｆｄ１、ｂｄ１を発生させる回路を示す図面である。
図６を参照しながら説明すると、制御信号ｆｄ１、ｂｄ１を発生させる回路は、レプリカ遅延部１００の遅延時間を増加させるための第１制御信号ｆｄ１を出力する第１制御信号生成部２１０と、レプリカ遅延部１００の遅延時間を減少させるための第２制御信号ｂｄ１を出力する第２制御信号生成部２２０とから構成される。
第１制御信号生成部２１０は、外部よりアドレスＡ１に入力される信号を入力されてアンチヒューズ使用如何を決定する選択信号を出力する第１アンチヒューズ選択部２１１と、第１アンチヒューズ選択部２１１の出力によってアンチヒューズを絶縁、または短絡させる第１アンチヒューズ部２１２と、第１アンチヒューズ部２１２の信号をラッチしてレプリカ遅延部１００の制御信号ｆｄ１に出力する第１出力部２１３とからなる。
【００１５】
第１アンチヒューズ選択部２１１は、チップ外部でよりアドレスＡ１に入力される信号とオフセット調整イネーブル信号ＰＧＭとレプリカ遅延部１００のオフセットが増加、または減少されるか否かを選択する選択制御信号ＬＳＲＳが入力される３入力第１ＮＡＮＤゲートＮＡＮＤ１と、アドレス信号Ａ１に入力された信号を反転した信号とオフセット調整イネーブル信号ＰＧＭと選択制御信号ＬＳＲＳが入力される第２ＮＡＮＤゲートＮＡＮＤ２と、ゲートにより第１ＮＡＮＤゲートＮＡＮＤ１の出力が入力されながら電圧電源とノードＮ１とを連結する第１ＰチャネルＭＯＳトランジスタＭＰ１と、ゲートに反転された第２ＮＡＮＤゲートＮＡＮＤ２の出力を入力されながら接地電源とノードＮ１とを連結する第１ＮチャネルＭＯＳトランジスタＭＮ１とから構成される。第１アンチヒューズ部２１２は、ゲートでリセット信号を入力され、電源電圧とノードＮ１を連結する第２ＰチャネルＭＯＳトランジスタＭＰ２と、ゲートが接地電源と連結され、ノードＮ１と第１ヒューズｆｕｓｅ１とを連結する第３ＰチャネルＭＯＳトランジスタＭＰ３と、一側で高電圧を印加され、他側では第３ＰチャネルＭＯＳトランジタＭＰ３と連結される第１ヒューズｆｕｓｅ１とから構成される。
第１出力部２１３は、ノードＮ１の電圧をラッチする第１、２インバータＩ１、Ｉ２と、第１インバータＩ１の出力を反転して出力する第３インバータＩ３とから構成される。
【００１６】
また、第２制御信号生成部２２０は、外部よりアドレスＡ１に入力された信号を入力されて、アンチヒューズ使用如何を決定する選択信号を出力する第２アンチヒューズ選択部２２１と、第２アンチヒューズ選択部２２１の出力によってアンチヒューズを絶縁、または短絡させる第２アンチヒューズ部２２２と、第２アンチヒューズ部２２２の信号をラッチしてレプリカ遅延部１００の制御信号ｂｄ１に出力する第２出力部２２３とからなる。
第２アンチヒューズ選択部２２１は、チップ外部よりアドレスＡ１に入力される信号とオフセット調整イネーブル信号ＰＧＭと反転された選択制御信号ＬＳＲＳを入力される第３ＮＡＮＤゲートＮＡＮＤ３と、アドレスＡ１に入力された信号を反転した信号とオフセット調整イネーブル信号ＰＧＭと反転された選択信号ＬＳＲＳを入力される第４ＮＡＮＤゲートＮＡＮＤ４と、ゲートで第３ＮＡＮＤゲートＮａｎｄ３の出力を入力されながら電圧電源とノードＮ２とを連結する第４ＰチャネルＭＯＳトランジスタＭＰ４と、ゲートに反転された第４ＮＡＮＤゲートＮａｎｄ４の出力を入力されながら接地電源とノードＮ２とを連結する第２ＮチャネルＭＯＳトランジスタＭＮ２とから構成される。
【００１７】
第２アンチヒューズ部２２２は、ゲートでリセット信号を入力されながら電圧電源とノードＮ２とを連結する第５ＰチャネルＭＯＳトランジスタＭＰ５と、ゲートが接地電源と連結されノードＮ１と第２ヒューズｆｕｓｅ２を連結する第５ＰチャネルＭＯＳトランジスタＭＰ５と、一側で高電圧を印加され、他側では第５ＰチャネルＭＯＳトランジットＭＰ５と連結される第２ヒューズｆｕｓｅ２とから構成される。第２出力部２２３は、ノードＮ２の電圧をラッチする第４、５インバータＩ４、Ｉ５と、第４インバータＩ４の出力を反転して出力する第６インバータＩ６とから構成される。
【００１８】
図７は、図５のレプリカ遅延部１００を示す回路図である。
図７を参照しながら説明すると、レプリカ遅延部１００は、クロックバッファ８００（図５）をレプリカするためのクロックバッファレプリカ部１０１と、データ出力バッファ９００（図５）をレプリカするための出力バッファレプリカ部１０２と、出力バッファレプリカ部１０２の出力を入力されながら直列に連結される複数個のインバータＩＮ１、ＩＮ２、ＩＮ３、．．．と、複数の第１制御信号ｆｄ１、ｆｄ２、．．．とによってレプリカ遅延１００の遅延を増加させる複数個の第１単位遅延部１１１、１１２、．．．と、複数の第２制御信号ｂｄ１、ｂｄ２、．．．によってレプリカ遅延１００の遅延を減少させる複数個の第２単位遅延部１２１、１２２、．．．とから構成される。
第１単位遅延部１１１は、第１単位遅延時間の大きさによって決められる第１単位遅延キャパシタＣｄと、第１制御信号ｆｄ１によってキャパシタＣｄとノードＮｏｄ１とを連結させるトランスミッションゲートＴＧ１とからなる。第２単位遅延部１２１は、第２単位遅延時間の大きさによって決められる第２単位遅延キャパシタＣｄ’と、第２制御信号ｂｄ１によって第２単位遅延キャパシタＣｄとノードＮｏｄ１とを連結させるトランスミッションゲートＴＧ３とから構成される。
【００１９】
以下、図５乃至図７を参照しながら、パッケージ後に遅延固定ループに備えられたレプリカ遅延部１００の遅延時間を調整する動作について、詳細に説明する。
まず、パッケージまで終了した状態で複数のアドレス入力部Ａ１、Ａ２、．．．、Ａｎがアンチヒューズ回路部２００と連結されるように、オフセット調整イネーブル信号ＰＧＭをイネーブルさせ、アンチヒュ−ズ回路部２００にリセット信号を印加する。一方、複数のアドレス入力部Ａ１、Ａ２、．．、Ａｎは、メモリ素子でアドレス入力のために備えられた複数のアドレス入力ピンをレプリカ遅延部１００の遅延時間の調整の際のみに一時的に用いるものである。
【００２０】
次いで、遅延固定ループを動作させて位相ロッキング状態となるようにした後、外部クロックと内部クロックと位相オフセットを測定する。測定された位相オフセットに応じて複数のアドレスピンを介して、特定のデジタル信号値を印加させる。アンチヒューズ回路部２００で入力された特定のデジタル信号値に応じて第１、第２制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎを生成してレプリカ遅延部２００に出力し、レプリカ遅延部１００では入力された第１、２制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．、ｂｄｎに応じて、一定の遅延時間が加減された信号を位相検出器に出力する。
一例として、第１、２制御信号ｂｄ１、ｆｄ１が発生する過程を説明する。
オフセット調整イネーブル信号ＰＧＭと反転された選択制御信号ＬＳＲＳとが‘ハイ’に入力された状態でアドレスＡ１が‘ハイ’に入力されれば、第１ＮＡＮＤゲートＮＡＮＤ１の出力は‘ロー’に、第２ＮＡＮＤゲートＮＡＮＤ２の出力は‘ハイ’になって、第１ＰチャネルＭＯＳトランジスタＭＰ１がターンオンされてノードＮ１が‘ハイ’になり、以後第１出力部２１３により‘ハイ’にされた第１制御信号ｆｄ１がレプリカ遅延部に出力される。次いで、‘ハイ’になった第１制御信号ｆｄ１により第１単位遅延部１１１のトランスミッションゲートＴＧ１がターンオンされ、これによって第１単位遅延キャパシタＣｄがノードＮｏｄ１と連結され、第１単位遅延時間ほどレプリカ遅延部の遅延時間が増加される。
【００２１】
一方、この場合に選択制御信号ＬＳＲＳをローに変化させれば、第３ＮＡＮＤゲートＮＡＮＤ３がローに出力されて第４ＰチャネルＭＯＳトランジスタＭＰ４がターンオンされて、ノードＮ２が‘ハイ’になり、第２出力部２２３により第２制御信号ｂｄ１が‘ハイ’になってレプリカ遅延部１００に入力される。‘ハイ’に入力される第２制御信号ｂｄ１により第２単位遅延部１２１のキャパシタＣｄ’がノードＮｏｄ１との連結を切って、レプリカ遅延部１００の遅延時間を減少させることになる。
次いで、外部クロックと内部クロックの位相オフセットをさらに測定し、測定された位相オフセットに応じてデジタル信号値をアドレスＡ１、Ａ２、．．．、Ａｎピンにまた入力させる。前記の過程を繰り返して外部クロックと内部クロックの位相オフセットが最小化される特定デジタル信号値を検出する。
【００２２】
以後検出した特定デジタル信号値がアドレスＡ１、Ａ２、．．．、Ａｎピンに印加された状態で、遅延固定ループに備えられた高電圧発生器３００のイネーブル信号ｖｏｌｔａｇｅ＿ｅｎをイネーブルさせれば、アンチヒューズ回路部２００に高電圧が印加され、複数の制御信号ｆｄ１、．．．、ｆｄｎ、ｂｄ１、．．．、ｂｄｎ生成部２１０、２２０、．．．の中からデジタル信号値が印加された制御信号生成部２１０、２２０、．．のアンチヒューズが短絡される。以後、高電圧発生器３００のイネーブル信号ｖｏｌｔａｇｅ＿ｅｎがオフされれば、アンチヒューズは接地に連結される。
【００２３】
本実施例で、第１単位遅延部１１１、１１２、．．．は、レプリカ遅延部の遅延時間を増加させ、第２単位遅延部１２１、１２２、．．．は、レプリカ遅延部の遅延時間を減少させる役割をするものと構成されたが、第１、２単位遅延部全てを単位遅延部を増加させるように構成することもでき、第１、２単位遅延部のキャパシタＣｄ、Ｃｄ’の大きさは、メモリ素子の特性などに応じて選択する。
以下では、アンチヒューズ回路部２００のアンチヒューズｆｕｓｅ１、ｆｕｓｅ２が短絡されることについて説明する。
入力信号Ａ１、ＬＳＲＳ、ＰＧＭによりノードＮ１に電源電圧、例えば３．３Ｖが誘導され、この場合、第３ＰチャネルＭＯＳトランジスタＭＰ３は、既にターンオンされているので、高電圧、例えば−５Ｖを第１ヒューズｆｕｓｅ１の一側に入力すれば、第１ヒューズの両端に約８Ｖの電圧差が発生して、第１ヒューズｆｕｓｅ１の絶縁体が破壊されてヒューズ両端が短絡される。
【００２４】
一方、第１ヒューズｆｕｓｅ１の片方ノードに電源電圧が誘導されなければ、第１ヒューズｆｕｓｅ１の一側に高電圧を印加しても第１ヒューズｆｕｓｅ１の両端にかかる電圧は、−５Ｖ程度であって、第１ヒューズの誘電体は破壊されない。結局、アドレスＡ１、Ａ２、．．．、Ａｎの入力信号により、ヒューズの片方ノードに電源電圧が誘導されるヒューズは破壊され、接地電源が誘導されるヒューズは破壊されない。
従って、上記の動作によって遅延固定ループが遅延時間を調節して外部クロックと正確に同期されることによって、位相オフセットがほとんど除去された状態の内部クロックを得ることができる。したがって、別の外部専用ピンなしに通常のアドレスピンを使用し、高価のレーザー装置なしでもレプリカ遅延部の遅延時間の調整が可能になって、さらに効率的に遅延固定ループの位相オフセットを最小化し得る。また、本発明はパッケージ化された状態のみでなく、モジュール（ｍｏｄｕｌｅ）マウンティング（ｍｏｕｎｔｉｎｇ）された状態でも遅延固定ループに備えられたレプリカ遅延部の遅延時間を調整することができる。また、本発明は、レジスタ遅延固定ループに用いられるレプリカ遅延部のレプリカされた遅延時間値を調整することにも使用可能である。
【００２５】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２６】
【発明の効果】
上述したように、本発明によれば、遅延固定ループに備えられたレプリカ遅延部の遅延時間をパッケージ後に安定的かつ效率的に調整することによって、同期型半導体素子の性能を向上させることができる。
【図面の簡単な説明】
【図１】従来の技術にかかる遅延固定ループのブロック構成図である。
【図２】図１の遅延固定ループで発生するオフセットを示す信号波形図である。
【図３】遅延固定ループのレプリカ遅延部の遅延時間の調整方法を示すブロック構成図である。
【図４】遅延固定ループのレプリカ遅延部の遅延時間の調整方法を示すブロック構成図である。
【図５】本発明の好ましい一実施例にかかる遅延固定ループのブロック構成図である。
【図６】図５の遅延固定ループのアンチヒューズ回路部を示す回路図である。
【図７】図５のレプリカ遅延部を示す回路図である。
【符号の説明】
１００ レプリカ遅延部
１０１ クロックバッファレプリカ部
１０２ 出力バッファレプリカ部
１１１、１１２・・・ 第１単位遅延部
１２１、１２２・・・ 第２単位遅延部
２００ アンチヒューズ回路部
２１０ 第１制御信号生成部
２１１ 第１アンチヒューズ選択部
２１２ 第１アンチヒューズ部
２１３ 第１出力部
２２０ 第２制御信号生成部
２２１ 第２アンチヒューズ選択部
２２２ 第２アンチヒューズ部
２２３ 第２出力部
３００ 高電圧発生器
４００ 位相検出器
５００ チャージポンプ
６００ ループフィルタ
７００ 電圧制御遅延ライン
８００ クロックバッファ
９００ データ出力バッファ
１０００ データストローブ信号出力バッファ
１１００ テスト装備
Claims (17)
- 遅延固定ループを備える同期型半導体装置において、
実際内部回路の遅延時間をレプリカするためのレプリカ遅延部と、
前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、
前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを含むことを特徴とするＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記第１制御信号生成部は、アドレスピンを介して入力されるオフセット調整信号と、
オフセット調整モードのためのイネーブル信号と、
前記レプリカされた遅延時間の増加または減少を決定する選択信号の組み合わせによってアンチヒューズの短絡如何を決定する信号を出力するアンチヒューズ選択部と、
前記アンチヒューズ選択部の出力によって、前記アンチヒューズを絶縁、または短絡させるアンチヒューズ部と、
前記アンチヒューズ部の出力信号をラッチして、前期第１制御信号にレプリカ出力するラッチ部とを備えることを特徴とする請求項１に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記アンチヒューズ選択部は、前記オフセット調整信号、前記イネーブル信号、前記選択信号が入力される第１ＮＡＮＤゲートと、
反転された前記オフセット調整信号、前記イネーブル信号及び前記選択信号が入力される第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力によって電源電圧を出力端にスイッチングする第１スイッチ手段と、
前記第２ＮＡＮＤゲートの出力によって設置電源を前記出力端にスイッチングする第２スイッチ手段とを備えることを特徴とする請求項２記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記アンチヒューズ部は、リセット信号によって電圧電源を前記アンチヒューズ選択部の出力端に連結する第３スイッチ手段と、
一側で前記高電圧発生器より出力される高電圧が印加され、他側では前記アンチヒューズ選択部の出力端に連結され、両端に所定の電圧差が発生すれば短絡されるアンチヒューズとを備えることを特徴とする請求項２記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記ラッチ部は、前記アンチヒューズ選択部の出力端電圧をラッチする第４、５インバータを備えることを特徴とする請求項２に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。
- 前記レプリカ遅延部は、外部の入力クロックが入力されるクロックバッファをレプリカするクロックバッファレプリカ部と、
前記クロックバッファレプリカ部の出力が入力されて、データ出力バッファをレプリカするデータ出力バッファレプリカ部と、
前記データ出力バッファレプリカ部の出力をバッファリングするための直列連結された複数のバッファリング手段と、
前記第１制御信号が入力されて、第１単位時間ほど前記レプリカ遅延部の出力を遅延させ、
複数の前記バッファリング手段の出力に各々連結された複数の第１単位遅延部と、
前記第２制御信号が入力されて、第２単位時間ほど前記レプリカ遅延部の出力を先行させ、複数の前記バッファリング手段の出力に各々連結された複数の第２単位遅延部とを備えることを特徴とする請求項１に記載のＤＬＬで発生する位相オフ
セットを調整することのできる半導体装置。 - 前記第１単位遅延部は、前記第１単位時間ほどを遅延させ得る第１キャパシタと、
前記第１制御信号によって前記第１キャパシタを前記複数のバッファリング手段の出力の中、いずれか一つと連結させる第１電送ゲートとを備えることを特徴とする請求項６に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記第２単位遅延部は、前記第２単位時間ほどを遅延させ得る第２キャパシタと、
前記第２制御信号によって前記第２キャパシタを前記複数のバッファリング手段の出力の中、いずれか一つと連結させる第２電送ゲートとを備えることを特徴とする請求項６に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 外部クロックが入力され、内部クロックを生成するためのクロックバッファと、
前記外部クロックとの同期化のため、前記内部クロックを遅延させるための遅延ラインと、
前記遅延ラインの出力が入力され、同期された内部クロックによりデータを出力する出力バッファと、
前記遅延ラインの出力が入力され、前記外部クロックが内部クロックに出力されるまでの遅延時間をレプリカし、前期レプリカされた遅延時間を調整するためのレプリカ遅延部と、
前記レプリカ遅延部の出力と前記クロックバッファの出力位相とを比較するための位相検出器と、
前記位相検出器の出力が入力され、前記遅延ラインの遅延時間を制御するための位相制御部と、
前記レプリカされた遅延時間を増加させるために前記レプリカ遅延部に第１制御信号を出力する第１制御信号生成部と、前記レプリカされた遅延時間を減少させるために前記レプリカ遅延部に第２制御信号を出力する第２制御信号生成部とを備えたアンチヒューズ回路部と、
前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器とを備えることを特徴とするＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記位相制御部は、前記位相検出器の出力が入力され、出力端に電荷を供給する電荷ポンプと、
電荷ポンプから入力される電荷によって前記遅延ラインの遅延時間を調整するループフィルタとを備えることを特徴とする請求項９に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記第１制御信号生成部は、アドレスピンを介して入力されるオフセット調整信号と、オフセット調整モードのためのイネーブル信号と、前記レプリカされた遅延時間の増加、または減少を決定する選択信号の組み合わせによってアンチヒューズの短絡如何を決定する信号を出力するアンチヒューズ選択部と、
前記アンチヒューズ選択部の出力によって、前記アンチヒューズを絶縁、または短絡させるアンチヒューズ部と、
前記アンチヒューズ部の出力信号をラッチして前期第１制御信号としてレプリカ出力するラッチ部とを備えることを特徴とする請求項９に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記アンチヒューズ部は、前記オフセット調整信号、前記イネーブル信号、前記選択信号が入力される第１ＮＡＮＤゲートと、
反転された前記オフセット調整信号、前記イネーブル信号及び前記選択信号を入力される第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力によって、電源電圧を出力端にスイッチングする第１スイッチ手段と、
前記第２ＮＡＮＤゲートの出力によって、接地電源を前記出力端にスイッチングする第２スイッチ手段とを備えることを特徴とする請求項１１記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記アンチヒューズ部は、リセット信号によって電圧電源を前記アンチヒューズ選択部の出力端に連結する第３スイッチ手段と、
一側で前記高電圧発生器より出力される高電圧が印加され、他側では前記アンチヒューズ選択部の出力端に連結され、両端に所定の電圧差が発生すれば短絡されるアンチヒューズとを備えることを特徴とする請求項１１記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記ラッチ部は、前記アンチヒューズ選択部の出力端電圧をラッチする第４、５インバータを備えることを特徴とする請求項１１に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。
- 前記レプリカ遅延部は、前記外部クロックが入力されるクロックバッファをレプリカするクロックバッファレプリカ部と、
前記クロックバッファレプリカ部の出力が入力されて、データ出力バッファをレプリカするデータ出力バッファレプリカ部と、
前記データ出力バッファレプリカ部の出力をバッファリングするための直列連結された複数のバッファリング手段と、
前記第１制御信号が入力されて、第１単位時間ほど前記レプリカ遅延部の出力を遅延させ、
複数の前記バッファリング手段の出力に各々連結された複数の第１単位遅延部と、
前記第２制御信号が入力されて、第２単位時間ほど前記レプリカ遅延部の出力を先行させ、
複数の前記バッファリング手段の出力に各々連結された複数の第２単位遅延部とを備えることを特徴とする請求項９に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記第１単位遅延部は、前記第１単位時間ほどを遅延させ得る第１キャパシタと、
前記第１制御信号によって前記第１キャパシタを前記複数のバッファリング手段の出力の中、いずれか一つと連結させる第１電送ゲートとを備えることを特徴とする請求項１５に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。 - 前記第２単位遅延部は、前記第２単位時間ほどを遅延させることができる第２キャパシタと、
前記第２制御信号によって前記第２キャパシタを前記複数のバッファリング手段の出力の中、いずれか一つと連結させる第２電送ゲートとを備えることを特徴とする請求項１６に記載のＤＬＬで発生する位相オフセットを調整することのできる半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000086612 | 2000-12-30 | ||
| KR2000-086612 | 2000-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002314407A JP2002314407A (ja) | 2002-10-25 |
| JP3924637B2 true JP3924637B2 (ja) | 2007-06-06 |
Family
ID=19704043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001402077A Expired - Fee Related JP3924637B2 (ja) | 2000-12-30 | 2001-12-28 | Ｄｌｌで発生する位相オフセットを調整することのできる半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6552587B2 (ja) |
| JP (1) | JP3924637B2 (ja) |
| KR (1) | KR100513806B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516742B1 (ko) * | 2001-12-28 | 2005-09-22 | 주식회사 하이닉스반도체 | 클럭 동기 장치 |
| US6836145B2 (en) * | 2002-06-06 | 2004-12-28 | Micron Technology, Inc. | Programming circuit and method having extended duration programming capabilities |
| US6649514B1 (en) * | 2002-09-06 | 2003-11-18 | Lattice Semiconductor Corporation | EEPROM device having improved data retention and process for fabricating the device |
| JP2004145709A (ja) * | 2002-10-25 | 2004-05-20 | Renesas Technology Corp | 半導体装置 |
| KR100506063B1 (ko) * | 2002-12-21 | 2005-08-05 | 주식회사 하이닉스반도체 | 셋업/홀드 타임 제어 장치 |
| KR100518547B1 (ko) | 2002-12-28 | 2005-10-04 | 삼성전자주식회사 | 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프 |
| US7336752B2 (en) | 2002-12-31 | 2008-02-26 | Mosaid Technologies Inc. | Wide frequency range delay locked loop |
| KR100525096B1 (ko) | 2003-04-23 | 2005-11-01 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 |
| KR100518226B1 (ko) * | 2003-04-23 | 2005-10-04 | 주식회사 하이닉스반도체 | Ｄｄｌ 장치의 클락 분주기 및 그 클락 분주 방법 |
| US6839301B2 (en) * | 2003-04-28 | 2005-01-04 | Micron Technology, Inc. | Method and apparatus for improving stability and lock time for synchronous circuits |
| US7202714B2 (en) * | 2003-05-12 | 2007-04-10 | Samsung Electronics Co., Ltd. | Amplifier circuit with output delay selectively changed according to common mode voltage level, associated replica delay circuit and internal clock generator |
| US7111185B2 (en) * | 2003-12-23 | 2006-09-19 | Micron Technology, Inc. | Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit |
| JP3953041B2 (ja) * | 2004-03-31 | 2007-08-01 | 日本電気株式会社 | 出力バッファ回路および半導体集積回路 |
| KR100546135B1 (ko) * | 2004-05-17 | 2006-01-24 | 주식회사 하이닉스반도체 | 지연 고정 루프를 포함하는 메모리 장치 |
| US7078950B2 (en) * | 2004-07-20 | 2006-07-18 | Micron Technology, Inc. | Delay-locked loop with feedback compensation |
| KR100678463B1 (ko) | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치 |
| KR100834400B1 (ko) * | 2005-09-28 | 2008-06-04 | 주식회사 하이닉스반도체 | Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버 |
| US7994833B2 (en) * | 2005-09-28 | 2011-08-09 | Hynix Semiconductor Inc. | Delay locked loop for high speed semiconductor memory device |
| KR100744069B1 (ko) * | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 |
| KR100753036B1 (ko) * | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 펄스 제어 장치 |
| JP2007122807A (ja) * | 2005-10-27 | 2007-05-17 | Elpida Memory Inc | 半導体記憶装置及びその調整方法 |
| US8121237B2 (en) | 2006-03-16 | 2012-02-21 | Rambus Inc. | Signaling system with adaptive timing calibration |
| US7277357B1 (en) | 2006-06-05 | 2007-10-02 | Micron Technology, Inc. | Method and apparatus for reducing oscillation in synchronous circuits |
| KR100813528B1 (ko) | 2006-06-27 | 2008-03-17 | 주식회사 하이닉스반도체 | 지연 고정 루프의 딜레이 라인 및 그 딜레이 타임 제어방법 |
| KR100832021B1 (ko) * | 2006-06-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
| KR100807116B1 (ko) * | 2006-10-31 | 2008-02-26 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| KR100837814B1 (ko) * | 2006-12-22 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
| US7701272B2 (en) * | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Method and apparatus for output data synchronization with system clock |
| US7765078B2 (en) * | 2007-12-31 | 2010-07-27 | Agere Systems Inc. | Method and apparatus for digital VCDL startup |
| JP2008211809A (ja) * | 2008-03-10 | 2008-09-11 | Elpida Memory Inc | タイミング調整回路及びそれを備えた半導体装置 |
| JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
| KR101053648B1 (ko) * | 2009-07-01 | 2011-08-02 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
| US9160349B2 (en) * | 2009-08-27 | 2015-10-13 | Micron Technology, Inc. | Die location compensation |
| US8823411B2 (en) * | 2010-02-08 | 2014-09-02 | Freescale Semiconductor, Inc. | Fatal failure diagnostics circuit and methodology |
| KR20160076891A (ko) * | 2014-12-23 | 2016-07-01 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102567922B1 (ko) * | 2018-07-03 | 2023-08-18 | 에스케이하이닉스 주식회사 | 지연회로 및 이를 이용한 반도체시스템 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585754A (en) * | 1993-04-02 | 1996-12-17 | Nec Corporation | Integrated digital circuit |
| JP3028023B2 (ja) * | 1994-03-25 | 2000-04-04 | 日本電気株式会社 | 集積化ディジタル回路 |
| KR100278655B1 (ko) * | 1998-04-20 | 2001-01-15 | 윤종용 | 위상차회복회로및위상차회복방법 |
| US6191632B1 (en) * | 1998-07-24 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock generation circuit and semiconductor integrated circuit |
| JP3502576B2 (ja) * | 1998-07-24 | 2004-03-02 | 松下電器産業株式会社 | クロック発生回路 |
| KR100295674B1 (ko) * | 1999-01-12 | 2001-07-12 | 김영환 | 아날로그 혼용 디지탈 디엘엘 |
| JP2001068650A (ja) * | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2001084763A (ja) * | 1999-09-08 | 2001-03-30 | Mitsubishi Electric Corp | クロック発生回路およびそれを具備した半導体記憶装置 |
| KR100316023B1 (ko) * | 1999-11-01 | 2001-12-12 | 박종섭 | 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프 |
| KR100399070B1 (ko) * | 1999-11-01 | 2003-09-26 | 주식회사 하이닉스반도체 | 링 오실레이터를 이용한 더블 록킹형 지연고정루프클럭 생성장치 |
| KR100353533B1 (ko) * | 1999-11-30 | 2002-09-19 | 주식회사 하이닉스반도체 | 딜레이 락 루프 회로 |
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP2002230972A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
2001
- 2001-12-11 KR KR10-2001-0078116A patent/KR100513806B1/ko not_active IP Right Cessation
- 2001-12-28 JP JP2001402077A patent/JP3924637B2/ja not_active Expired - Fee Related
- 2001-12-28 US US10/033,004 patent/US6552587B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020059229A (ko) | 2002-07-12 |
| KR100513806B1 (ko) | 2005-09-13 |
| US20020097074A1 (en) | 2002-07-25 |
| US6552587B2 (en) | 2003-04-22 |
| JP2002314407A (ja) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3924637B2 (ja) | Ｄｌｌで発生する位相オフセットを調整することのできる半導体装置 | |
| JP3847961B2 (ja) | 内部クロック信号発生器及びそれを有する半導体メモリ装置 | |
| US6396322B1 (en) | Delay locked loop of a DDR SDRAM | |
| US6693472B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
| US6952462B2 (en) | Method and apparatus for generating a phase dependent control signal | |
| KR100956774B1 (ko) | 지연 고정 루프 회로 및 그 제어 방법 | |
| US7501866B2 (en) | Delay locked loop circuit | |
| US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| US8988126B2 (en) | Apparatus and method for latency control in high frequency synchronous semiconductor device | |
| US7139345B2 (en) | Method and circuit for adjusting the timing of output data based on the current and future states of the output data | |
| KR100757921B1 (ko) | 반도체 메모리 장치의 ｄｌｌ 회로 및 클럭 지연 고정 방법 | |
| KR20050089475A (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 | |
| JPH11353878A (ja) | 半導体装置 | |
| US7230875B2 (en) | Delay locked loop for use in synchronous dynamic random access memory | |
| KR20080001435A (ko) | 지연고정루프 | |
| US7298189B2 (en) | Delay locked loop circuit | |
| US7015737B2 (en) | Delay locked loop circuit capable of operating in a low frequency | |
| JP2006333472A (ja) | 遅延ロックループ、および、遅延鎖の設定方法 | |
| KR100518571B1 (ko) | 지연동기루프를 내장하는 반도체 장치 및 그 테스트 방법 | |
| US7026859B2 (en) | Control circuit for delay locked loop | |
| US7082179B2 (en) | Clock divider of delay locked loop | |
| KR20020037525A (ko) | 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치 | |
| KR100422583B1 (ko) | 반도체기억장치용 위상비교기 및 그 제어방법 | |
| JPH09251057A (ja) | プローブ検査方法および半導体記憶装置、ならびにこれを用いたコンピュータシステム | |
| TW200849249A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060815 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3924637 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |