KR20040001434A - 지연고정루프에서의 클럭분주기 및 클럭분주방법 - Google Patents

지연고정루프에서의 클럭분주기 및 클럭분주방법 Download PDF

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Abstract

본 발명은 입력되는 외부클럭의 주파수대역이 저주파 대역인지 고주파 대역인지를 자동적으로 구분할 수 있도록 하고, 입력되는 외부클럭의 주파수대역의 고저에 따라 각기 다른 주기의 베이스드 디바이딩을 갖도록 하는 것을 목적으로 한다.
이를 달성하기 위하여, 본 발명의 지연고정루프에서의 클럭분주기는 반도체 기억장치에 있어서, 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생수단; 상기 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생수단; 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생수단; 및 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택수단을 포함하는 것을 특징으로 한다.

Description

지연고정루프에서의 클럭분주기 및 클럭분주방법{Clock Divider in Delay Locked Loop and its method}
본 발명은 반도체기억장치에 있어서의 레지스터 제어형 지연고정루프(Register Controlled DLL)에 관한 것으로서, 구체적으로는 외부클럭의 주파수대역의 고저를 자동으로 인식하여 지연고정루프내 분주 클럭의 펄스폭을 조절할 수 있는 지연고정루프에서의 클럭분주기 및 클럭 분주 방법에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐; clock skew)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
DLL이 갖춰야 하는 중요한 요소로는 작은 면적과 작은 지터 그리고 빠른 록킹 시간 등이 있다. 이는 저전압화되어 가고, 고속동작화되어 가는 향후의 반도체 기억장치에서도 여전히 요구되는 성능이다. 한편, DLL은 기존의 위상고정루프(PLL:Phase Locked Loop)에 비하여 잡음의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어형 DLL이 가장 널리 사용되는 바, 이를 예로 들어 종래기술의 문제점을 구체적으로 살피도록 한다.
도 1은 일반적인 DDR SDRAM의 레지스터 제어형 DLL의 블록선도이다.
일반적인 DDR SDRAM의 레지스터 제어형 DLL은, 입력되는 고주파의 외부클럭신호(CLK)와 외부클럭반전신호(CLKB)의 전압레벨을 전원전압레벨(VDD)로 전환시키는 클럭 버퍼(110)와, 고주파의 외부클럭신호(CLK)를 1/n(n은 양의 정수이며, 통상적으로 n=4)로 분주하여 저주파의 기준 클럭(ref)을 출력하는 제1 클럭분주기(130)와, 고주파의 외부클럭신호(CLK)가 내부에 설치된 쉬프트 레지스터에서 결정되는 지연량만큼 지연되도록 일련의 단위지연기를 통과시켜 출력하는 지연회로(150)와, 지연회로(150)에서 출력되는 지연클럭을 DLL외부로 출력(OUTPUT DLL_CLK)함과 아울러 제2 클럭분주기(190)으로 출력하는 클럭 멀티플렉서(170)와, 지연회로(150)를 거친 고주파의 지연된 외부클럭신호를 1/n(n은 양의 정수이며, 통상적으로 n=4)로 분주시켜 출력하는 제2 클럭분주기(190)와, 피드백클럭(feedback)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(210)과, 지연 모델(210)의 출력인 피드백클럭(feedback)과 기준 클럭(ref)의 위상을 비교하기 위한 위상 비교기(230)와, 위상비교기(230)로부터 출력된 제어신호에 응답하여 지연회로(150)내 쉬프트 레지스터의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL) 및 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력하는지연제어기(250)를 구비한다.
여기서, 지연모델(210)은 실제 클럭의 경로에서 발생하는 지연시간과 동일한 지연시간을 갖도록 하기 위하여 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다. 그리고, 지연회로(150), 지연제어기(250) 및 위상비교기(230)는 외부클럭신호(CLK)를 필요한 만큼 지연시키므로 지연제어부라 한다.
지연모델(210)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함함으로써 실제의 클럭이 클럭 버퍼, 출력 버퍼 및 로드 등에 의하여 지연되는 시간을 보상하고, 이 때 외부클럭신호(CLK)는 내부클럭신호와 동기되지 않으므로 외부클럭신호(CLK)와 내부클럭신호가 동기되도록 하기 위한 나머지의 지연은 지연회로(150)에서 행해진다. 즉, 록킹이 일어나기 위해서는 지연모델에서의 지연량을 변화시킬 수 없으므로 지연회로에서의 지연량을 증가시켜야 하고, 록킹이 일어나기 위한 조건은 아래와 같다.
DD + RR = nT
여기서, DD는 지연회로의 지연량,
RR은 지연모델의 지연량,
T는 외부클럭의 주기,
n은 정수로서 1 혹은 2
DD = nT - RR
그러므로, 출력 DLL 클럭(OUTPUT_DLL_CLK)은 지연회로의 지연량인 DD만큼만 지연되어 출력된다. 그래서, 외부클럭에 비하여 지연모델의 지연량인 RR만큼 앞서는 네거티브 지연을 생성한다.
도 2a는 저주파 대역에서 사용 가능한 1주기 베이스드 디바이딩 타이밍도이고, 도 2b는 고주파 대역에서 사용 가능한 2주기 베이스드 디바이딩 타이밍도이다.
도 2a에 보이는 바와 같이, 저주파 대역에서는 비교되어지는 피드백 클럭(feedback)의 라이징 엣지(Rising Edge)가 기준 클럭(ref)의 라이징 엣지보다 늦기 때문에 지연회로의 지연량을 증가시킴으로써 록킹(Locking)이 가능하며, 이 경우 분주된 클럭의 펄스 폭이 외부 클럭의 1주기에 해당하므로 1주기 베이스드 디바이딩(1T Based Dividing)이라 한다.
도 2b에 보이는 바와 같이, 고주파 대역에서는 비교되어지는 피드백 클럭(feedback)의 라이징 엣지가 기준 클럭(ref)의 라이징 엣지보다 빠르기 때문에 지연회로의 지연량을 증가시키는 것만으로는 록킹이 불가능하여 분주된 클럭의 펄스폭을 외부 클럭의 2주기로 함으로써 록킹이 가능하다. 따라서, 이 경우에는 분주된 클럭의 펄스 폭이 외부 클럭의 2주기에 해당하므로 2주기 베이스드 디바이딩(2T Based Dividing)이라 한다.
도 3은 종래기술에 따른 클럭분주기 내에 위치하는 펄스 폭 조정이 불가능한 1주기 베이스드 디바이딩용 4분주 회로도로서, 이는 도 1의 제1 및 제2 클럭분주기(130, 190)에서 사용된다.
DLL 인에이블 신호(DLL_ENABLE)에 따라 클럭버퍼(110)를 통과한 입력 클럭(CLKD)이 제1 분주부(310)에 입력되면 입력 클럭(CLKD)이 2 분주된 신호(DIVIDE_2)가 출력되고, 2 분주된 신호(DIVIDE_2)가 제2 분주부(330)에 입력되면 외부클럭의 1주기에 해당하는 구간동안만 "H"상태를 유지하고, 나머지 구간동안은 "L"상태를 유지하는 신호(DIVIDE_4)가 출력된다.
도 4는 종래기술에 따른 클럭분주기 내에 위치하는 펄스 폭 조정이 불가능한 2주기 베이스드 디바이딩용 4분주 회로도로서, 이 또한 도 1의 제1 및 제2 클럭분주기(130, 190)에서 사용된다.
DLL 인에이블 신호(DLL_ENABLE)에 따라 입력 클럭(CLK_INPUT)이 제1 분주부(310)에 입력되면 입력 클럭(CLK_INPUT)이 2 분주된 신호(DIVIDE_2)가 출력되고, 2 분주된 신호(DIVIDE_2)가 제3 분주부(350)에 입력되면 2 분주된 신호(DIVIDE_2)가 다시 2분주됨으로써 외부클럭의 2주기에 해당하는 구간동안은 "H"상태를, 나머지 구간동안은 "L"상태를 유지하는 신호(DIVIDE_4)가 출력된다.
그러나, 도 3 및 도 4의 타이밍도에도 보이는 바와 같이 분주된 신호의 펄스 폭을 입력 클럭의 주파수 대역에 따라 변화시킬 수 없다.
이에 따라 지금까지는 입력 클럭이 고주파인 경우, 고주파 영역에서의 동작을 보장하기 위하여 2주기 베이스드 디바이딩을 해 왔는데, 2주기 베이스드 디바이딩을 하는 경우에 고주파영역에서는 동작을 양호하게 수행하나, 저주파 영역에서는 심각한 잡음을 야기하고, 이로 인하여 반도체 기억 장치가 오동작을 발생하는 경우가 자주 발생하였다.
또한, 잡음을 줄이기 위하여 1주기 베이스드 디바이딩을 하는 경우에는 DLL의 동작주파수를 100-133MHz 이상으로 하기가 매우 힘들 뿐만 아니라 많은 양의 지연회로는 잡음의 발생과 함께 반도체 기억 장치의 면적도 커지게 하는 문제점을 안고 있었다.
상기의 문제점을 해결하기 위하여 본 발명은 입력되는 외부클럭의 주파수대역이 저주파 대역인지 고주파 대역인지를 자동적으로 구분할 수 있는 지연고정루프에서의 클럭분주기 및 클럭분주방법을 제공함을 목적으로 한다.
또한, 본 발명은 입력되는 외부클럭의 주파수대역의 고저에 따라 각기 다른 주기의 베이스드 디바이딩을 갖는 지연고정루프에서의 클럭분주기 및 클럭분주방법을 제공함을 목적으로 한다.
도 1은 일반적인 DDR SDRAM의 레지스터 제어형 DLL의 블록선도,
도 2a는 저주파 대역에서 사용 가능한 1주기 베이스드 디바이딩 타이밍도,
도 2b는 고주파 대역에서 사용 가능한 2주기 베이스드 디바이딩 타이밍도,
도 3은 종래기술에 따른 클럭분주기 내에 위치하는 펄스 폭 조정이 불가능한 1주기 베이스드 디바이딩용 4분주 회로도,
도 4는 종래기술에 따른 클럭분주기 내에 위치하는 펄스 폭 조정이 불가능한 2주기 베이스드 디바이딩용 4분주 회로도,
도 5는 본 발명에 따른 펄스 폭 조정이 가능한 4분주회로의 블럭구성도,
도 6는 본 발명에 따른 펄스 폭 조정 가능한 4분주 회로의 구체 회로도,
도 7은 본 발명에 따른 위상비교방식 결정회로도,
도 8은 본 발명에 따른 고주파인 경우의 시뮬레이션 파형도,
도 9는 본 발명에 따른 저주파인 경우의 시뮬레이션 파형도.
<도면의 주요 부분에 대한 부호의 설명>
510: 저주파용 분주클럭 발생부 530: 고주파용 분주클럭 발생부
550: 선택신호발생부 570: 분주클럭선택부
610: 제1 분주부 630: 제2 분주부
상기의 목적을 달성하기 위하여, 본 발명의 지연고정루프에서의 클럭분주기는 반도체 기억장치에 있어서, 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생수단; 상기 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생수단; 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생수단; 및 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 지연고정루프에서의 클럭분주기는 반도체 기억장치에 있어서, 외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주수단; 상기 2분주된 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 출력하는 제1 출력단과, 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 출력단을 포함하는 제2 분주수단; 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생수단; 및 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택수단을 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 선택신호 발생수단의 상기 외부클럭의 주파수 고저는 상기 지연고정루프 내 지연회로에서의 지연량과 지연모델에서의 지연량의 합과 상기 외부클럭의 1주기를 비교한 값에 따라 결정되는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 분주클럭 선택수단은, 상기 1주기 베이스드 디바이딩 분주클럭을 입력으로 하는 제1 인버터; 상기 선택신호를 제1 엔모스트랜지스터의 제어신호로 이용하고, 상기 선택신호의 반전신호를 제1 피모스트랜지스터의 제어신호로 이용하며, 상기 제1 인버터의 출력을 입력으로 하는 제1 펌프 트랜지스터; 상기 선택신호를 제2 피모스트랜지스터의 제어신호로 이용하고, 상기 선택신호의 반전신호를 제2 엔모스트랜지스터의 제어신호로 이용하며, 상기 2주기 베이스드 디바이딩 분주클럭을 입력으로 하는 제2 펌프 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 본 발명의 지연고정루프에서의 클럭분주방법은 반도체 기억장치에서 클럭을 분주하는 방법에 있어서, 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생단계; 상기 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생단계; 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계; 및 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 지연고정루프에서의 클럭분주방법은 반도체 기억장치에서 클럭을 분주하는 방법에 있어서, 외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주단계; 상기 2분주된 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 출력하거나, 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 분주단계; 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계; 및 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 선택신호 발생단계의 상기 외부클럭의 주파수 고저는 상기 지연고정루프 내 지연회로에서의 지연량과 지연모델에서의 지연량의 합과 상기 외부클럭의 1주기를 비교한 값에 따라 결정되는 것을 특징으로 한다.
기본적으로 DLL이 록킹하기까지는 200싸이클 정도의 클럭 타이밍을 요하는데, 본 발명은 이 중에서 처음 4싸이클 정도를 이용하여 1주기 베이스드 디바이딩을 할 것인지, 2주기 베이스드 디바이딩을 할 것인지를 결정하게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 펄스 폭 조정이 가능한 4분주회로의 블럭구성도로서, 클럭 분주기 내에 위치한다.
본 발명에 따른 펄스 폭 조정 가능한 4분주회로는 저주파용 분주클럭 발생부(510)에서 발생하는 1주기 베이스드 디바이딩 분주클럭과 고주파용 분주클럭 발생부(530)에서 발생하는 2주기 베이스드 디바이딩 분주 클럭 중의 하나를 선택신호 발생부(550)에서 출력되는 선택신호에 따라 분주클럭 선택부(570)에서 선택하여 출력시킨다.
여기서, 본 발명에 따른 펄스 폭 조정 가능한 4분주회로는 도 1의 제1 클럭분주기(130) 및 제2 클럭분주기(190)에 모두 사용가능하며, 여기서는 그 중 제1 클럭분주기(130)에 적용되는 경우를 예로 든 것이다.
한편, 이와 같은 구성을 반도체 기억장치의 지연고정루프내 클럭분주기에서 클럭을 분주하는 방법으로 설명하면 다음과 같다.
저주파용 분주클럭 발생부(510)에서는 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고,나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생단계를 수행한다.
고주파용 분주클럭 발생부(530)에서는 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생단계를 수행한다.
선택신호발생부(550)에서는 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 외부클럭의 주파수 고저에 따라 1주기 베이스드 디바이딩 분주클럭과 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계를 수행한다.
분주클럭 선택부(570)에서는 상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계를 수행한다.
도 6는 도 5의 본 발명에 따른 펄스 폭 조정 가능한 4분주 회로의 구체 회로도로서, 저주파용 분주클럭 발생부(510)와 고주파용 분주클럭 발생부(530)가 별도로 구성되지 않고, 제1 분주부(610)와 제2 분주부(630)가 일체로 되어 저주파용 분주클럭과 고주파용 분주클럭을 생성하며, 제2 분주부(630)로부터 출력되는 1주기 베이스드 디바이딩의 저주파용 분주클럭과 2주기 베이스드 디바이딩의 고주파용 분주클럭 중의 하나를 선택신호 발생부(550)에서 출력되는 선택신호에 따라 분주클럭 선택부(650)가 선택하여 출력한다.
분주클럭선택신호(TCK_CTRL)가 "H"이면 1주기 베이스드 디바이딩을 하여 출력신호(DIVIDE_4)는 도 4의 타이밍도 중 세번째 파형을 보이고, "L"이면 2주기 베이스드 디바이딩을 하여 출력신호(DIVIDE_4)는 도 4의 타이밍도 중 네번째 파형을 보인다.
여기서, 분주클럭선택신호(TCK_CTRL)는, 도 7의 본 발명에 따른 위상비교방식 결정회로에서 출력되는 신호이다.
분주클럭선택신호(TCK_CTRL)는 롱 록킹신호(LONG_LOCK)와 DLL 인에이블 신호(DLL_ENBALE) 그리고 분주클럭선택인에이블신호(TCK_SET ENABLE)를 사용하여 만들어지는 바, 롱 록킹신호(LONG_LOCK)는 수학식1의 지연량(DD+RR)이 외부클럭의 1주기를 넘어서면 위상비교기(230)에서 출력되는 비활성화된 신호이고, DLL 인에이블신호(DLL_ENBALE)는 DLL이 인에이블될 때에 발생되는 신호이며, 분주클럭선택인에이블신호(TCK_SET ENABLE)는 DLL이 온된 후 초기 4 싸이클 정도에서만 "H"상태를 유지하는 신호이다. 한편, 분주클럭선택인에이블신호(TCK_SET ENABLE)는 D플립플롭과 래치를 사용하여 DLL 내부나 외부에서 간단하게 생성시킬 수 있는 신호이기 때문에 별도의 회로를 제시하지 않기로 한다.
여기서, 분주클럭선택인에이블신호(TCK_SET ENABLE)가 "H"상태인 경우에, 분주클럭 선택신호발생회로(510)는 분주클럭선택신호(TCK_CTRL)가 "H"상태일 지 "L"상태일 지를 결정하게 되는데 이를 좀 더 구체적으로 설명하면 다음과 같다.
고주파 대역에서는 수학식1의 지연량(DD+RR)이 외부 클럭의 1주기를 넘어서며, 따라서 위상비교기(230)에서 롱 록킹신호(LONG_LOCK)가 생성된다. 이를 이용하여 롱 록킹신호(LONG_LOCK)가 "L"상태로 되면 낸드게이트(ND1)의 출력(NET2)이 "H"상태로 되고, 분주클럭선택인에이블신호(TCK_SET ENABLE)가 "H"상태이므로 낸드게이트(ND3)의 출력(NET4)이 "H"상태로 된다. 마찬가지로 낸드게이트(ND2)의 출력(NET3)과 낸드게이트(ND4)의 출력(NET5)은 각각 "L"상태와 "H"상태로 천이하여 결국, 분주클럭선택신호(TCK_CTRL)는 "L'상태로 천이한다.
저주파 대역에서는 수학식1의 지연량(DD+RR)이 외부 클럭의 1주기보다 작아 위상비교기(230)에서 롱 록킹신호(LONG_LOCK)가 생성되지 않는다. 이를 이용하여 롱 록킹신호(LONG_LOCK)가 "H"상태로 되면 낸드게이트(ND1)의 출력(NET2)이 "L"상태로 되고, 분주클럭선택인에이블신호(TCK_SET ENABLE)가 "H"상태이므로 낸드게이트(ND3)의 출력(NET4)이 "H"상태로 된다. 마찬가지로 낸드게이트(ND2)의 출력(NET3)과 낸드게이트(ND4)의 출력(NET5)은 각각 "H"상태와 "L"상태로 천이하여 결국, 분주클럭선택신호(TCK_CTRL)는 "H"상태를 유지한다.
한편, 이와 같은 구성을 반도체 기억장치의 지연고정루프내 클럭분주기에서 클럭을 분주하는 방법으로 설명하면 다음과 같다.
제1 분주기(610)에서는 외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주단계를 수행한다.
제2 분주기(630)에서는 2분주된 클럭을 입력받아 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 출력하거나, 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 분주단계를 수행한다.
선택신호발생부(710)에서는 롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 외부클럭의 주파수 고저에 따라 1주기 베이스드 디바이딩 분주클럭과 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계를 수행한다.
분주클럭선택부(650)에서는 상기 선택신호에 따라 1주기 베이스드 디바이딩 분주클럭과 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계를 수행한다.
즉, 도 5에 대한 설명에서 언급한 저주파용 분주클럭 발생단계와 고주파용 분주클럭 발생단계는, 외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주단계와, 2분주된 클럭을 입력받아 1주기 베이스드 디바이딩 분주클럭을 출력하거나 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 분주단계에서 수행될 수 있다.
도 8과 도 9는 본 발명에 따른 시뮬레이션 파형도로서, 도 8은 외부 클럭이 고주파인 경우이며, 도 9는 외부 클럭이 저주파인 경우이다. 여기서, 도 8 및 도 9의 기준클럭(ref)은 도 6의 최종 출력인 분주클럭(DIVIDE_4)의 반전된 클럭임을 알 수 있다.
위와 같은 구성에 따라 매우 작은 양의 지연 회로를 사용하면서도 외부 클럭이 저주파인 경우 뿐만 아니라 고주파인 경우에도 외부전원전압의 잡음에 따른 지연량의 변화를 최소화할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기의 구성에 따라 본 발명은 매우 작은 양의 지연회로를 사용하면서도 DLL에 입력되는 외부 클럭의 넓은 주파수 대역에서 외부전원전압의 잡음에 강하여 지터가 1/3 정도 감소하며, 지연회로의 면적도 1/2 정도 줄어드는 유리한 효과가 있다.

Claims (7)

  1. 반도체 기억장치에 있어서,
    외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생수단;
    상기 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생수단;
    롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생수단; 및
    상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택수단
    을 포함하는 것을 특징으로 하는 지연고정루프에서의 클럭분주기.
  2. 반도체 기억장치에 있어서,
    외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주수단;
    상기 2분주된 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 출력하는 제1 출력단과, 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 출력단을 포함하는 제2 분주수단;
    롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생수단; 및
    상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택수단
    을 포함하는 것을 특징으로 하는 지연고정루프에서의 클럭분주기.
  3. 제1항 또는 제2항에 있어서,
    상기 선택신호 발생수단의 상기 외부클럭의 주파수 고저는 상기 지연고정루프 내 지연회로에서의 지연량과 지연모델에서의 지연량의 합과 상기 외부클럭의 1주기를 비교한 값에 따라 결정되는 것을 특징으로 하는 지연고정루프에서의 클럭분주기.
  4. 제1항 또는 제2항에 있어서, 상기 분주클럭 선택수단은,
    상기 1주기 베이스드 디바이딩 분주클럭을 입력으로 하는 제1 인버터;
    상기 선택신호를 제1 엔모스트랜지스터의 제어신호로 이용하고, 상기 선택신호의 반전신호를 제1 피모스트랜지스터의 제어신호로 이용하며, 상기 제1 인버터의 출력을 입력으로 하는 제1 펌프 트랜지스터;
    상기 선택신호를 제2 피모스트랜지스터의 제어신호로 이용하고, 상기 선택신호의 반전신호를 제2 엔모스트랜지스터의 제어신호로 이용하며, 상기 2주기 베이스드 디바이딩 분주클럭을 입력으로 하는 제2 펌프 트랜지스터
    를 포함하는 것을 특징으로 하는 지연고정루프에서의 클럭분주기.
  5. 반도체 기억장치에서 클럭을 분주하는 방법에 있어서,
    외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 발생시키는 저주파용 분주클럭 발생단계;
    상기 외부클럭과 동일한 주기의 클럭을 입력받아 상기 외부클럭의 2주기에해당하는 구간동안은 제1 논리상태를 유지하고, 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주 클럭을 발생시키는 고주파용 분주클럭 발생단계;
    롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계; 및
    상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계
    를 포함하는 것을 특징으로 하는 지연고정루프에서의 클럭분주방법.
  6. 반도체 기억장치에서 클럭을 분주하는 방법에 있어서,
    외부클럭과 동일한 주기의 클럭을 입력받아 2분주된 클럭을 출력하는 제1 분주단계;
    상기 2분주된 클럭을 입력받아 상기 외부클럭의 1주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 1주기 베이스드 디바이딩 분주클럭을 출력하거나, 상기 외부클럭의 2주기에 해당하는 구간동안은 제1 논리상태를 유지하고 나머지 구간은 제2 논리상태를 유지하는 2주기 베이스드 디바이딩 분주클럭을 출력하는 제2 분주단계;
    롱 록킹신호와 지연고정루프 인에이블신호 그리고 분주클럭선택인에이블신호를 입력받아 상기 외부클럭의 주파수 고저에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하기 위한 선택신호를 발생시키는 선택신호 발생단계; 및
    상기 선택신호에 따라 상기 1주기 베이스드 디바이딩 분주클럭과 상기 2주기 베이스드 디바이딩 분주클럭 중 어느 하나를 선택하는 분주클럭 선택단계
    를 포함하는 것을 특징으로 하는 지연고정루프에서의 클럭분주방법.
  7. 제5항 또는 제6항에 있어서,
    상기 선택신호 발생단계의 상기 외부클럭의 주파수 고저는 상기 지연고정루프 내 지연회로에서의 지연량과 지연모델에서의 지연량의 합과 상기 외부클럭의 1주기를 비교한 값에 따라 결정되는 것을 특징으로 하는 지연고정루프에서의 클럭분주방법.
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