KR20020042096A - 지연고정루프 회로 - Google Patents

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KR20020042096A
KR20020042096A KR1020000071841A KR20000071841A KR20020042096A KR 20020042096 A KR20020042096 A KR 20020042096A KR 1020000071841 A KR1020000071841 A KR 1020000071841A KR 20000071841 A KR20000071841 A KR 20000071841A KR 20020042096 A KR20020042096 A KR 20020042096A
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Abstract

본 발명은 외부 클럭에 의한 지연 클럭의 흔들리는 문제와 고주파에서의 오동작 문제를 개선토록 한 메모리 집적회로의 지연고정루프 회로에 관한 것으로, 제1클럭신호를 입력받는 제1입력버퍼; 제2클럭신호를 입력받는 제2입력버퍼; 상기 제2입력버퍼의 출력신호와 상기 제1입력버퍼의 출력신호를 입력받아 상기 제2클럭신호의 n+1/2 주기의 하이레벨과 상기 제2클럭신호의 N+1/2 주기의 로우 레벨을 갖는 제1클럭분배신호와, 상기 제1클럭분배신호와 상보적인 신호인 제2클럭분배신호를 출력하는 클럭분배기; 상기 제1 및 제2 입력버퍼의 각 출력신호에 대응되는 DLL신호와 클럭분배신호에 대응되는 DLL신호를 출력하는 지연체인; 상기 지연체인으로부터의 신호를 피드백 입력받아 모델링된 지연 값만큼 지연된 신호를 출력하는 지연모델; 및 상기 지연모델의 출력 신호를 상기 클럭분배기의 출력신호와 비교하여 상기 지연체인의 지연 값을 결정하기 위한 클럭쉬프트 신호를 상기 지연체인으로 출력하는 위상비교기를 포함하여 이루어진다.

Description

지연고정루프 회로{Delay Locked Loop Circuits}
본 발명은 메모리 집적회로의 지연고정루프(Delay Locked Loop; DLL) 회로에 관한 것으로, 더욱 상세하게는 고주파 영역에서 안정된 동작을 수행하는 지연고정루프에 관한 것이다.
잘 알려진 바와 같이. 싱크로너스(Synchronus) DRAM(이하 SDRAM이라 함)은 클럭에 동기되어 데이터 입출력 및 내부소자 구동이 이루어지게 되는 바, 클럭의 한족 에지(Edge)에 동기되어 구동되는 SDR(Single Data Rate) SDRAM과 양쪽에 동기되어 구동되는 DDR(Double Data Rate) SDRAM으로 크게 구분된다. 한편, 이러한 SDRAM은 시스템측에서 공급되는 외부클럭을 인가받아 내부클럭을 생성하게 되는데, 이때 외부클럭과 내부클럭의 스큐를 보상하기 위하여 SDRAM은 DLL을 구비하게 된다.
종래의 DLL 회로의 블록 구성이 도 1에 도시되어 있다.
도 1을 참조하면, 지연고정루프 회로는 제1클럭신호 Fclk를 입력받는 제1입력버퍼(1)와, 제2클럭신호 Rclk를 입력받는 제2입력버퍼(2)와, 제2입력버퍼(2)의 출력신호 Rclk_t1을 입력받아 클럭분배신호 Dvd_out 및 Dvd_outz를 출력하는 클럭분배기(3)와, 상기 제1 및 제2 입력버퍼(1, 2)의 각 출력신호 Fclk_t1및 Rclk_t1에 대응되는 DLL신호 Fclk_dll 및 Rclk_dll와 클럭분배신호 Dvd_outz에 대응되는 DLL신호 Dvd_outz_d를 출력하는 지연체인(5)을 구비한다.
여기서, 상기 제1클럭신호 Fclk와 제2클럭신호 Rclk는 서로 상보적인 클럭신호이며, 클럭분배신호 Dvd_out 및 Dva_outz 역시 서로 상보적인 클럭신호이다.
그리고, DLL 회로는 상기 지연체인(5)의 지연 값을 제어하기 위하여 지연모델(4)과 위상비교기(6)를 구비하는 바, 지연모델(4)은 지연체인(5)으로부터 신호 Dvd_outz_d를 피드백 입력받아 모델링된 지연 값만큼 지연된 신호 Dvd_outz_dd를 출력하고, 위상비교기(6)는 상기 신호 Dvd_outz_dd를 클럭분배기(3)의 출력신호 Dvd_out과 비교하여 지연체인(5)의 지연 값을 결정하기 위한 클럭쉬프트 신호 clk_shift를 지연체인(5)으로 출력하게 된다.
한편, 종래의 클럭분배기(3)는 지연모델(4)을 거치게 한 신호를 1클럭(1clk)뒤의 외부클럭과 비교하게끔 구성되거나(제1종래기술), 또는 지연모델(4)을 거치게 한 신호를 2클럭(2clk)뒤의 외부클럭과 비교하게끔 구성된다(제2종래기술).
(제1종래기술에 따른 클럭분배기)
도 2는 지연모델을 거치게 한 신호를 1클럭(1clk)뒤의 외부클럭과 비교하게끔 구성된 클럭분배기의 구성도이고, 도 4는 각 입출력신호의 타이밍도이다.
도 1 및 도 2를 참조하면, 제1종래기술에 따른 클럭분배기는 3개의 클럭분배기로 구성된다. 즉, 제2입력버퍼(도 1의 2)의 출력신호 Rclk_t1을 입력받는 제1클럭분배기(DVD1)와, 제1클럭분배기의 출력을 입력받는 제2클럭분배기(DVD2)와 제2클럭분배기의 출력을 입력받아 위상비교기(도 1의 6)로 주기적인 신호 Dvd_out을 출력하고 지연체인(도 1의 5)으로 신호 Dvd_outz를 출력하는 제3클럭분배기(DVD3)로 이루어진다.
도 3a는 도 2에 도시된 제1클럭분배기(DVD1)의 상세회로도이고, 도 3b는 제2클럭분배기(DVD2)의 상세회로도이며, 도 3c는 제3클럭분배기(DVD3)의 상세회로도이다.
도 3a를 참조하면, 제1클럭분배기(DVD1)는 신호 Rclk_t1을 일입력으로 하는 제1낸드게이트(11)와, 신호 Rclk_t1을 입력으로 하는 제1인버터(21)와, 제1인버터(21)의 출력을 일입력으로 하는 제2낸드게이트(12)와, 신호 Rclk_t1을 일입력으로 하는 제3낸드게이트(13)와, 제1인버터(21)의 출력을 일입력으로하는 제4낸드게이트(14)와, 제1낸드게이트(11)의 출력을 일입력으로 하고 자신의 출력이 제2낸드게이트(12)의 타입력단에 연결된 제5낸드게이트(15)와, 제3 및 제5낸드게이트(13, 15)의 출력을 입력받고 자신의 출력이 제4 및 제5낸드게이트(14, 15)의 타입력단에 연결된 제6낸드게이트(16)와 제4낸드게이트(14)의 출력을 일입력으로하고 자신의 출력이 제1낸드게이트(11)에 연결된 제7낸드게이트(17)와, 제2 및 제7낸드게이트(12, 17)의 출력을 입력으로하고, 자신의 출력이 제3 및 제7낸드게이트(13, 17)의 각 타입력단에 연결된 제8낸드게이트(18)와, 상기 제1낸드게이트(11)의 출력을 게이트 입력으로하고 공급전원단(VCC)과 출력노드(N1) 사이에 소스-드레인 경로가 형성되는 피모스트렌지스터(31)와, 출력노드(N1)에 드레인이 접속되고 게이트로 제8낸드게이트(18)의 출력을 입력받는 제1엔모스트랜지스터(32)와, 제1엔모스트랜지스터(32)의 소스에 자신의 드레인이 연결되고 게이트로 신호 Rclk_t1을 입력받으며 소스가 접지전원단(GND)에 연결된 제2엔모스트랜지스터(33)와, 출력노드(N1)를 래치시켜 신호 Out_11을 출력하는 제2 및 제3인버터(22, 23)로 구성되어 있다.
여기서, 제7낸드게이트(17)와 제8낸드게이트(18)가 하나의 래치(41)를 구성하고, 제5낸드게이트(15)와 제6낸드게이트(16) 역시 래치(41)를 구성하며, 제2 및 제3인버터(22, 23)도 래치(43)를 구성하게 된다.
상기 한 구성에 따라 도 4에 도시된 바와 같이, 제1클럭분배기(DVD1)는 신호 Rclk_t1의 라이징(Rising) 에지에서만 출력신호 Out_11이 하이에서 로우로 로우에서 하이로 천이되고 그 밖의 구간에서는 출력신호 Out_11이 이전 데이터로 래치되도록 하므로써, 신호 Rclk_t1의 클럭 2주기를 1주기로 하는 형태의 출력 Out_11을 생성하게 되는 바, 이를 구체적으로 살펴본다.
신호 Rclk_t1이 로우 레벨인 경우, 제1낸드게이트(11)는 다른 하나의 입력 값에 관계없이 하이 레벨이 된다. 따라서, 제1낸드게이트(11)의 출력을 입력으로 하는 피모스트랜지스터(31)는 게이트단자의 입력이 하이 레벨이므로 오프가 된다. 또한, 로우 레벨의 신호 Rclk_t1을 게이트단자의 입력으로 하는 엔모스트랜지스터(32)도 오프가 된다. 따라서, 출력노드 N1의 값은 변화가 없어 래치(43)는 이전 상태를 유지한다. 그리고, 신호 Rclk_t1이 로우 레벨이므로 래치(42)가 인에이블되고 제2 및 제4낸드게이트(12, 14)는 인버터로 동작하여 래치(42)의 상태를 래치(41)로 전달하게 된다.
한편, 신호 Rclk_t1이 하이 레벨인 경우, 제2 및 제4낸드게이트(12, 14)의 출력은 모두 하이 레벨이 되고 이에 의해 래치(41)는 인에이블되어 래치(41)의 상태(하이 또는 로우)는 래치(42)로 전달되게 된다.
결국, 래치(41)와 래치(42)의 관계는, 신호 Rclk_t1이 로우 레벨일 경우 래치(42)의 상태는 래치(41)로 전달되며, 신호 Rclk_t1이 하이레벨일 경우 래치(41)의 상태가 래치(42)로 전달된다. 따라서, 제1클럭분배기(DVD1) 전체의 루프를 간주했을 경우, 전체 루프에서 거치는 전체 인버터의 수가 홀수이므로 각각 이전에 있던 상태의 반전이 이루어지며, 상기 신호 Rclk_t1이 로우 레벨에서 하이 레벨로 상승(Rising)할 때에만 출력신호 Out_11의 반전이 이루어진다.
도 3b는 제2클럭분배기(DVD2)의 상세 회로도이다. 도 3b에 도시된 구성 설명은 제1클럭분배기(DVD1)에서 트랜지스터(31, 32, 33) 및 래치(43)을 제외하고 실질적으로 동일하다. 그리고, 출력신호 Out_12는 제1낸드게이트(11)의 출력이된다. 제1클럭분배기(DVD1)와 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
제2클럭분배기(DVD2)에서, 신호 Out_11이 로우일 경우 래치(42)의 상태가 래치(41)로 전달되고 하이 레벨인 신호 Out_12를 출력하게 된다. 신호 Out_11이 하이 레벨일 경우에는 출력신호 Out_12는 래치(41)의 상태를 반전시켜 출력하고 래치(42)의 상태가 래치(41)로 전달되게 된다.
결국, 도 4에 도시된 바와 같이 신호 Out_12는 신호 Rclk_t1의 첫 1주기 동안에는 로우 레벨이고, 신호 Rclk_t1의 다음 세주기 동안에는 하이 레벨을 갖는다.
도 3c는 제3클럭분배기(DVD3)의 상세 회로도이다. 도 3c에 도시된 구성은 제1클럭분배기(DVD1)에 래치(21)의 출력을 일입력으로 하고 제1낸드게이트(11)의 출력을 타입력으로 하는 제9낸드게이트(19)와 제9낸드게이트의 출력을 반전시키는 제4인버터(24)와 제4인버터(24)의 출력을 입력받아 반전 및 지연을 하기 위해 제5 내지 제7인버터(25a ∼ 25c)가 직렬로 접속되어 클럭분배기(도 1의 3)의 주기적인 출력신호인 Dvd_out을 출력으로 하는 반전지연부(44) 및 상기 제4인버터(24)의 출력을 입력받아 상기 클럭분배기(도 1의 3)의 주기적인 출력신호인 Dvd_out의 상보적인 클럭신호 Dvd_outz를 출력하기 위해 상기 제4인버터(24)의 출력을 일입력으로 하고 상기 제4인버터(24)의 출력을 제8 내지 13인버터(26a ∼ 26f)가 직렬접속되어 지연된 출력신호를 타입력으로 하는 노아게이트(50)와 노아게이트(50)의 출력을 반전시키는 제14인버터(27)로 이루어진 펄스발생부(45)가 추가된 형태이다. 제1클럭분배기(DVD1)와 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
제3클럭분배기(DVD3)에서 신호 Out_12가 로우 레벨인 경우, 제1낸드게이트(11)는 다른 하나의 입력 값에 관계없이 하이 레벨이 된다. 따라서, 제1낸드게이트(11)의 출력을 입력으로 하는 피모스트랜지스터(31)는 게이트단자의 입력이 하이 레벨이므로 오프가 된다. 또한, 로우 레벨의 신호 Out_12를 게이트단자의 입력으로 하는 엔모스트랜지스터(32)도 오프가 된다. 따라서, Out_1b의 값은 변화가 없어 래치(43)는 이전 상태를 유지한다. 그리고, 신호 Out_12가 로우 레벨이므로 래치(42)가 인에이블되고 제2 및 제4낸드게이트(12, 14)는 인버터로 동작하여 래치(42)의 상태를 래치(41)로 전달하게 된다.
한편, 신호 Out_12가 하이 레벨인 경우, 제2 및 제4낸드게이트(12, 14)의 출력은 모두 하이 레벨이 되고 이에 의해 래치(41)는 인에이블되어 래치(41)의 상태(하이 또는 로우)는 래치(42)로 전달되게 된다.
결국, 래치(41)와 래치(42)의 관계는, 신호 Out_12가 로우 레벨일 경우 래치(42)의 상태는 래치(41)로 전달되며, 신호 Out_12가 하이레벨일 경우 래치(41)의 상태가 래치(42)로 전달된다. 따라서, 제3클럭분배기(DVD3)에서제9낸드게이트(19) 전단 전체의 루프를 간주했을 경우, 전체 루프에서 거치는 전체 인버터의 수가 홀수이므로 각각 이전에 있던 상태의 반전이 이루어지며, 상기 신호 Out_12가 로우 레벨에서 하이 레벨로 상승(Rising)할 때에만 출력신호 Out_1a와 Out_1b의 반전이 이루어진다.
따라서, 제9낸드게이트(19)의 일입력인 Out_1a와 타입력인 Out_1b는 도 4에 도시된 바와 같이 된다.
그러므로 상기 Out_1a와 Out_1b를 두 입력으로 하는 제9낸드게이트(19)를 통해 출력된 신호는 제4인버터(24)에서 의해 반전이 되며, 이 신호는 다시 하나의 입력이 제5 내지 제7 인버터(25a,25b,25c)로 이루어진 반전지연부(44)를 통해 주기적인 신호인 Dvd_out이 출력된다.
또한, 상기 제4인버터(24)에서 의해 반전된 신호는 클럭발생부(45)의 다른 하나의 입력이 되어 상기 주기적인 신호인 Dvd_out와 상보적인 신호 Dvd_outz가 출력된다.
결국, 제3클럭분배기(DVD3)의 두 출력인 Dvd_out와 Dvd_outz는 도 4에 도시된 바와 같이 되며, Dvd_out의 상승에지와 Dvd_outz가 지연체인(5)과 지연모델(4)을 거친 신호인 Dvd_outz_dd의 상승에지가 일치되는 시점에서 상기 지연체인(5)의 지연이 결정되게 하고, 그 지연 양인 1클럭(1clk) 만큼 Rclk와 Fclk를 지연시켜 클럭을 발생시키게 된다.
(제2종래기술에 따른 클럭분배기)
도 5는 지연모델을 거치게 한 신호를 2클럭(2clk)뒤의 외부클럭과 비교하게끔 구성된 클럭분배기의 구성도이고, 도 7은 각 입출력신호의 타이밍도이다.
도 5 및 도 7를 참조하면, 제2종래기술에 따른 클럭분배기는 상기 제1종래기술과 동일하게 3개의 클럭분배기로 구성되었다. 하지만, 제1종래기술에서와는 달리 제1클럭분배기(DVD1)와 제2클럭분배기(DVD1)를 동일하게 사용하였다.
도 6a는 도 5에 도시된 제 1,2클럭분배기(DVD1)의 상세회로도이고, 도 6b는 제3클럭분배기(DVD3)의 상세회로도이다. 도 6a에 도시된 제1클럭분배기(DVD1)의 구성 및 동작은 도 3a에 도시된 제1종래기술에 따른 제1클럭분배기(DVD1)와 동일하며, 신호 Rclk_t1을 입력으로하여 도 7에 도시된 바와 같이 신호 Out_21을 출력으로 한다.
또한, 도 6a에 도시된 제2클럭분배기(DVD1)는 구성과 동작은 상기 제1클럭분배기(DVD1)와 동일하며, 상기 제1클럭분배기(DVD1)의 출력인 신호 Out_21을 입력으로 하여 도 7에 도시된 바와 같이 신호 Out_22을 출력으로 한다.
도 6b에 도시된 제3클럭분배기(DVD3)의 구성 및 동작은 전술한 제1종래기술의 제3클럭분배기(도 3c)와 동일하며, 상기 제2클럭분배기(DVD1)의 출력 신호 Out_22를 입력으로 하여 도 7에 도시된 바와 같이 주기적인 신호인 Dvd_out와 상보적인 신호 Dvd_outz를 출력으로 한다.
결국, 제3클럭분배기(DVD3)의 두 출력인 Dvd_out와 Dvd_outz는 도 7에 도시된 바와 같이 되며, Dvd_out의 상승에지와 Dvd_outz가 지연체인(5)과 지연모델(4)을 거친 신호인 Dvd_outz_dd의 상승에지가 일치되는 시점에서 상기 지연체인(5)의 지연이 결정되게 하고, 그 지연 양인 2클럭(2clk) 만큼 Rclk와 Fclk를 지연시켜 클럭을 발생시키게 된다.
상기 제1 및 제2 종래기술의 예에서, 제1종래기술은 전술한 바와 같이 제1클럭분배기(DVD1)(도 3a)와 제2클럭분배기(DVD2)(도 3b)를 다른 구성으로 하여 지연모델(도 1의 4)에 의해 지연된 외부 신호를 1클럭(1clk) 뒤의 외부 신호와 비교하여 clk_shift를 발생하였다. 그러나, 고주파에서 지연모델(도 1의 4)의 지연이 1클럭(1clk)보다 큰 경우에는 오동작하는 문제가 발생한다.
제1종래기술에서의 문제점을 해결하기 위해 제2종래기술에서는 상기 제1클럭분배기(DVD1)와 동일한 제2클럭분배기(DVD1)를 사용하여 지연모델(도 1의 4)에 의해 지연된 외부 신호를 2클럭(2clk) 뒤의 외부 신호와 비교하여 clk_shift를 발생하도록 하였다. 그러나, 상기 제2종래기술에서는 지연을 시켜야 하는 양이 증가함에따라 파워나 외부 신호의 흔들림에 의해 지연 클럭의 변동폭이 증가하여 데이타의 유요한 창(Valid Window)이 감소하는 문제가 발생한다.
전술한 바와 같은 종래기술에서는 1클럭(1clk)과 2클럭(2clk)뒤의 외부신호와의 비교에 대해서만 일예로 설명하였으나, 예를들어, 2클럭(2clk)과 3클럭(3clk),3클럭(3clk)과 4클럭(4clk) 등의 정수배의 클럭에 대해서도 적용된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 외부 클럭에 의한 지연 클럭의 흔들리는 문제와 고주파에서의 오동작 문제를 개선하여, DLL 동작을 안정하게 함으로써 메모리 디바이스의 동작을 개선할 수 있는 DLL 회로를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 DLL 회로의 구성블럭도,
도 2는 도 1에 따른 클럭분배기의 구성블럭도,
도 3a은 도 2에 따른 제1클럭분배기의 상세 회로도,
도 3b는 도 2에 따른 제2클럭분배기의 상세 회로도,
도 3c는 도 2에 따른 제3클럭분배기의 상세 회로도,
도 4는 도 2의 제1종래기술에 따른 타이밍도,
도 5는 도 1에 따른 다른 클럭분배기의 구성블럭도,
도 6a은 도 5에 따른 제 1,2 클럭분배기의 상세 회로도,
도 6b은 도 5에 따른 제3클럭분배기의 상세 회로도,
도 7은 도 5의 제2종래기술에 따른 타이밍도,
도 8은 본 발명에 따른 DLL 회로의 구성블럭도,
도 9는 도 8에 따른 클럭분배기의 구성블럭도,
도 10a는 도 9에 따른 제 1,2클럭분배기의 상세 회로도,
도 10b는 도 9에 따른 제 3 클럭분배기의 상세 회로도,
도 11은 도 8의 본 발명에 따른 타이밍도.
*도면의 주요부분에 대한 설명
1 : 제1입력버퍼
2 : 제2입력버퍼
3 : 클럭분배기
4 : 지연모델
5 : 지연체인
6 : 위상비교기
상기의 목적을 달성하기 위한 본 발명의 지연 고정 루프는 제1클럭신호를 입력받는 제1입력버퍼; 제2클럭신호 Rclk를 입력받는 제2입력버퍼; 상기 제2입력버퍼의 출력신호와 상기 제1입력버퍼의 출력신호를 입력받아 상기 제2클럭신호의 n+1/2 주기의 하이레벨과 상기 제2클럭신호의 N+1/2 주기의 로우 레벨을 갖는 제1클럭분배신호 및 상기 제1클럭분배신호와 상보적인 신호인 제2클럭분배신호를 출력하는 클럭분배기; 상기 제1 및 제2 입력버퍼의 각 출력신호에 대응되는 DLL신호와 클럭분배신호에 대응되는 DLL신호를 출력하는 지연체인; 상기 지연체인으로부터의 신호를 피드백 입력받아 모델링된 지연 값만큼 지연된 신호를 출력하는 지연모델; 상기 지연모델의 출력 신호를 상기 클럭분배기의 출력신호와 비교하여 지연체인의 지연 값을 결정하기 위한 클럭쉬프트 신호를 상기 지연체인으로 출력하는 위상비교기를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 8은 제1클럭신호 Fclk를 클럭분배기의 또다른 입력으로 하도록 구성되어 외부클럭에 의한 지연 클럭의 흔들리는 문제와 고주파에서의 오동작 문제를 개선한 본 발명의 구성블럭도이다.
이하, 본 발명의 실시예에 대해서 상기 도 8을 참조하면, 본 발명의 지연고정루프 회로는 제1클럭신호 Fclk를 입력받는 제1입력버퍼(1), 제2클럭신호 Rclk를 입력받는 제2입력버퍼(2), 상기 제2입력버퍼(2)의 출력신호 Rclk_t1와 상기 제1입력버퍼(1)의 출력신호 Fclk_t1을 입력받아 상기 제2클럭신호 Rclk의 n+1/2 주기의 하이레벨과 N+1/2 주기의 로우레벨을 갖는 제1클럭분배신호 Dvd_out 및 상기 제1클럭분배신호 Dvd_out의 상보적인 신호 Dvd_outz를 출력하는 클럭분배기(3), 상기 제1 및 제2 입력버퍼(1, 2)의 각 출력신호 Fclk_t1및 Rclk_t1에 대응되는 DLL신호 Fclk_dll 및 Rclk_dll와 클럭분배신호 Dvd_outz에 대응되는 DLL신호 Dvd_outz_d를 출력하는 지연체인(5), 상기 지연체인(5)으로부터의 신호 Dvd_outz-d를 피드백 입력받아 모델링된 지연 값만큼 지연된 신호 Dvd_outz_dd를 출력하는 지연모델(4), 상기 신호 지연모델(4)의 출력 신호 Dvd_outz_dd를 상기 클럭분배기(3)의 출력신호 Dvd_out과 비교하여 지연체인(5)의 지연 값을 결정하기 위한 클럭쉬프트 신호 clk_shift를 상기 지연체인(5)으로 출력하는 위상비교기를 포함한다.
여기서, 상기 제1클럭신호 Fclk와 제2클럭신호 Rclk는 서로 상보적인 클럭신호이며, 클럭분배신호 Dvd_out 및 Dvd_outz 역시 서로 상보적인 클럭신호이며, n과N은 자연수로서 제2클럭신호 Rclk의 클럭 주기를 나타낸다.
또한, 종래기술과 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
도 9는 지연모델을 거치게 한 신호를 n+1/2클럭 뒤의 외부클럭과 비교하게끔 구성된 클럭분배기의 구성도이고, 도 11는 각 입출력신호의 타이밍도이다.
도 8 및 도 9를 참조하면, 본 발명에 따른 클럭분배기는 3개의 클럭분배기로 구성된다. 즉, 제2입력버퍼(도 8의 2)의 출력신호 Rclk_t1을 입력받는 제1클럭분배기(DVD1)와, 제1클럭분배기(DVD1)의 출력을 입력받는 제2클럭분배기(DVD1)와 제2클럭분배기의 출력과 제1클럭신호 Fclk를 입력받아 지연모델(도 8의 4)을 거치는 신호를 n+1/2클럭 뒤의 외부신호와 하기 위하여 비교위상비교기(도 8의 6)로 n+1/2클럭의 하이레벨과 N+1/2 주기의 로우 레벨을 갖는 주기적인 신호 Dvd_out을 출력하고 지연체인(도 8의 5)으로 상기 Dvd_out과 상보적인 신호 Dvd_outz를 출력하는 제3클럭분배기(DVD3)로 이루어진다.
도 10a는 도 9에 도시된 제1클럭분배기(DVD1)의 상세회로도이고, 도 3b는 제3클럭분배기(DVD3)의 상세회로도이다.
도 10a를 참조하면, 제1클럭분배기(DVD1)는 신호 Rclk_t1을 일입력으로 하는 제1낸드게이트(11)와, 신호 Rclk_t1을 입력으로 하는 제1인버터(21)와, 제1인버터(21)의 출력을 일입력으로 하는 제2낸드게이트(12)와, 신호 Rclk_t1을 일입력으로 하는 제3낸드게이트(13)와, 제1인버터(21)의 출력을 일입력으로하는 제4낸드게이트(14)와, 제1낸드게이트(11)의 출력을 일입력으로 하고 자신의 출력이 제2낸드게이트(12)의 타입력단에 연결된 제5낸드게이트(15)와, 제3 및 제5낸드게이트(13, 15)의 출력을 입력받고 자신의 출력이 제4 및 제5낸드게이트(14, 15)의 타입력단에 연결된 제6낸드게이트(16)와 제4낸드게이트(14)의 출력을 일입력으로하고 자신의 출력이 제1낸드게이트(11)에 연결된 제7낸드게이트(17)와, 제2 및 제7낸드게이트(12, 17)의 출력을 입력으로하고, 자신의 출력이 제3 및 제7낸드게이트(13, 17)의 각 타입력단에 연결된 제8낸드게이트(18)와, 상기 제1낸드게이트(11)의 출력을 게이트 입력으로하고 공급전원단(VCC)과 출력노드(N2) 사이에 소스-드레인 경로가 형성되는 피모스트렌지스터(31)와, 출력노드(N2)에 드레인이 접속되고 게이트로 제8낸드게이트(18)의 출력을 입력받는 제1엔모스트랜지스터(32)와, 제1엔모스트랜지스터(32)의 소스에 자신의 드레인이 연결되고 게이트로 신호 Rclk_t1을 입력받으며 소스가 접지전원단(GND)에 연결된 제2엔모스트랜지스터(33)와, 출력노드(N2)를 래치시켜 신호 Out_31을 출력하는 제2 및 제3인버터(22, 23)로 구성되어 있다.
여기서, 제7낸드게이트(17)와 제8낸드게이트(18)가 하나의 래치(41)를 구성하고, 제5낸드게이트(15)와 제6낸드게이트(16) 역시 래치(41)를 구성하며, 제2 및 제3인버터(22, 23)도 래치(43)를 구성하게 된다.
상기 한 구성에 따라 도 11에 도시된 바와 같이, 제1클럭분배기(DVD1)는 신호 Rclk_t1의 라이징(Rising) 에지에서만 출력신호 Out_31이 하이에서 로우로 로우에서 하이로 천이되고 그 밖의 구간에서는 출력신호 Out_31이 이전 데이터로 래치되도록 하므로써, 신호 Rclk_t1의 클럭 2주기를 1주기로 하는 형태의 출력 Out_11을 생성하게 되는 바, 이를 구체적으로 살펴본다.
신호 Rclk_t1이 로우 레벨인 경우, 제1낸드게이트(11)는 다른 하나의 입력 값에 관계없이 하이 레벨이 된다. 따라서, 제1낸드게이트(11)의 출력을 입력으로 하는 피모스트랜지스터(31)는 게이트단자의 입력이 하이 레벨이므로 오프가 된다. 또한, 로우 레벨의 신호 Rclk_t1을 게이트단자의 입력으로 하는 엔모스트랜지스터(32)도 오프가 된다. 따라서, 출력노드 N2의 값은 변화가 없어 래치(43)는 이전 상태를 유지한다. 그리고, 신호 Rclk_t1이 로우 레벨이므로 래치(42)가 인에이블되고 제2 및 제4낸드게이트(12, 14)는 인버터로 동작하여 래치(42)의 상태를 래치(41)로 전달하게 된다.
한편, 신호 Rclk_t1이 하이 레벨인 경우, 제2 및 제4낸드게이트(12, 14)의 출력은 모두 하이 레벨이 되고 이에 의해 래치(41)는 인에이블되어 래치(41)의 상태(하이 또는 로우)는 래치(42)로 전달되게 된다.
결국, 래치(41)와 래치(42)의 관계는, 신호 Rclk_t1이 로우 레벨일 경우 래치(42)의 상태는 래치(41)로 전달되며, 신호 Rclk_t1이 하이레벨일 경우 래치(41)의 상태가 래치(42)로 전달된다. 따라서, 제1클럭분배기(DVD1) 전체의 루프를 간주했을 경우, 전체 루프에서 거치는 전체 인버터의 수가 홀수이므로 각각 이전에 있던 상태의 반전이 이루어지며, 상기 신호 Rclk_t1이 로우 레벨에서 하이 레벨로 상승(Rising)할 때에만 출력신호 Out_31의 반전이 이루어진다.
또한, 도 9에 도시된 제2클럭분배기(DVD1)는 구성과 동작은 상기 제1클럭분배기(DVD1)와 동일하며, 상기 제1클럭분배기(DVD1)의 출력인 신호 Out_31을 입력으로 하여 도 11에 도시된 바와 같이 신호 Out_32를 출력으로 한다.
도 10b는 제3클럭분배기(DVD3)의 상세 회로도이다. 도 10c에 도시된 구성은 제2입력버퍼의 출력 Rclk_t1을 일입력으로 하며 출력을 제1출력노드 신호 Out_3a로 하는 제1낸드게이트(11), 상기 제2입력버퍼의 출력 Rclk_t1을 입력으로 하는 제1인버터(21), 상기 제1인버터(21)의 출력을 일입력으로 하는 제2낸드게이트(12),상기 제2입력버퍼의 출력 Rclk_t1을 일입력으로 하는 제3낸드게이트(13), 상기 제1인버터(21)의 출력을 일입력으로하는 제4낸드게이트(14), 상기 제1낸드게이트(11)의 출력을 일입력으로 하고 자신의 출력이 상기 제2낸드게이트(12)의 타입력단에 연결된 제5낸드게이트(15), 상기 제3 및 제5낸드게이트(13, 15)의 출력을 입력받고 자신의 출력이 상기 제4 및 제5낸드게이트의 타입력단에 연결된 제6낸드게이트(16), 상기 제4낸드게이트(14)의 출력을 일입력으로하고 자신의 출력이 상기 제1낸드게이트(11)에 연결된 제7낸드게이트(17), 상기 제2 및 제7낸드게이트(12, 17)의 출력을 입력으로하고, 자신의 출력이 상기 제3 및 제7낸드게이트(13, 17)의 각 타입력단에 연결된 제8낸드게이트, 상기 제1출력노드의 신호 Out_3a를 게이트 입력으로하고 공급전원단(VCC)과 제2출력노드 Out_3b 사이에 소스-드레인 경로가 형성되는 피모스트렌지스터(31), 상기 제2출력노드 Out_3b에 드레인이 접속되고 게이트로 제8낸드게이트(18)의 출력을 입력받는 제1엔모스트랜지스터(32), 상기 제1엔모스트랜지스터(32)의 소스에 자신의 드레인이 연결되고 게이트로 상기 제2클럭분배기의 출력신호 Out_32를 입력받으며, 소스가 접지전원단에 연결된 제2엔모스트랜지스터(33), 상기 제2출력노드 Out_3b를 래치시켜 신호를 출력하는 제2 및 제3인버터(22, 23), 상기 제1출력노드의 신호 Out_3a를 일입력으로 하고 상기 제2출력노드의 신호 Out_3b를 타입력으로 하여 제3출력노드 신호 Out_3c를 출력으로 하는 제9낸드게이트(19), 상기 제1입력버퍼의 출력신호 Fclk_t1을 입력받아 반전시키는 제4인버터(28), 상기 제1입력버퍼의 출력신호 Fclk_t1을 NMOS 게이트 단자의 입력으로 하며 상기 제4인버터(28)의 출력을 PMOS 게이트 단자의 입력으로 하여, 상기 제3출력노드의 신호 Out_3c를 1/2 클럭 만큼 쉬프트시켜 다음 단으로 출력하는 CMOS 전달게이트(60), 상기 CMOS 전달게이트(60)의 출력을 하나의 입력으로 하고 상기 제3출력노드의 신호 Out_3c를 다른 하나의 입력으로 하는 제10낸드게이트(19a), 상기 제10낸드게이트(19a)의 하나의 출력을 입력받아 반전 및 지연을 하기 위해 제5 내지 제7인버터(25a, 25b, 25c)가 직렬로 접속되어 주기적인 제1클럭분배신호 Dvd_out을 출력하는 반전지연부(44), 상기 제10낸드게이트(19a)의 다른 하나의 출력을 일입력으로 하고 상기 제10낸드게이트(19a)의 또 다른 하나의 출력이 제8 내지 13인버터(26a ∼ 26f)에지연된 출력신호를 타입력으로 하는 노아게이트(50)와 상기 노아게이트(50)의 출력을 반전시키는 제14인버터(27)로 이루어져 상기 제1클럭분배신호 Dvd_out의 상보적인 제2클럭분배신호 Dvd_outz를 출력하는 클럭발생부(45)를 구비한다.
그리고, 제1클럭분배기(DVD1)와 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
제3클럭분배기(DVD3)에서 신호 Out_32가 로우 레벨인 경우, 제1낸드게이트(11)는 다른 하나의 입력 값에 관계없이 하이 레벨이 된다. 따라서, 제1낸드게이트(11)의 출력을 입력으로 하는 피모스트랜지스터(31)는 게이트단자의 입력이 하이 레벨이므로 오프가 된다. 또한, 로우 레벨의 신호 Out_32를 게이트단자의 입력으로 하는 엔모스트랜지스터(32)도 오프가 된다. 따라서, Out_1b의 값은 변화가 없어 래치(43)는 이전 상태를 유지한다. 그리고, 신호 Out_32가 로우 레벨이므로 래치(42)가 인에이블되고 제2 및 제4낸드게이트(12, 14)는 인버터로 동작하여 래치(42)의 상태를 래치(41)로 전달하게 된다.
한편, 신호 Out_32가 하이 레벨인 경우, 제2 및 제4낸드게이트(12, 14)의 출력은 모두 하이 레벨이 되고 이에 의해 래치(41)는 인에이블되어 래치(41)의 상태(하이 또는 로우)는 래치(42)로 전달되게 된다.
결국, 래치(41)와 래치(42)의 관계는, 신호 Out_32가 로우 레벨일 경우 래치(42)의 상태는 래치(41)로 전달되며, 신호 Out_32가 하이레벨일 경우 래치(41)의 상태가 래치(42)로 전달된다. 따라서, 제3클럭분배기(DVD3)에서제9낸드게이트(19) 전단 전체의 루프를 간주했을 경우, 전체 루프에서 거치는 전체 인버터의 수가 홀수이므로 각각 이전에 있던 상태의 반전이 이루어지며, 상기 신호 Out_32가 로우 레벨에서 하이 레벨로 천이될 때에만 출력신호 Out_3a와 Out_3b의 반전이 이루어진다.
따라서, 제9낸드게이트(19)의 일입력인 Out_3a와 타입력인 Out_3b는 도 11에 도시된 바와 같이 된다.
그러므로, 상기 신호 Out_3a와 Out_3b를 두 입력으로 하는 제9낸드게이트(19)를 통해 출력된 신호는 도 11에 도시된 바와 같이 Out_3c된다. 다시 상기 신호 Out_3c는 Fclk_t1을 기준클럭으로 하는 CMOS 전달게이트(60)를 통해 제10낸드게이트(19a)의 일입력이 되며, Out_3c는 상기 제10낸드게이트(19a)의 타입력이 된다. 제10낸드게이트(19a)의 출력신호는 다시 하나의 입력이 제5 내지 제7 인버터(25a, 25b, 25c)로 이루어진 반전지연부(44)를 통해 주기적인 신호인 Dvd_out이 출력된다.
또한, 상기 제10낸드게이트(19a)의 출력신호는 클럭발생부(45)의 다른 하나의 입력이 되어 상기 주기적인 신호인 Dvd_out와 상보적인 신호 Dvd_outz가 출력된다.
결국, 제3클럭분배기(DVD3)의 두 출력인 Dvd_out와 Dvd_outz는 도 11에 도시된 바와 같이 되며, Dvd_out의 상승에지와 Dvd_outz가 지연체인(5)과 지연모델(4)을 거친 신호인 Dvd_outz_dd의 상승에지가 일치되는 시점에서 상기 지연체인(5)의지연이 결정되게 하고, 그 지연 양인 3/2클럭(3/2clk) 만큼 Rclk와 Fclk를 지연시켜 클럭을 발생시키게 된다.
상술한 것처럼 본 발명의 클럭분배기는 제3클럭분배기에 제1클럭신호와 CMOS 전달게이트를 사용하여 클럭쉬프트 신호를 발생함으로써 지연모델을 거친 신호를 제2클럭신호의 n(정수)배가 아닌 n+1/2 배의 외부클럭과 비교하여 고주파 영역에서의 안정된 동작과 외부 클럭의 변화에 따른 DLL 클럭의 안정화를 기하도록 하였다.
또한, 본 발명의 실시예에서는 하이 레벨이 3/2클럭(3/2clk)이고, 로우 레벨이 13/2클럭인 제1클럭분배신호를 예로 들었으나, 하이 레벨이 n+1/2 클럭이고 로우 레벨이 N+1/2 클럭인 제1클럭분배신호에 적용이 가능하다.
상술한 바와 같은 본 발명의 지연고정루프 회로에서는, 클럭분배기의 최종 단에 제1클럭신호를 기준클럭으로 하는 CMOS 전달 게이트를 추가하여, 외부 클럭이 지연모델에 의해 지연된 신호를 제2클럭신호의 상승 천이를 기준으로 n+1/2 클럭 뒤의 외부신호와 비교하게 함으로써,
1. 파워나 외부 클럭의 흔들림에 의한 지연 클럭의 흔들리는 문제를 줄이는 것과
2. 고주파에서의 오동작 문제를 개선하여 디바이스의 특성개선을 가져오는 효과가 있다.

Claims (4)

  1. 메모리소자의 지연고정루프 회로에 있어서,
    제1클럭신호를 입력받는 제1입력버퍼;
    제2클럭신호를 입력받는 제2입력버퍼;
    상기 제2입력버퍼의 출력신호와 상기 제1입력버퍼의 출력신호를 입력받아 상기 제2클럭신호의 n(정수)+1/2 주기의 하이레벨과 상기 제2클럭신호의 N(정수)+1/2 주기의 로우 레벨을 갖는 제1클럭분배신호와, 상기 제1클럭분배신호와 상보적인 신호인 제2클럭분배신호를 출력하는 클럭분배기;
    상기 제1 및 제2 입력버퍼의 각 출력신호에 대응되는 DLL신호와 클럭분배신호에 대응되는 DLL신호를 출력하는 지연체인;
    상기 지연체인으로부터의 신호를 피드백 입력받아 모델링된 지연 값만큼 지연된 신호를 출력하는 지연모델; 및
    상기 지연모델의 출력 신호를 상기 클럭분배기의 출력신호와 비교하여 상기 지연체인의 지연 값을 결정하기 위한 클럭쉬프트 신호를 상기 지연체인으로 출력하는 위상비교기
    를 포함하여 구성됨을 특징으로 하는 지연고정루프 회로.
  2. 제 1 항에 있어서,
    상기 클럭분배기는
    제2입력버퍼의 출력신호를 입력받는 제1클럭분배기;
    상기 제1클럭분배기의 출력을 입력받는 제2클럭분배기; 및
    상기 제2클럭분배기의 출력과 상기 제1입력버퍼의 츨력신호를 입력받아 지연모델을 거치는 신호를 n+1/2클럭 뒤의 외부신호와 비교하기 위하여 위상비교기로 n+1/2클럭의 하이레벨과 N+1/2 주기의 로우 레벨을 갖는 주기적인 제1클럭분배신호를 출력하고, 상기 지연체인으로 상기 제1클럭분배신호와 상보적인 제2클럭분배신호를 출력하는 제3클럭분배기
    를 포함하여 구성됨을 특징으로 하는 지연고정루프 회로.
  3. 제 2 항에 있어서,
    상기 제 1,2클럭분배기는
    상기 제2입력버퍼의 출력을 일입력으로 하는 제1낸드게이트;
    상기 제2입력버퍼의 출력을 입력으로 하는 제1인버터;
    상기 제1인버터의 출력을 일입력으로 하는 제2낸드게이트;
    상기 제2입력버퍼의 출력을 일입력으로 하는 제3낸드게이트;
    상기 제1인버터의 출력을 일입력으로하는 제4낸드게이트;
    상기 제1낸드게이트의 출력을 일입력으로 하고 자신의 출력이 상기 제2낸드게이트의 타입력단에 연결된 제5낸드게이트;
    상기 제3 및 제5낸드게이트의 출력을 입력받고 자신의 출력이 상기 제4 및 제5낸드게이트의 타입력단에 연결된 제6낸드게이트;
    상기 제4낸드게이트의 출력을 일입력으로하고 자신의 출력이 상기 제1낸드게이트에 연결된 제7낸드게이트;
    상기 제2 및 제7낸드게이트의 출력을 입력으로하고, 자신의 출력이 상기 제3 및 제7낸드게이트의 각 타입력단에 연결된 제8낸드게이트;
    상기 제1낸드게이트의 출력을 게이트 입력으로하고 공급전원단과 출력노드 사이에 소스-드레인 경로가 형성되는 피모스트렌지스터;
    상기 출력노드에 드레인이 접속되고 게이트로 제8낸드게이트의 출력을 입력받는 제1엔모스트랜지스터;
    상기 제1엔모스트랜지스터의 소스에 자신의 드레인이 연결되고 게이트로 상기 제2클럭신호를 입력받으며, 소스가 접지전원단에 연결된 제2엔모스트랜지스터; 및
    상기 출력노드를 래치시켜 신호를 출력하는 제2 및 제3인버터
    를 포함하여 구성됨을 특징으로 하는 지연고정루프 회로.
  4. 제 2 항에 있어서,
    상기 제3클럭분배기는,
    제2입력버퍼의 출력을 일입력으로 하며 출력을 제1노드로 하는 제1낸드게이트;
    상기 제2입력버퍼의 출력을 입력으로 하는 제1인버터;
    상기 제1인버터의 출력을 일입력으로 하는 제2낸드게이트;
    상기 제2입력버퍼의 출력을 일입력으로 하는 제3낸드게이트;
    상기 제1인버터의 출력을 일입력으로하는 제4낸드게이트;
    상기 제1낸드게이트의 출력을 일입력으로 하고 자신의 출력이 상기 제2낸드게이트의 타입력단에 연결된 제5낸드게이트;
    상기 제3 및 제5낸드게이트의 출력을 입력받고 자신의 출력이 상기 제4 및 제5낸드게이트의 타입력단에 연결된 제6낸드게이트;
    상기 제4낸드게이트의 출력을 일입력으로하고 자신의 출력이 상기 제1낸드게이트에 연결된 제7낸드게이트;
    상기 제2 및 제7낸드게이트의 출력을 입력으로하고, 자신의 출력이 상기 제3 및 제7낸드게이트의 각 타입력단에 연결된 제8낸드게이트;
    상기 제1낸드게이트의 출력을 게이트 입력으로하고 공급전원단과 제2출력노드 사이에 소스-드레인 경로가 형성되는 피모스트렌지스터;
    상기 제2출력노드에 드레인이 접속되고 게이트로 제8낸드게이트의 출력을 입력받는 제1엔모스트랜지스터;
    상기 제1엔모스트랜지스터의 소스에 자신의 드레인이 연결되고 게이트로 상기 제2클럭분배기의 출력신호를 입력받으며, 소스가 접지전원단에 연결된 제2엔모스트랜지스터;
    상기 제2출력노드를 래치시켜 신호를 출력하는 제2 및 제3인버터;
    상기 제1출력노드의 신호를 일입력으로 하고 상기 제2출력노드의 신호를 타입력으로 하여 제3출력노드 신호를 출력으로 하는 제9낸드게이트;
    상기 제1입력버퍼의 출력신호를 입력받아 반전시키는 제4인버터;
    상기 제1입력버퍼의 출력신호을 NMOS 게이트 단자의 입력으로 하며 상기 제4인버터의 출력을 PMOS 게이트 단자의 입력으로 하여, 상기 제3출력노드의 신호를 1/2 클럭 만큼 쉬프트시켜 다음 단으로 출력하는 CMOS 전달게이트;
    상기 CMOS 전달게이트의 출력을 하나의 입력으로 하고 상기 제3출력노드의 신호를 다른 하나의 입력으로 하는 제10낸드게이트;
    상기 제10낸드게이트의 하나의 출력을 입력받아 반전 및 지연을 하기 위해 제5 내지 제7인버터가 직렬로 접속되어 주기적인 제1클럭분배신호를 출력하는 반전지연부;
    상기 제10낸드게이트의 다른 하나의 출력을 일입력으로 하고 상기 제10낸드게이트의 또 다른 하나의 출력이 제8 내지 13인버터에 지연된 출력신호를 타입력으로 하는 노아게이트와, 상기 노아게이트의 출력을 반전시키는 제14인버터로 이루어져 상기 제1클럭분배신호의 상보적인 제2클럭분배신호를 출력하는 클럭발생부
    를 포함하여 구성됨을 특징으로 하는 지연고정루프 회로.
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