JP2877206B2 - Ｐｌｌ - Google Patents
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- 238000009499 grossing Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 25
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬに関し、特
に、ＶＣＯ制御回路に不感帯が存在するＰＬＬに関す
る。
に、ＶＣＯ制御回路に不感帯が存在するＰＬＬに関す
る。
【０００２】
【従来の技術】一般に、通信装置等の分野では、入力信
号に同期したクロック信号を取り出すために、ＰＬＬ
（Phase Locked Loop ：位相同期回路）が利用される。
号に同期したクロック信号を取り出すために、ＰＬＬ
（Phase Locked Loop ：位相同期回路）が利用される。
【０００３】従来のＰＬＬの一例を図６に示す。図６に
示すように、従来のＰＬＬは、位相比較器６１、チャー
ジポンプ６２、フィルタ６３、ＶＣＯ制御回路６４、及
びＶＣＯ（Voltage Controlled Oscillator ：電圧制御
発振器）６５を有している。
示すように、従来のＰＬＬは、位相比較器６１、チャー
ジポンプ６２、フィルタ６３、ＶＣＯ制御回路６４、及
びＶＣＯ（Voltage Controlled Oscillator ：電圧制御
発振器）６５を有している。
【０００４】位相比較器６１は、入力端子６６に入力さ
れた入力信号と、ＶＣＯ６５から出力されたクロック信
号との位相を比較し、チャージ信号またはディスチャー
ジ信号を出力する。即ち、位相比較器６１は、入力信号
に対してクロック信号の位相が遅れているときはチャー
ジ信号を出力し、逆に、入力信号に対してクロック信号
の位相が進んでいるときはディスチャージ信号を出力す
る。
れた入力信号と、ＶＣＯ６５から出力されたクロック信
号との位相を比較し、チャージ信号またはディスチャー
ジ信号を出力する。即ち、位相比較器６１は、入力信号
に対してクロック信号の位相が遅れているときはチャー
ジ信号を出力し、逆に、入力信号に対してクロック信号
の位相が進んでいるときはディスチャージ信号を出力す
る。
【０００５】チャージポンプ６２は、位相比較器６１か
らのチャージ信号及びディスチャージ信号に基づいて、
次段のフィルタ６３に含まれるキャパシターの充放電を
行う。即ち、チャージポンプ６２は、チャージ信号が入
力されると、内蔵する充電用の電流源からの電流をフィ
ルタ６３へ出力してフィルタ６３のキャパシターを充電
する。また、チャージポンプ６２は、ディスチャージ信
号が入力されると、内蔵する放電用電流源を用いて、フ
ィルタ６３のキャパシターを放電させる。
らのチャージ信号及びディスチャージ信号に基づいて、
次段のフィルタ６３に含まれるキャパシターの充放電を
行う。即ち、チャージポンプ６２は、チャージ信号が入
力されると、内蔵する充電用の電流源からの電流をフィ
ルタ６３へ出力してフィルタ６３のキャパシターを充電
する。また、チャージポンプ６２は、ディスチャージ信
号が入力されると、内蔵する放電用電流源を用いて、フ
ィルタ６３のキャパシターを放電させる。
【０００６】フィルタ６３は、例えば、キャパシターと
抵抗器とで構成され、チャージポンプからの充放電によ
り出力電圧Ｖf を発生する。また、このフィルタ６３
は、ＰＬＬの時定数を決定する。
抵抗器とで構成され、チャージポンプからの充放電によ
り出力電圧Ｖf を発生する。また、このフィルタ６３
は、ＰＬＬの時定数を決定する。
【０００７】ＶＣＯ制御回路６４は、フィルタ６３の出
力電圧を電流に変換し、その電流によってＶＣＯ６５の
発振周波数を制御する。このＶＣＯ制御回路６４は、例
えば、図７に示すように構成される。
力電圧を電流に変換し、その電流によってＶＣＯ６５の
発振周波数を制御する。このＶＣＯ制御回路６４は、例
えば、図７に示すように構成される。
【０００８】図７を参照すると、ＶＣＯ制御回路６４
は、ＮＭＯＳトランジスタ７０、７１、電流源７２、Ｐ
ＭＯＳ７３、７４、７５、及び、ＮＭＯＳ７６を有して
いる。ＮＭＯＳ７０、７１と、電流源７２とは、差動回
路を構成し、ＰＭＯＳ７３、７４は、この差動回路にお
ける負荷として用いられる。また、ＰＭＯＳ７３とＰＭ
ＯＳ７５とは、カレントミラーを構成しており、ＰＭＯ
Ｓ７３に電流が流れると、ＰＭＯＳ７５にそれと等しい
電流が流れる。また、ＮＭＯＳ７６は、ＶＣＯ６５内部
の電流源とカレントミラーを構成しており、ＮＭＯＳ７
６に電流が流れると、ＶＣＯ６５内部の電流源に、それ
と等しい電流が流れる。
は、ＮＭＯＳトランジスタ７０、７１、電流源７２、Ｐ
ＭＯＳ７３、７４、７５、及び、ＮＭＯＳ７６を有して
いる。ＮＭＯＳ７０、７１と、電流源７２とは、差動回
路を構成し、ＰＭＯＳ７３、７４は、この差動回路にお
ける負荷として用いられる。また、ＰＭＯＳ７３とＰＭ
ＯＳ７５とは、カレントミラーを構成しており、ＰＭＯ
Ｓ７３に電流が流れると、ＰＭＯＳ７５にそれと等しい
電流が流れる。また、ＮＭＯＳ７６は、ＶＣＯ６５内部
の電流源とカレントミラーを構成しており、ＮＭＯＳ７
６に電流が流れると、ＶＣＯ６５内部の電流源に、それ
と等しい電流が流れる。
【０００９】フィルタ６３からの入力電圧Ｖf が変化す
ると、その電位変化に伴い、ＰＭＯＳ７３に流れる電流
が変化する。これにより、ＰＭＯＳ７５に流れる電流が
変化して、即ち、ＮＭＯＳ７６に流れる電流が変化し
て、ＶＣＯ６５内部の電流源に流れる電流が変化する。
その結果、ＶＣＯ６５の発振周波数が変化する。
ると、その電位変化に伴い、ＰＭＯＳ７３に流れる電流
が変化する。これにより、ＰＭＯＳ７５に流れる電流が
変化して、即ち、ＮＭＯＳ７６に流れる電流が変化し
て、ＶＣＯ６５内部の電流源に流れる電流が変化する。
その結果、ＶＣＯ６５の発振周波数が変化する。
【００１０】
【発明が解決しようとする課題】従来のＰＬＬでは、チ
ャージポンプを用いているので、フィルタの出力電圧
は、０Ｖから電源電圧Ｖccまで変化する。ところが、従
来のＶＣＯ制御回路では、図８に示すように、入力電圧
の変化に対して出力電流の値が変化しない領域（不感
帯）が存在する。このように、ＶＣＯ制御回路に不感帯
が存在すると、フィルタの出力電圧Ｖf が、その不感帯
の領域内にある場合、ＰＬＬにおいてフィードバックが
かからなくなり、入力信号に対してＶＣＯからのクロッ
ク信号が同期しなくなるという問題点がある。
ャージポンプを用いているので、フィルタの出力電圧
は、０Ｖから電源電圧Ｖccまで変化する。ところが、従
来のＶＣＯ制御回路では、図８に示すように、入力電圧
の変化に対して出力電流の値が変化しない領域（不感
帯）が存在する。このように、ＶＣＯ制御回路に不感帯
が存在すると、フィルタの出力電圧Ｖf が、その不感帯
の領域内にある場合、ＰＬＬにおいてフィードバックが
かからなくなり、入力信号に対してＶＣＯからのクロッ
ク信号が同期しなくなるという問題点がある。
【００１１】本発明は、ＶＣＯ制御回路に不感帯が存在
する場合においても、入力信号に対して同期を確立でき
るＰＬＬを提供することを目的とする。
する場合においても、入力信号に対して同期を確立でき
るＰＬＬを提供することを目的とする。
【００１２】なお、特開平５−２０６８４５号公報等
に、チャージポンプの不感帯による影響を除去する方法
が種々提案されているが、いずれも、ＶＣＯ制御回路に
おける不感帯については、全く考慮されていない。
に、チャージポンプの不感帯による影響を除去する方法
が種々提案されているが、いずれも、ＶＣＯ制御回路に
おける不感帯については、全く考慮されていない。
【００１３】
【課題を解決するための手段】本発明によれば、発振器
と、入力される電圧に応じて前記発振器の発信周波数を
制御する制御回路と、前記発振器が出力する出力信号と
外部からの入力信号との位相差を検出し、該位相差に応
じてチャージ信号及びディスチャージ信号のうちいずれ
か一方を出力する位相比較器と、前記チャージ信号と前
記ディスチャージ信号とに応答して出力電流を発生する
チャージポンプと、前記出力電流を平滑化して出力電圧
を発生し前記制御回路に供給するループフィルタとを有
するＰＬＬにおいて、前記出力電圧を所定の参照電圧と
比較する電圧比較手段と、該電圧比較手段の比較結果に
基づいて、前記チャージ信号及び前記ディスチャージ信
号の少なくとも一方を無効にする信号無効手段を設けた
ことを特徴とするＰＬＬが得られる。
と、入力される電圧に応じて前記発振器の発信周波数を
制御する制御回路と、前記発振器が出力する出力信号と
外部からの入力信号との位相差を検出し、該位相差に応
じてチャージ信号及びディスチャージ信号のうちいずれ
か一方を出力する位相比較器と、前記チャージ信号と前
記ディスチャージ信号とに応答して出力電流を発生する
チャージポンプと、前記出力電流を平滑化して出力電圧
を発生し前記制御回路に供給するループフィルタとを有
するＰＬＬにおいて、前記出力電圧を所定の参照電圧と
比較する電圧比較手段と、該電圧比較手段の比較結果に
基づいて、前記チャージ信号及び前記ディスチャージ信
号の少なくとも一方を無効にする信号無効手段を設けた
ことを特徴とするＰＬＬが得られる。
【００１４】なお、本発明では、前記出力電圧が前記参
照電圧よりも低い場合に、前記信号無効手段が、前記デ
ィスチャージ信号を無効にするようにしてもよいし、前
記出力電圧が前記参照電圧以上の場合に、前記チャージ
信号を無効にするようにしてもよい。あるいは、前記電
圧比較手段が、前記出力電圧と第１の参照電圧とを比較
する第１の比較器と、前記出力電圧と前記第１の参照電
圧よりも高い第２の参照電圧とを比較する第２の比較器
とを有し、前記信号無効手段が、前記出力電圧が前記第
１の参照電圧よりも低い場合に、前記ディスチャージ信
号を無効にし、前記出力電圧が前記第２の参照電圧以上
の場合に、前記チャージ信号を無効にするようにしても
よい。
照電圧よりも低い場合に、前記信号無効手段が、前記デ
ィスチャージ信号を無効にするようにしてもよいし、前
記出力電圧が前記参照電圧以上の場合に、前記チャージ
信号を無効にするようにしてもよい。あるいは、前記電
圧比較手段が、前記出力電圧と第１の参照電圧とを比較
する第１の比較器と、前記出力電圧と前記第１の参照電
圧よりも高い第２の参照電圧とを比較する第２の比較器
とを有し、前記信号無効手段が、前記出力電圧が前記第
１の参照電圧よりも低い場合に、前記ディスチャージ信
号を無効にし、前記出力電圧が前記第２の参照電圧以上
の場合に、前記チャージ信号を無効にするようにしても
よい。
【００１５】より具体的には、本発明によれば、前記チ
ャージポンプが、電源電圧が供給される電源端子と、接
地されるグランド端子と、前記チャージ信号が入力され
るチャージ信号入力端子と、前記ディスチャージ信号が
入力されるディスチャージ信号入力端子と、前記出力電
流を供給する出力端子と、前記電源端子に接続された第
１の電流源と、ソースが前記第１の電流源に、ドレイン
が前記出力端子に、ゲートが前記チャージ信号入力端子
に接続された第１のＰＭＯＳと、ドレインが前記出力端
子に、ゲートが前記ディスチャージ信号入力端子に接続
された第１のＮＭＯＳと、該第１のＮＭＯＳのソースと
前記グランド端子との間に接続された第２の電流源とを
有し、前記信号無効手段が、前記ディスチャージ信号入
力端子と前記第１のＮＭＯＳとの間に挿入されるよう
に、ドレインが前記ディスチャージ信号入力端子に、ソ
ースが前記第１のＮＭＯＳのゲートに接続された第２の
ＮＭＯＳと、ドレインが前記第１のＮＭＯＳのゲート
に、ソースが前記グランド端子に接続された第３のＮＭ
ＯＳと、入力端子が前記第３のＮＭＯＳのゲートに、出
力端子が前記第２のＮＭＯＳのゲートに接続されたイン
バータとを有し、前記第３のＮＭＯＳのゲートに前記比
較手段からの比較結果を供給するようにしたことを特徴
とするＰＬＬが得られる。
ャージポンプが、電源電圧が供給される電源端子と、接
地されるグランド端子と、前記チャージ信号が入力され
るチャージ信号入力端子と、前記ディスチャージ信号が
入力されるディスチャージ信号入力端子と、前記出力電
流を供給する出力端子と、前記電源端子に接続された第
１の電流源と、ソースが前記第１の電流源に、ドレイン
が前記出力端子に、ゲートが前記チャージ信号入力端子
に接続された第１のＰＭＯＳと、ドレインが前記出力端
子に、ゲートが前記ディスチャージ信号入力端子に接続
された第１のＮＭＯＳと、該第１のＮＭＯＳのソースと
前記グランド端子との間に接続された第２の電流源とを
有し、前記信号無効手段が、前記ディスチャージ信号入
力端子と前記第１のＮＭＯＳとの間に挿入されるよう
に、ドレインが前記ディスチャージ信号入力端子に、ソ
ースが前記第１のＮＭＯＳのゲートに接続された第２の
ＮＭＯＳと、ドレインが前記第１のＮＭＯＳのゲート
に、ソースが前記グランド端子に接続された第３のＮＭ
ＯＳと、入力端子が前記第３のＮＭＯＳのゲートに、出
力端子が前記第２のＮＭＯＳのゲートに接続されたイン
バータとを有し、前記第３のＮＭＯＳのゲートに前記比
較手段からの比較結果を供給するようにしたことを特徴
とするＰＬＬが得られる。
【００１６】あるいは、本発明によれば、前記チャージ
ポンプが、電源電圧が供給される電源端子と、接地され
るグランド端子と、前記チャージ信号が入力されるチャ
ージ信号入力端子と、前記ディスチャージ信号が入力さ
れるディスチャージ信号入力端子と、前記出力電流を供
給する出力端子と、前記電源端子に接続された第１の電
流源と、ソースが前記第１の電流源に、ドレインが前記
出力端子に、ゲートが前記チャージ信号入力端子に接続
された第１のＰＭＯＳと、ドレインが前記出力端子に、
ゲートが前記ディスチャージ信号入力端子に接続された
第１のＮＭＯＳと、該第１のＮＭＯＳのソースと前記グ
ランド端子との間に接続された第２の電流源とを有し、
前記信号無効手段が、前記ディスチャージ信号入力端子
と前記第１のＮＭＯＳとの間に挿入されるように、ドレ
インが前記ディスチャージ信号入力端子に、ソースが前
記第１のＮＭＯＳのゲートに接続された第２のＮＭＯＳ
と、ドレインが前記第１のＮＭＯＳのゲートに、ソース
が前記グランド端子に接続された第３のＮＭＯＳと、入
力端子が前記第３のＮＭＯＳのゲートに、出力端子が前
記第２のＮＭＯＳのゲートに接続された第１のインバー
タと、前記チャージ信号入力端子と前記第１のＰＭＯＳ
との間に挿入されるように、ソースが前記チャージ信号
入力端子に、ドレインが前記第１のＰＭＯＳのゲートに
接続された第２のＰＭＯＳと、ソースが前記電源端子
に、ドレインが前記第１のＰＭＯＳのゲートに接続され
た第３のＰＭＯＳと、入力端子が前記第３のＰＭＯＳの
ゲートに、出力端子が前記第２のＰＭＯＳのゲートに接
続された第２のインバータとを有し、前記第３のＮＭＯ
Ｓのゲートに前記第１の比較器の出力を、前記第３のＰ
ＭＯＳのゲートに前記第２の比較器の出力を供給するよ
うにしたことを特徴とするＰＬＬが得られる。
ポンプが、電源電圧が供給される電源端子と、接地され
るグランド端子と、前記チャージ信号が入力されるチャ
ージ信号入力端子と、前記ディスチャージ信号が入力さ
れるディスチャージ信号入力端子と、前記出力電流を供
給する出力端子と、前記電源端子に接続された第１の電
流源と、ソースが前記第１の電流源に、ドレインが前記
出力端子に、ゲートが前記チャージ信号入力端子に接続
された第１のＰＭＯＳと、ドレインが前記出力端子に、
ゲートが前記ディスチャージ信号入力端子に接続された
第１のＮＭＯＳと、該第１のＮＭＯＳのソースと前記グ
ランド端子との間に接続された第２の電流源とを有し、
前記信号無効手段が、前記ディスチャージ信号入力端子
と前記第１のＮＭＯＳとの間に挿入されるように、ドレ
インが前記ディスチャージ信号入力端子に、ソースが前
記第１のＮＭＯＳのゲートに接続された第２のＮＭＯＳ
と、ドレインが前記第１のＮＭＯＳのゲートに、ソース
が前記グランド端子に接続された第３のＮＭＯＳと、入
力端子が前記第３のＮＭＯＳのゲートに、出力端子が前
記第２のＮＭＯＳのゲートに接続された第１のインバー
タと、前記チャージ信号入力端子と前記第１のＰＭＯＳ
との間に挿入されるように、ソースが前記チャージ信号
入力端子に、ドレインが前記第１のＰＭＯＳのゲートに
接続された第２のＰＭＯＳと、ソースが前記電源端子
に、ドレインが前記第１のＰＭＯＳのゲートに接続され
た第３のＰＭＯＳと、入力端子が前記第３のＰＭＯＳの
ゲートに、出力端子が前記第２のＰＭＯＳのゲートに接
続された第２のインバータとを有し、前記第３のＮＭＯ
Ｓのゲートに前記第１の比較器の出力を、前記第３のＰ
ＭＯＳのゲートに前記第２の比較器の出力を供給するよ
うにしたことを特徴とするＰＬＬが得られる。
【００１７】
【作用】比較器を用いて、フィルタの出力電圧と参照電
圧との比較を行う。参照電圧として、ＶＣＯ制御回路の
不感帯の最高電位以上の電圧を設定しておくことによ
り、比較器の出力によって、フィルタの出力電位がＶＣ
Ｏ制御回路の不感帯の範囲内にあるか否か判定できる。
フィルタの出力電圧が、ＶＣＯ制御回路の不感帯内にあ
る場合は、チャージポンプに入力されるディスチャージ
信号を無効にする。その結果、チャージポンプは、チャ
ージ信号のみに応答して、フィルタの出力電位を上昇さ
せる。フィルタの出力電位が、ＶＣＯ制御回路の不感帯
以上の電位になると、そのことを比較器で検知すると、
それ以降は、通常のＰＬＬ動作を行う。
圧との比較を行う。参照電圧として、ＶＣＯ制御回路の
不感帯の最高電位以上の電圧を設定しておくことによ
り、比較器の出力によって、フィルタの出力電位がＶＣ
Ｏ制御回路の不感帯の範囲内にあるか否か判定できる。
フィルタの出力電圧が、ＶＣＯ制御回路の不感帯内にあ
る場合は、チャージポンプに入力されるディスチャージ
信号を無効にする。その結果、チャージポンプは、チャ
ージ信号のみに応答して、フィルタの出力電位を上昇さ
せる。フィルタの出力電位が、ＶＣＯ制御回路の不感帯
以上の電位になると、そのことを比較器で検知すると、
それ以降は、通常のＰＬＬ動作を行う。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。図１に本発明のＰＬＬの
第１の実施の形態を示す。ここで、従来と同一のものに
は同一番号を付し、その説明を省略する。
実施の形態について説明する。図１に本発明のＰＬＬの
第１の実施の形態を示す。ここで、従来と同一のものに
は同一番号を付し、その説明を省略する。
【００１９】図１のＰＬＬは、フィルタ６３の出力電圧
と参照電圧とを比較する比較器１１と、比較器１１の出
力に基づいて、入力されるディスチャージ信号を無効に
する機能を備えたチャージポンプ１２とを備えている。
と参照電圧とを比較する比較器１１と、比較器１１の出
力に基づいて、入力されるディスチャージ信号を無効に
する機能を備えたチャージポンプ１２とを備えている。
【００２０】比較器１１は、参照電圧入力端子１３に与
えられた参照電圧と、フィルタ６３の出力電圧（即ち、
ＶＣＯ制御回路６４の入力電圧）とを比較し、フィルタ
６３の出力電圧が、参照電圧よりも低い場合に出力信号
をオン状態とする（“１”レベルを出力する）。また、
フィルタ６３の出力電圧が、参照電圧以上の場合に出力
信号をオフ状態とする（“０”レベルを出力する）。こ
こで、参照電圧は、ＶＣＯ制御回路６４の不感帯の最高
電位（図８のＶs に相当）以上の値に設定される。
えられた参照電圧と、フィルタ６３の出力電圧（即ち、
ＶＣＯ制御回路６４の入力電圧）とを比較し、フィルタ
６３の出力電圧が、参照電圧よりも低い場合に出力信号
をオン状態とする（“１”レベルを出力する）。また、
フィルタ６３の出力電圧が、参照電圧以上の場合に出力
信号をオフ状態とする（“０”レベルを出力する）。こ
こで、参照電圧は、ＶＣＯ制御回路６４の不感帯の最高
電位（図８のＶs に相当）以上の値に設定される。
【００２１】チャージポンプ１２は、比較器１１の出力
信号が“１”レベルになると、位相比較器６１からのデ
ィスチャージ信号を無効にする。これ以外の場合、即
ち、比較器１１の出力信号が“０”レベルの場合は、チ
ャージポンプ１２は、従来と同様の動作を行う。
信号が“１”レベルになると、位相比較器６１からのデ
ィスチャージ信号を無効にする。これ以外の場合、即
ち、比較器１１の出力信号が“０”レベルの場合は、チ
ャージポンプ１２は、従来と同様の動作を行う。
【００２２】図２にチャージポンプ１２の構成例を示
す。図２のチャージポンプ１２は、電源（Ｖdd）とグラ
ンド（ＧＮＤ）との間に接続された充電用電流源２１、
ＰＭＯＳ２２、ＮＭＯＳ２３、及び放電用電流源２４
と、ディスチャージ信号を無効にするため手段として、
ＮＭＯＳ２５、２６、及びインバータ２７を有してい
る。なお、充電用電流源２１及びＰＭＯＳ２２は、フィ
ルタ６３のキャパシターの充電を実現する。ＮＭＯＳ２
３及び放電用電流源２４は、フィルタ６３のキャパシタ
ーの充電を実現する。以下、詳述する。
す。図２のチャージポンプ１２は、電源（Ｖdd）とグラ
ンド（ＧＮＤ）との間に接続された充電用電流源２１、
ＰＭＯＳ２２、ＮＭＯＳ２３、及び放電用電流源２４
と、ディスチャージ信号を無効にするため手段として、
ＮＭＯＳ２５、２６、及びインバータ２７を有してい
る。なお、充電用電流源２１及びＰＭＯＳ２２は、フィ
ルタ６３のキャパシターの充電を実現する。ＮＭＯＳ２
３及び放電用電流源２４は、フィルタ６３のキャパシタ
ーの充電を実現する。以下、詳述する。
【００２３】位相比較器６１からのチャージ信号は、Ｐ
ＭＯＳ２２のゲートに供給される。ＰＭＯＳ２２は、チ
ャージ信号に応答してオン状態となる。この結果、ＰＭ
ＯＳ２２のソースに接続された充電用の電流源２１から
の電流がドレインからフィルタ６３へと出力される。
ＭＯＳ２２のゲートに供給される。ＰＭＯＳ２２は、チ
ャージ信号に応答してオン状態となる。この結果、ＰＭ
ＯＳ２２のソースに接続された充電用の電流源２１から
の電流がドレインからフィルタ６３へと出力される。
【００２４】また、位相比較器６１からのディスチャー
ジ信号は、ＮＭＯＳ２５のドレインに供給される。ＮＭ
ＯＳ２５は、比較器１１からの出力が“０”レベルのと
き、インバータ２７からの“１”レベル出力がゲートに
与えられており、オン状態にある。したがって、ディス
チャージ信号は、比較器１１からの出力が“０”レベル
のとき、ＮＭＯＳ２５のドレインからソースへと流れ、
ＮＭＯＳ２３のゲートに供給される。ＮＭＯＳ２３は、
ディスチャージ信号が与えられるとオン状態になる。そ
して、ＮＭＯＳ２３のドレイン側に接続されたフィルタ
６３からソース側に接続された放電用の電流源２４へと
電流を吸い込む。
ジ信号は、ＮＭＯＳ２５のドレインに供給される。ＮＭ
ＯＳ２５は、比較器１１からの出力が“０”レベルのと
き、インバータ２７からの“１”レベル出力がゲートに
与えられており、オン状態にある。したがって、ディス
チャージ信号は、比較器１１からの出力が“０”レベル
のとき、ＮＭＯＳ２５のドレインからソースへと流れ、
ＮＭＯＳ２３のゲートに供給される。ＮＭＯＳ２３は、
ディスチャージ信号が与えられるとオン状態になる。そ
して、ＮＭＯＳ２３のドレイン側に接続されたフィルタ
６３からソース側に接続された放電用の電流源２４へと
電流を吸い込む。
【００２５】一方、比較器１１から“１”レベルの出力
信号が出力されていると、ＮＭＯＳ２５は、インバータ
２７からの出力が“０”レベルとなるので、オフ状態に
なる。この場合、ディスチャージ信号は、ＮＭＯＳ２５
によって阻止され、ＮＭＯＳ２３のゲートには供給され
ない。しかも、比較器１１からの“１”レベルの出力信
号は、ＮＭＯＳ２６のゲートにも供給されており、ＮＭ
ＯＳ２６をオン状態にして、ＮＭＯＳ２６のドレインに
接続されたＮＭＯＳ２３のゲートを、ＮＭＯＳ２６のソ
ースを介して接地（Ｇndに接続）させる。つまり、比較
器１１から“１”レベルの出力信号が出力されている場
合、ディスチャージ信号は、何等チャージポンプの出力
に変化を与えない。即ち、ディスチャージ信号は無効に
される。
信号が出力されていると、ＮＭＯＳ２５は、インバータ
２７からの出力が“０”レベルとなるので、オフ状態に
なる。この場合、ディスチャージ信号は、ＮＭＯＳ２５
によって阻止され、ＮＭＯＳ２３のゲートには供給され
ない。しかも、比較器１１からの“１”レベルの出力信
号は、ＮＭＯＳ２６のゲートにも供給されており、ＮＭ
ＯＳ２６をオン状態にして、ＮＭＯＳ２６のドレインに
接続されたＮＭＯＳ２３のゲートを、ＮＭＯＳ２６のソ
ースを介して接地（Ｇndに接続）させる。つまり、比較
器１１から“１”レベルの出力信号が出力されている場
合、ディスチャージ信号は、何等チャージポンプの出力
に変化を与えない。即ち、ディスチャージ信号は無効に
される。
【００２６】図３に、図１のＰＬＬの動作波形を示す。
比較器１１の出力が“０”レベルの場合には、チャージ
信号（“０”レベル）が入力されるとＰＭＯＳ２２がオ
ンし、ディスチャージ信号（“１”レベル）が入力され
るとＮＭＯＳ２３がオンして、通常のＰＬＬ動作を行
う。ところが、図３の場合、初めフィルタ６３の出力が
参照電圧よりも低いので、比較器１１の出力が“１”レ
ベルとなっており、ディスチャージ信号は無効とされ
る。したがって、チャージポンプ１２は、チャージ信号
のみに反応してフィルタ６３へ電流を供給するので、フ
ィルタ６３の出力は、徐々に上昇していく。フィルタ６
３の出力電圧が参照電圧以上になると、比較器１１の出
力は“０”レベルへと変化し、その後は、通常のＰＬＬ
動作となる。その結果、フィルタ６３の出力電圧は、デ
ィスチャージ信号の影響が表れ、図３に示すように、上
下動を繰り返しながら所定の値へと近付いていく。
比較器１１の出力が“０”レベルの場合には、チャージ
信号（“０”レベル）が入力されるとＰＭＯＳ２２がオ
ンし、ディスチャージ信号（“１”レベル）が入力され
るとＮＭＯＳ２３がオンして、通常のＰＬＬ動作を行
う。ところが、図３の場合、初めフィルタ６３の出力が
参照電圧よりも低いので、比較器１１の出力が“１”レ
ベルとなっており、ディスチャージ信号は無効とされ
る。したがって、チャージポンプ１２は、チャージ信号
のみに反応してフィルタ６３へ電流を供給するので、フ
ィルタ６３の出力は、徐々に上昇していく。フィルタ６
３の出力電圧が参照電圧以上になると、比較器１１の出
力は“０”レベルへと変化し、その後は、通常のＰＬＬ
動作となる。その結果、フィルタ６３の出力電圧は、デ
ィスチャージ信号の影響が表れ、図３に示すように、上
下動を繰り返しながら所定の値へと近付いていく。
【００２７】実際に、上記第１の実施の形態を有する
２．４Ｇｂ／ｓの光通信用ＰＬＬの試作を行なった。こ
こでは、ＶＣＯ制御回路が、０．６Ｖ以下の入力電圧に
対して不感帯を有していたので、比較器へ供給する参照
電圧を、０．７Ｖに設定した。その結果、試作したＰＬ
Ｌでは、入力信号に対して無調整で同期がとれた。
２．４Ｇｂ／ｓの光通信用ＰＬＬの試作を行なった。こ
こでは、ＶＣＯ制御回路が、０．６Ｖ以下の入力電圧に
対して不感帯を有していたので、比較器へ供給する参照
電圧を、０．７Ｖに設定した。その結果、試作したＰＬ
Ｌでは、入力信号に対して無調整で同期がとれた。
【００２８】次に、本発明の第２の実施の形態につい
て、図４乃至図５を参照して説明する。
て、図４乃至図５を参照して説明する。
【００２９】図４（ａ）に示すＰＬＬは、第１及び第２
の比較器４１、４２と、チャージポンプ４３とを有して
いる。第１及び第２の比較器４１、４２には、参照電圧
入力端子４４、４５から、それぞれ第１及び第２の参照
電圧が与えられる。
の比較器４１、４２と、チャージポンプ４３とを有して
いる。第１及び第２の比較器４１、４２には、参照電圧
入力端子４４、４５から、それぞれ第１及び第２の参照
電圧が与えられる。
【００３０】このＰＬＬは、図４（ｂ）に示すように、
ＶＣＯ制御回路６４が、入力電圧の低電位側（Ｖs1より
低い電位側）と高電位側（Ｖs2より低い電位側）とに不
感帯を有する場合に適用される。第１の参照電圧は、第
１の実施の形態と同様、低電位側不感帯の最高電位（Ｖ
s1）以上の電圧とする。また、第２の参照電圧は、高電
位側の不感帯の最低電位（Ｖs2）以下の電圧とする。
ＶＣＯ制御回路６４が、入力電圧の低電位側（Ｖs1より
低い電位側）と高電位側（Ｖs2より低い電位側）とに不
感帯を有する場合に適用される。第１の参照電圧は、第
１の実施の形態と同様、低電位側不感帯の最高電位（Ｖ
s1）以上の電圧とする。また、第２の参照電圧は、高電
位側の不感帯の最低電位（Ｖs2）以下の電圧とする。
【００３１】第１の比較器４１は、図１の比較器１１と
同様に動作する。即ち、第１の比較器４１は、第１の参
照電圧とフィルタ６３の出力電圧Ｖf とを比較し、フィ
ルタ６３の出力電圧が第１の参照電圧よりも低い場合に
“１”レベルを出力する。また、第２の比較器４２は、
第２の参照電圧とフィルタ６３の出力電圧Ｖf とを比較
し、フィルタ６３の出力電圧が第２の参照電圧よりも高
い場合に“０”レベルを出力する。
同様に動作する。即ち、第１の比較器４１は、第１の参
照電圧とフィルタ６３の出力電圧Ｖf とを比較し、フィ
ルタ６３の出力電圧が第１の参照電圧よりも低い場合に
“１”レベルを出力する。また、第２の比較器４２は、
第２の参照電圧とフィルタ６３の出力電圧Ｖf とを比較
し、フィルタ６３の出力電圧が第２の参照電圧よりも高
い場合に“０”レベルを出力する。
【００３２】チャージポンプ４３は、第１の比較器４１
から“１”レベルが出力されると、ディスチャージ信号
を無効にし、第２の比較器４２から“０”レベルが出力
されると、チャージ信号を無効にする。
から“１”レベルが出力されると、ディスチャージ信号
を無効にし、第２の比較器４２から“０”レベルが出力
されると、チャージ信号を無効にする。
【００３３】チャージポンプ４３は、例えば、図５に示
すように構成される。図５のチャージポンプ４３は、図
２のチャージポンプ１２に加えて、チャージ信号を無効
にするための手段としてＰＭＯＳ５１，５２と、インバ
ータ５３とを有している。
すように構成される。図５のチャージポンプ４３は、図
２のチャージポンプ１２に加えて、チャージ信号を無効
にするための手段としてＰＭＯＳ５１，５２と、インバ
ータ５３とを有している。
【００３４】第２の比較器４２の出力は、ＰＭＯＳ５２
のゲートと、インバータ５３の入力とに接続されてい
る。インバータ５３の出力は、ＰＭＯＳ５１のゲートに
接続されている。そして、ＰＭＯＳ５１のドレインはチ
ャージ信号入力端子に、ソースはＰＭＯＳ２２のゲート
に接続されている。また、ＰＭＯＳ５２のソースは電源
Ｖddに、ドレインはＰＭＯＳ２２のゲートに接続されて
いる。
のゲートと、インバータ５３の入力とに接続されてい
る。インバータ５３の出力は、ＰＭＯＳ５１のゲートに
接続されている。そして、ＰＭＯＳ５１のドレインはチ
ャージ信号入力端子に、ソースはＰＭＯＳ２２のゲート
に接続されている。また、ＰＭＯＳ５２のソースは電源
Ｖddに、ドレインはＰＭＯＳ２２のゲートに接続されて
いる。
【００３５】ここで、フィルタ６３の出力が第２の参照
電圧よりも低い場合を考える。この場合、第２の比較器
４２は、“１”レベルの出力信号を出力する。チャージ
ポンプ４３では、第２の比較器４２から“１”レベルの
信号が与えられると、ＰＭＯＳ５１には“０”レベルが
与えられてオンし、また、ＰＭＯＳ５２はオフする。こ
の状態で、チャージポンプ４３は、図２のチャージポン
プ１２と同様の動きをする。
電圧よりも低い場合を考える。この場合、第２の比較器
４２は、“１”レベルの出力信号を出力する。チャージ
ポンプ４３では、第２の比較器４２から“１”レベルの
信号が与えられると、ＰＭＯＳ５１には“０”レベルが
与えられてオンし、また、ＰＭＯＳ５２はオフする。こ
の状態で、チャージポンプ４３は、図２のチャージポン
プ１２と同様の動きをする。
【００３６】逆に、フィルタ６３の出力が第２の参照電
圧よりも高い場合は、第２の比較器４２が、“０”レベ
ルの出力信号を出力する。チャージポンプ４３では、第
２の比較器４２からの“０”レベルの信号を受けて、Ｐ
ＭＯＳ５１がオフし、ＰＭＯＳ５２がオンする。これに
より、チャージ信号はＰＭＯＳ５１によって遮断される
とともに、ＰＭＯＳ２２のゲートに電源電位が供給され
てＰＭＯＳ２２はオフ状態となる。この結果、チャージ
信号は無効とされ、チャージポンプ４３はディスチャー
ジ信号のみに基づいて動作するので、次第にフィルタ出
力は減少する。第２の比較器４２が、フィルタ６３の出
力電圧が第２の参照電圧以下になったことを検出する
と、ＰＬＬは、通常の動作に戻る。
圧よりも高い場合は、第２の比較器４２が、“０”レベ
ルの出力信号を出力する。チャージポンプ４３では、第
２の比較器４２からの“０”レベルの信号を受けて、Ｐ
ＭＯＳ５１がオフし、ＰＭＯＳ５２がオンする。これに
より、チャージ信号はＰＭＯＳ５１によって遮断される
とともに、ＰＭＯＳ２２のゲートに電源電位が供給され
てＰＭＯＳ２２はオフ状態となる。この結果、チャージ
信号は無効とされ、チャージポンプ４３はディスチャー
ジ信号のみに基づいて動作するので、次第にフィルタ出
力は減少する。第２の比較器４２が、フィルタ６３の出
力電圧が第２の参照電圧以下になったことを検出する
と、ＰＬＬは、通常の動作に戻る。
【００３７】本実施の形態によれば、入力電圧の低電位
側と高電位側とに不感帯を持つＶＣＯ制御回路をＰＬＬ
に使用しても、無調整で入力信号に対する出力クロック
信号の同期を確立することができる。
側と高電位側とに不感帯を持つＶＣＯ制御回路をＰＬＬ
に使用しても、無調整で入力信号に対する出力クロック
信号の同期を確立することができる。
【００３８】
【発明の効果】本発明の効果は、ＰＬＬにおいて、ＶＣ
Ｏ制御回路が入力電圧に対する不感帯を有する場合で
も、入力信号に対して出力クロック信号の同期が取れる
ことである。
Ｏ制御回路が入力電圧に対する不感帯を有する場合で
も、入力信号に対して出力クロック信号の同期が取れる
ことである。
【００３９】その理由は、比較器を用いてＶＣＯ制御回
路への入力電圧と、参照電圧とを比較して、入力電圧が
ＶＣＯ制御回路の不感帯内にある場合は、入力電圧が、
不感帯から抜け出せるように、チャージポンプに入力さ
れるディスチャージ信号、更にはチャージ信号を無効に
するようにしたからである。
路への入力電圧と、参照電圧とを比較して、入力電圧が
ＶＣＯ制御回路の不感帯内にある場合は、入力電圧が、
不感帯から抜け出せるように、チャージポンプに入力さ
れるディスチャージ信号、更にはチャージ信号を無効に
するようにしたからである。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１のチャージポンプ１２の具体的構成を示す
回路図である。
回路図である。
【図３】図１の動作を説明するためのタイムチャートで
ある。
ある。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】図４のチャージポンプ４３の具体的構成を示す
回路図である。
回路図である。
【図６】従来のＰＬＬのブロック図である。
【図７】図６のＶＣＯ制御回路の具体的構成を示す回路
図である。
図である。
【図８】図６のＶＣＯ制御回路の不感帯を説明するため
の入力電圧−出力電流の関係を示すグラフである。
の入力電圧−出力電流の関係を示すグラフである。
１１ 比較器 １２ チャージポンプ ２１ 充電用電流源 ２２ ＰＭＯＳ ２３ ＮＭＯＳ ２４ 放電用電流源 ２５，２６ ＮＭＯＳ ２７ インバータ ４１ 第１の比較器 ４２ 第２の比較器 ４３ チャージポンプ ４４，４５ 参照電圧入力端子 ５１，５２ ＰＭＯＳ ５３ インバータ ６１ 位相比較器 ６２ チャージポンプ ６３ フィルタ ６４ ＶＣＯ制御回路 ６５ ＶＣＯ ６６ 入力端子 ７０，７１ ＮＭＯＳトランジスタ ７２ 電流源 ７３，７４，７５ ＰＭＯＳ ７６ ＮＭＯＳ
Claims (6)
- 【請求項１】 発振器と、入力される電圧に応じて前記
発振器の発信周波数を制御する制御回路と、前記発振器
が出力する出力信号と外部からの入力信号との位相差を
検出し、該位相差に応じてチャージ信号及びディスチャ
ージ信号のうちいずれか一方を出力する位相比較器と、
前記チャージ信号と前記ディスチャージ信号とに応答し
て出力電流を発生するチャージポンプと、前記出力電流
を平滑化して出力電圧を発生し前記制御回路に供給する
ループフィルタとを有するＰＬＬにおいて、前記出力電
圧を所定の参照電圧と比較する電圧比較手段と、該電圧
比較手段の比較結果に基づいて、前記チャージ信号及び
前記ディスチャージ信号の少なくとも一方を無効にする
信号無効手段を設けたことを特徴とするＰＬＬ。 - 【請求項２】 前記出力電圧が前記参照電圧よりも低い
場合に、前記信号無効手段が、前記ディスチャージ信号
を無効にするようにしたことを特徴とする請求項１のＰ
ＬＬ。 - 【請求項３】 前記チャージポンプが、電源電圧が供給
される電源端子と、接地されるグランド端子と、前記チ
ャージ信号が入力されるチャージ信号入力端子と、前記
ディスチャージ信号が入力されるディスチャージ信号入
力端子と、前記出力電流を供給する出力端子と、前記電
源端子に接続された第１の電流源と、ソースが前記第１
の電流源に、ドレインが前記出力端子に、ゲートが前記
チャージ信号入力端子に接続された第１のＰＭＯＳと、
ドレインが前記出力端子に、ゲートが前記ディスチャー
ジ信号入力端子に接続された第１のＮＭＯＳと、該第１
のＮＭＯＳのソースと前記グランド端子との間に接続さ
れた第２の電流源とを有し、前記信号無効手段が、前記
ディスチャージ信号入力端子と前記第１のＮＭＯＳとの
間に挿入されるように、ドレインが前記ディスチャージ
信号入力端子に、ソースが前記第１のＮＭＯＳのゲート
に接続された第２のＮＭＯＳと、ドレインが前記第１の
ＮＭＯＳのゲートに、ソースが前記グランド端子に接続
された第３のＮＭＯＳと、入力端子が前記第３のＮＭＯ
Ｓのゲートに、出力端子が前記第２のＮＭＯＳのゲート
に接続されたインバータとを有し、前記第３のＮＭＯＳ
のゲートに前記比較手段からの比較結果を供給するよう
にしたことを特徴とする請求項１または請求項２のＰＬ
Ｌ。 - 【請求項４】 前記出力電圧が前記参照電圧以上の場合
に、前記チャージ信号を無効にするようにしたことを特
徴とする請求項１のＰＬＬ。 - 【請求項５】 前記電圧比較手段が、前記出力電圧と第
１の参照電圧とを比較する第１の比較器と、前記出力電
圧と前記第１の参照電圧よりも高い第２の参照電圧とを
比較する第２の比較器とを有し、前記信号無効手段が、
前記出力電圧が前記第１の参照電圧よりも低い場合に、
前記ディスチャージ信号を無効にし、前記出力電圧が前
記第２の参照電圧以上の場合に、前記チャージ信号を無
効にするようにしたことを特徴とする請求項１のＰＬ
Ｌ。 - 【請求項６】 前記チャージポンプが、電源電圧が供給
される電源端子と、接地されるグランド端子と、前記チ
ャージ信号が入力されるチャージ信号入力端子と、前記
ディスチャージ信号が入力されるディスチャージ信号入
力端子と、前記出力電流を供給する出力端子と、前記電
源端子に接続された第１の電流源と、ソースが前記第１
の電流源に、ドレインが前記出力端子に、ゲートが前記
チャージ信号入力端子に接続された第１のＰＭＯＳと、
ドレインが前記出力端子に、ゲートが前記ディスチャー
ジ信号入力端子に接続された第１のＮＭＯＳと、該第１
のＮＭＯＳのソースと前記グランド端子との間に接続さ
れた第２の電流源とを有し、前記信号無効手段が、前記
ディスチャージ信号入力端子と前記第１のＮＭＯＳとの
間に挿入されるように、ドレインが前記ディスチャージ
信号入力端子に、ソースが前記第１のＮＭＯＳのゲート
に接続された第２のＮＭＯＳと、ドレインが前記第１の
ＮＭＯＳのゲートに、ソースが前記グランド端子に接続
された第３のＮＭＯＳと、入力端子が前記第３のＮＭＯ
Ｓのゲートに、出力端子が前記第２のＮＭＯＳのゲート
に接続された第１のインバータと、前記チャージ信号入
力端子と前記第１のＰＭＯＳとの間に挿入されるよう
に、ソースが前記チャージ信号入力端子に、ドレインが
前記第１のＰＭＯＳのゲートに接続された第２のＰＭＯ
Ｓと、ソースが前記電源端子に、ドレインが前記第１の
ＰＭＯＳのゲートに接続された第３のＰＭＯＳと、入力
端子が前記第３のＰＭＯＳのゲートに、出力端子が前記
第２のＰＭＯＳのゲートに接続された第２のインバータ
とを有し、前記第３のＮＭＯＳのゲートに前記第１の比
較器の出力を、前記第３のＰＭＯＳのゲートに前記第２
の比較器の出力を供給するようにしたことを特徴とする
請求項５のＰＬＬ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276313A JP2877206B2 (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ |
| US08/953,574 US6104771A (en) | 1996-10-18 | 1997-10-17 | Phase locked loop capable of synchronizing output clock signal with input signal when VCO controller has insensitive input voltage range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276313A JP2877206B2 (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126259A JPH10126259A (ja) | 1998-05-15 |
| JP2877206B2 true JP2877206B2 (ja) | 1999-03-31 |
Family
ID=17567721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8276313A Expired - Fee Related JP2877206B2 (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104771A (ja) |
| JP (1) | JP2877206B2 (ja) |
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| US6377091B1 (en) * | 2000-02-04 | 2002-04-23 | Cadence Design Systems, Inc. | Mechanism for maintaining relatively constant gain in a multi-component apparatus |
| JP2001292060A (ja) * | 2000-04-07 | 2001-10-19 | Nec Corp | 位相比較装置および位相比較方法 |
| JP4504580B2 (ja) * | 2001-02-20 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 逓倍ｐｌｌ回路 |
| US6919769B2 (en) * | 2003-09-24 | 2005-07-19 | Intel Corporation | Method and apparatus for fast lock acquisition in self-biased phase locked loops |
| DE102007016523B4 (de) * | 2007-04-05 | 2014-09-04 | Texas Instruments Deutschland Gmbh | Ladungspumpen-CMOS-Schaltkreis |
| KR100905826B1 (ko) | 2007-06-04 | 2009-07-02 | 주식회사 하이닉스반도체 | 위상 동기 루프 장치 |
| JP5125394B2 (ja) * | 2007-10-17 | 2013-01-23 | 富士通セミコンダクター株式会社 | Ｐｌｌ回路 |
| CN114362747A (zh) * | 2021-12-20 | 2022-04-15 | 北京奕斯伟计算技术有限公司 | 锁相环系统及其电流调节方法 |
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|---|---|---|---|---|
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- 1996-10-18 JP JP8276313A patent/JP2877206B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-17 US US08/953,574 patent/US6104771A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10126259A (ja) | 1998-05-15 |
| US6104771A (en) | 2000-08-15 |
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