KR100280452B1 - 위상동기루프장치 - Google Patents

위상동기루프장치 Download PDF

Info

Publication number
KR100280452B1
KR100280452B1 KR1019980009081A KR19980009081A KR100280452B1 KR 100280452 B1 KR100280452 B1 KR 100280452B1 KR 1019980009081 A KR1019980009081 A KR 1019980009081A KR 19980009081 A KR19980009081 A KR 19980009081A KR 100280452 B1 KR100280452 B1 KR 100280452B1
Authority
KR
South Korea
Prior art keywords
phase
signal
charge pump
unit
input signal
Prior art date
Application number
KR1019980009081A
Other languages
English (en)
Other versions
KR19990075089A (ko
Inventor
윤영빈
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980009081A priority Critical patent/KR100280452B1/ko
Priority to US09/265,402 priority patent/US6222401B1/en
Publication of KR19990075089A publication Critical patent/KR19990075089A/ko
Application granted granted Critical
Publication of KR100280452B1 publication Critical patent/KR100280452B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 위상동기루프장치에 관한 것으로, 종래에는 빠른 락킹시간과 낮은 지터특성을 동시에 구현할 수 없는 문제점이 있었다. 따라서, 본 발명은 입력신호와 궤환한 발진신호의 위상을 비교하는 위상검출부와; 프로그램된 가변 루프이득시컨스와 상기 위상검출부의 검출신호에 의해 복수의 펌핑제어신호를 출력하는 기어시프팅제어부와; 상기 기어시프팅제어부의 복수의 펌핑제어신호를 입력받아 그에 따른 펌핑신호의 루프이득을 제어하는 챠지펌프와; 상기 챠지펌프의 출력신호를 저역 필터링하는 필터부와; 상기 필터부의 출력에 따라 발진신호의 주파수를 제어하는 전압제어발진기와; 상기 입력신호에 따라 상기 전압제어발진기의 동작을 제어하여, 발진신호의 초기 위상을 제어하는 위상동작개시부로 구성함으로써 입력신호와 출력신호의 위상차로 인해 발생하는 지터를 줄일수 있을뿐만 아니라 빠른 위상획득시간을 가질 수 있는 효과가 있다.

Description

위상동기루프장치{PHASE LOCKED LOOP APPARATUS}
본 발명은 위상동기루프장치에 관한 것으로, 특히 입력신호와 출력신호의 위상차로 인해 발생하는 지터를 줄일수 있을뿐만 아니라 빠른 위상획득시간을 가질 수 있도록 한 위상동기루프장치에 관한 것이다.
도1은 종래 위상동기루프장치의 구성을 보인 블록도로서, 이에 도시된 바와같이 입력신호(Ref_Clk)와 궤환한 발진신호(fv)의 위상을 비교하여 그에 해당되는 검출신호(UP/DOWN)를 출력하는 위상검출부(10)와; 상기 위상검출부(10)로부터 검출신호(UP/DOWN)를 입력받아 그에 따른 펌핑신호를 출력하는 챠지펌프(11)와; 상기 챠지펌프(11)의 펌핑신호를 입력받아 이를 저역통과시켜 고주파를 제거한 발진구동신호를 출력하는 필터부(12)와; 상기 필터부(12)로부터 발진구동신호를 입력받아 그에따라 주파수를 제어한 발진신호를 출력하는 전압제어발진기(13)로 구성되며, 이와같이 구성된 종래장치의 동작을 설명한다.
먼저, 위상검출부(10)는 입력신호(Ref_Clk)와 궤환한 발진신호(fv)를 입력받아 그 두 신호(Ref_Clk),(fv)의 위상을 비교하여 그에 해당되는 검출신호(UP/DOWN)를 출력하고, 챠지펌프(11)는 상기 위상검출부(10)의 검출신호(UP/DOWN)를 입력받아 그에 따른 펌핑신호를 출력한다.
이후, 필터부(12)는 상기 챠지펌프(11)로부터 출력된 펌핑신호를 입력받아 이를 저역통과시켜 고주파를 제거하여 발진구동신호를 전압제어발진기(13)에 인가한다.
이에따라, 상기 전압제어발진기(13)는 상기 필터부(12)로부터 발진구동신호를 입력받아 그 발진구동신호에 의해 주파수가 제어된 발진신호(fv)를 상기 위상검출부(10)에 인가한다.
이후, 상기와 같은 과정을 입력신호(Ref_Clk)의 위상과 상기 전압제어발진기(13)로부터 출력되는 발진신호(fv)의 위상이 동일하게 될 때까지 반복하여 수행한다.
즉, 상기 전압제어발진기(13)의 발진신호(fv)와 입력신호(Ref_Clk)의 위상이 동일하게 되면 락킹되어 이때 전압제어발진기(13)의 발진신호(fv)가 내부의 타이밍을 복구하는 클럭신호로 사용된다.
그러나, 상기와 같이 동작하는 종래 장치는 빠른 락킹시간과 낮은 지터특성을 동시에 구현할 수 없는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 입력신호와 출력신호의 위상차로 인해 발생하는 지터를 줄일수 있을뿐만 아니라 빠른 위상획득시간을 가질 수 있도록 한 위상동기루프장치를 제공함에 그 목적이 있다.
도1은 종래 위상동기루프장치의 구성을 보인 블록도.
도2는 본 발명 위상동기루프장치의 구성을 보인 블록도.
도3은 도2에 있어서, 기어시프팅 제어부에 구성을 보인 블록도.
도4는 도2에 있어서, 차지펌프의 구성을 보인 회로도.
*도면의 주요부분에 대한 부호의 설명*
20:위상검출부 21:기어시프팅제어부
22:챠지펌프 23:필터부
24:전압제어발진기 25:위상동작개시부
상기와 같은 목적을 달성하기 위한 본 발명은 입력신호와 궤환한 발진신호의 위상을 비교하는 위상검출부와; 프로그램된 가변 루프이득시컨스와 상기 위상검출부의 검출신호에 의해 복수의 펌핑제어신호를 출력하는 기어시프팅제어부와; 상기 기어시프팅제어부의 복수의 펌핑제어신호를 입력받아 그에 따른 펌핑신호의 루프이득을 제어하는 챠지펌프와; 상기 챠지펌프의 출력신호를 저역 필터링하는 필터부와; 상기 필터부의 출력에 따라 발진신호의 주파수를 제어하는 전압제어발진기와; 상기 입력신호에 따라 상기 전압제어발진기의 동작을 제어하여, 발진신호의 초기 위상을 제어하는 위상동작개시부로 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 위상동기루프장치에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명 위상동기루프장치의 구성을 보인 블록도로서, 이에 도시한 바와같이 입력신호(Ref_Clk)와 궤환한 발진신호(fv)의 위상을 비교하여 그에 해당되는 제1,제2 위상차신호(UP/DOWN)를 출력하는 위상검출부(20)와; 상기 위상검출부(20)의 제1,제2 위상차신호(UP/DOWN)에 의해 설정된 위상레벨을 기준으로 상기 입력신호(Ref_Clk)의 위상을 업 또는 다운하고, 그에 따른 소정의 보상값에 대한 복수의 제어신호를 출력하는 기어시프팅제어부(21)와;
상기 기어시프팅제어부(21)의 복수의 펌핑제어신호를 입력받아 그에 따른 펌핑신호의 루프이득을 제어하는 챠지펌프(22)와; 상기 챠지펌프(22)의 출력신호를 저역 필터링하는 필터부(23)와; 상기 필터부(23)의 출력에 따라 발진신호의 주파수를 제어하는 전압제어발진기(23)와; 상기 입력신호(RefmClk)에 따라 상기 전압제어발진기(23)의 동작을 제어하여, 발진신호(fv)의 초기 위상을 제어하는 위상동작개시부(25) 구성한다.
도3은 상기 기어시프팅제어부의 구성을 보인 블록도로서, 이에 도시한 바와같이 프로그램된 가변 루프이득 시퀀스를 입력신호(Ref_Clk)에 따라 출력하는 스위칭데이터발생부(101)와; 출력된 루프이득 시퀀스와 위상검출부(20)에서 출력된 제1,제2 위상차신호(UP/DOWN)를 연산하여 챠지펌프(22)를 제어하기 위한 복수의 제어신호(CPn),(CNn)를 출력하는 논리연산부(102)로 구성한다.
상기 논리연산부(102)는 제1 위상차신호(UP)와 루프이득 시퀀스를 낸딩하는 낸드게이트(NA)와; 제2 위상차신호(DOWN)와 루프 이득 시퀀스를 앤딩하는 앤드게이트(AN)로 구성한다.
도4는 상기 챠지펌프(22)의 구성을 보인 회로도로서, 이에 도시한 바와같이 각기 다른 전류원(I,2I,4I,8I,16I,32I)을 가지고 기어시프팅제어부(23)의 소정 제어신호(CPn),(CNn)에 의해 온/오프 제어되는 엔모스트랜지스터(N) 및 피모스트랜지스터(P)로 이루어진 다수의 펌프(1~6)를 병렬로 접속하여 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 위상검출부(20)는 입력신호(Ref_Clk)와 궤환한 발진신호(fv)의 위상을 비교하여 그에 해당되는 제1,제2 위상차(UP/DOWN)를 출력하고, 기어시프팅제어부(21)는 입력신호(Ref_Clk)를 입력받아 그에 따라 동기된후 상기 위상검출부(20)의 제1,제2 위상차신호(UP/DOWN)를 입력받아 그에 따른 복수의 제어신호(CP0~CPn),(CN0_CNn)를 챠지펌프(22)에 인가한다.
이때, 상기 제1 위상차신호(UP)는 발진신호(fv)의 위상이 입력신호(Ref_Clk)의 위상보다 느릴 때 발생하고, 제2 위상차신호(DOWN)는 발진신호(fv)의 위상이 입력신호(Ref_Clk)의 위상보다 빠를 때 발생한다.
즉, 상기 기어시프팅제어부(21)는 입력신호(Ref_Clk)를 입력받아 이를 램에 프로그래밍한 소정 프로그램에 의해 발생하는 가변적인 루프이득신호와 상기 위상검출부(20)의 제1,제2 위상차신호(UP/DOWN)에 의해 펌핑동작을 제어하는 복수의 제어신호를 챠지펌프(22)에 인가한다.
이때, 상기 기어시프팅제어부(21)는 프로그래밍모드시 램으로 이루어진 스위칭데이터발생부(101)에 최적의 기어 시스팅 루프이득 시퀀스를 프로그램하고, 스위칭데이터발생부(101)는 입력신호(Ref_Clk)에 따라 프로그램된 루프이득을 출력하고, 논리연산부(102)는 낸드게이트(ND)와 앤드게이트(AD)를 이용하여, 상기 루프이득과 위상차신호(UP/DOWN)를 논리연산하여 챠지펌프의 다수의 펌프중에 특정펌프를 동작시키기 위한 제어신호(CPn)(CNn)를 출력한다.
이에따라, 상기 챠지펌프(22)는 상기 기어시프팅제어부(21)의 복수의 제어신호(CPn)(CNn)를 입력받아 그에 따른 펌핑신호를 출력하고, 필터부(23)는 상기 챠지펌프(22)의 펌핑신호를 입력받아 이를 필터링하여 그에 따른 필터링신호를 상기 전압제어발진기(24)에 인가한다.
여기서, 상기 챠지펌프(22)는 상기 기어시프팅제어부(21) 제어신호(CPn)(CNn)에 의해 N쌍의 펌프(1~N)가 선택적으로 구동됨으로써, 챠지펌프(22)로부터 이득이 제어된 펌핑신호를 출력한다.
즉, 상기 필터부(23)는 상기 챠지펌프(22)의 펌핑신호를 입력받아 이를 저역통과시켜 고주파성분을 제거한 발진구동신호를 출력하여 이를 상기 전압제어발진기(24)에 인가한다.
이에따라, 상기 전압제어발진기(24)는 상기 필터부(23)의 발진구동신호를 입력받아 그에따라 출력주파수를 제어한 발진신호를 출력한다.
여기서, 위상동작개시부(25)는 인에이블신호(EN)에 의해 동작되어 입력신호(Ref _Clk)를 입력받아 그에 따른 초기 위상제어신호를 출력하고, 상기 전압제어발진기(24)는 상기 위상동작개시부(25)의 위상제어신호를 입력받아 그에 따른 초기 발진신호(fv)를 상기 위상검출부(20)에 인가한다.
이후, 상기와 같은 과정을 입력신호(Ref_Clk)의 위상과 상기 전압제어발진기(24)로부터 출력되는 발진신호(fv)의 위상이 동일하게 될 때까지 반복하여 수행한다.
즉, 상기 전압제어발진기(24)의 발진신호(fv)와 입력신호(Ref_Clk)의 위상이 동일하게 되면 락킹되어 상기 전압제어발진기(24)의 발진신호(fv)가 내부의 타이밍을 복구하는 클럭신호로 사용된다.
다시말해서, 본 발명은 위상동작개시부(25)에 의해 발진신호(fv)의 초기 위상을 제어하는 한편, 기어시프팅제어부(21)를 이용하여 피엘엘의 루프이득을 제어함으로써, 짧은 시간내에 입력신호(Ref_Clk)에 로킹된 발진신호(fv)를 얻을 수 있게 된다.
이상에서 상세히 설명한 바와같이 본 발명은 프로그램된 가변 루프이득 시퀀스에 따라 입력신호와 출력신호의 위상차로 인해 발생하는 지터를 줄일 수 있을뿐만 아니라 빠른 위상 획득시간을 가질 수 있는 효과가 있다.

Claims (6)

  1. 입력신호와 궤환한 발진신호의 위상을 비교하는 위상검출부와; 프로그램된 가변 루프이득시컨스와 상기 위상검출부의 검출신호에 의해 복수의 펌핑제어신호를 출력하는 기어시프팅제어부와; 상기 기어시프팅제어부의 복수의 펌핑제어신호를 입력받아 그에 따른 펌핑신호의 루프이득을 제어하는 챠지펌프와; 상기 챠지펌프의 출력신호를 저역 필터링하는 필터부와; 상기 필터부의 출력에 따라 발진신호의 주파수를 제어하는 전압제어발진기와; 상기 입력신호에 따라 상기 전압제어발진기의 동작을 제어하여, 발진신호의 초기 위상을 제어하는 위상동작개시부로 구성한 것을 특징으로 하는 위상동기루프장치.
  2. 제1 항에 있어서, 기어시프팅제어부는 프로그램된 가변 루프이득 시퀀스를 입력신호에 따라 출력하는 스위칭데이터발생부와; 출력된 루프이득 시퀀스와 챠지펌프에서 출력된 제1,제2 위상차신호를 연산하여 챠지펌프를 제어하기 위한 복수의 제1,제2 제어신호를 출력하는 논리연산부로 구성한 것을 특징으로 하는 위상동기루프장치.
  3. 제2 항에 있어서, 스위칭데이터발생부는 램으로 구성된 것을 특징으로 하는 위상동기루프장치.
  4. 제2 항에 있어서, 제1 위상차신호는 발진신호의 위상이 입력신호의 위상보다 느릴 때 발생하는 신호이고, 제2 위상차신호는 발진신호의 위상이 입력신호의 위상보다 빠를 때 발생된 신호인 것을 특징으로 하는 위상동기루프장치.
  5. 제2 항에 있어서, 논리연산부는 제1 위상차신호와 루프이득 시퀀스를 낸딩하는 낸드게이트와; 제2 위상차신호와 루프 이득 시퀀스를 앤딩하는 앤드게이트로 구성한 것을 특징으로 하는 위상동기루프장치.
  6. 제1 항에 있어서, 챠지펌프는 각기 다른 전류원을 가지고 기어시프팅제어부의 소정 제어신호에 의해 온/오프 제어되는 엔모스트랜지스터 및 피모스트랜지스터로 이루어진 다수의 펌프를 병렬로 접속하여 구성한 것을 특징으로 하는 위상동기루프장치.
KR1019980009081A 1998-03-17 1998-03-17 위상동기루프장치 KR100280452B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980009081A KR100280452B1 (ko) 1998-03-17 1998-03-17 위상동기루프장치
US09/265,402 US6222401B1 (en) 1998-03-17 1999-03-10 Phase locked loop using gear shifting algorithm

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980009081A KR100280452B1 (ko) 1998-03-17 1998-03-17 위상동기루프장치

Publications (2)

Publication Number Publication Date
KR19990075089A KR19990075089A (ko) 1999-10-05
KR100280452B1 true KR100280452B1 (ko) 2001-02-01

Family

ID=19534948

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980009081A KR100280452B1 (ko) 1998-03-17 1998-03-17 위상동기루프장치

Country Status (2)

Country Link
US (1) US6222401B1 (ko)
KR (1) KR100280452B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512403B2 (en) * 2001-02-14 2003-01-28 Samsung Electronics Co., Ltd. Phase-locked loop for reducing frequency lock time
US6580329B2 (en) * 2001-04-11 2003-06-17 Tropian, Inc. PLL bandwidth switching
DE10303939B3 (de) * 2003-01-31 2004-05-13 Infineon Technologies Ag Schaltungsanordnung mit Phasendetektor und Phasenregelschleife mit der Schaltungsanordnung
DE102005056033A1 (de) * 2005-11-24 2007-06-06 Atmel Germany Gmbh Phasenregelkreis
US8063686B1 (en) * 2008-06-27 2011-11-22 Cadence Design Systems, Inc. Phase interpolator circuit with two phase capacitor charging

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2826447B2 (ja) * 1993-09-06 1998-11-18 日本電気株式会社 周波数シンセサイザ
JP2933472B2 (ja) * 1993-10-04 1999-08-16 日本電気アイシーマイコンシステム株式会社 位相同期回路
US5592120A (en) * 1994-09-07 1997-01-07 Analog Devices, Inc. Charge pump system
US5767736A (en) * 1995-11-27 1998-06-16 Lucent Technologies Inc. Charge pump having high switching speed and low switching noise
JP2845185B2 (ja) * 1995-11-29 1999-01-13 日本電気株式会社 Ｐｌｌ回路
JP2877196B2 (ja) * 1996-03-28 1999-03-31 日本電気株式会社 チャージポンプ回路およびそれを備えた位相同期回路
US5818287A (en) * 1996-06-20 1998-10-06 Ati Technologies Inc. Gate-switching charge-pump implemented inside a phase locked loop

Also Published As

Publication number Publication date
KR19990075089A (ko) 1999-10-05
US6222401B1 (en) 2001-04-24

Similar Documents

Publication Publication Date Title
US5237290A (en) Method and apparatus for clock recovery
KR100301043B1 (ko) 지연동기루프의위상비교기및지연동기방법
CN110635803B (zh) 一种基于电平宽度提取的锁相加速电路及锁相环系统
US6388485B2 (en) Delay-locked loop circuit having master-slave structure
US6873669B2 (en) Clock signal reproduction device
US5008629A (en) Frequency synthesizer
KR20000064550A (ko) 개선된 록 타임 및 안정성을 갖는 위상 동기 루프
KR950026124A (ko) 단축된 로크 시간을 갖는 피엘엘(pll) 회로
KR100546541B1 (ko) Ｐｌｌ회로및영상재생장치
KR100280452B1 (ko) 위상동기루프장치
CN210469272U (zh) 基于电平宽度提取的锁相加速电路及锁相环系统
KR19990081804A (ko) Pll가속시스템
US20040027181A1 (en) Clock multiplying PLL circuit
KR100256838B1 (ko) Pll 회로와 pll 회로용 노이즈 감소 방법
JPH1022824A (ja) 位相同期回路
KR100272524B1 (ko) 전하펌프위상동기루프
JP3630870B2 (ja) システムクロック発生回路
JP2809144B2 (ja) フェーズロックループ回路
JP2000106524A (ja) Ｐｌｌ回路
KR200188170Y1 (ko) 클럭 발생기
KR100196506B1 (ko) 고속 로킹을 위한 위상 동기 루프
JPH118552A (ja) 位相同期発振器
JPH05291949A (ja) 周波数シンセサイザ
JP3433140B2 (ja) Ｐｌｌ装置
JP2001094415A (ja) Ｐｌｌ回路の自走周波数安定化回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee