CN102237133A - 半导体存储装置 - Google Patents

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CN102237133A
CN102237133A CN2010102518619A CN201010251861A CN102237133A CN 102237133 A CN102237133 A CN 102237133A CN 2010102518619 A CN2010102518619 A CN 2010102518619A CN 201010251861 A CN201010251861 A CN 201010251861A CN 102237133 A CN102237133 A CN 102237133A
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Abstract

一种半导体存储装置包括：电压传送单元，被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；以及字线放电单元，被配置为在所述第一操作时间段与所述第二操作时间段之间的放电时间段使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2010年4月30日在韩国知识产权局提交的韩国申请No.10-2010-0040660的优先权，该在先申请的全部内容通过引用包含在本文中。
技术领域
本申请涉及半导体存储装置，更具体地说，涉及用于使字线放电的技术。
背景技术
通常，半导体存储装置接收外部电源，产生具有不同电压电平的内部电压，并使用这些内部电压来操作内部电路。具体地，诸如NAND快闪存储器的非易失性存储装置产生具有不同电压电平的多个字线控制电压，并在每个操作模式下将特定的字线控制电压传送到指定字线。
例如，用于数据编程操作的字线控制电压具有非常高的电压电平。如果用于数据编程的字线控制电压被传送到字线，则耦合到该字线的相应的存储单元被编程。为了验证在数据编程操作之后存储单元是否被准确编程，将用于数据读取的字线控制电压传送到该字线以执行数据读取操作，并将在与该字线耦合的相应的存储单元中的编程数据输出。一般地，反复执行数据编程操作和数据读取操作，直至存储单元被准确编程为止。作为参考，用于验证存储单元是否被准确编程的数据读取操作被称为验证操作。
在向字线传送用于数据编程的字线控制电压的时间段与向字线传送用于数据读取的字线控制电压的时间段之间，发生字线放电时间段。换言之，在用于数据编程的高电压电平的字线控制电压的供应被中断之后且在用于数据读取的字线控制电压被供应之前的字线放电时间段期间，字线通常被放电到接地电压(VSS)。
通过使用电荷泵浦产生用于数据编程的字线控制电压和用于数据读取的字线控制电压。在将字线放电至接地电压(VSS)并反复供应高电位的控制电压时，需要耗费相当多的时间来将字线降低至接地电压(VSS)的电平。另外，还需要相当多的时间来使已降低至接地电压(VSS)的电平的字线重新上升到规定的电平。因此，从电流消耗方面考虑，使具有高电压电平的字线下降到接地电压的电平并使具有接地电压的电平的字线重新上升到规定的电平的操作是不利的。
发明内容
在本发明的一个实施例中，一种半导体存储装置包括：电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；以及字线放电单元，所述字线放电单元被配置为在所述第一操作时间段与所述第二操作时间段之间的放电时间段，使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平。
在本发明的另一个实施例中，一种半导体存储装置包括：电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；放电控制脉冲发生单元，所述放电控制脉冲发生单元被配置为产生第一放电控制脉冲信号和第二放电控制脉冲信号，所述第一放电控制脉冲信号在所述第一操作时间段与所述第二操作时间段之间的放电时间段的预定的初始时间段期间被激活，所述第二放电控制脉冲信号在所述放电时间段期间被激活；第一字线放电单元，所述第一字线放电单元被配置为在所述第一放电控制脉冲信号的激活时间段期间使所述字线放电至接地电压；以及第二字线放电单元，所述第二字线放电单元被配置为在所述第二放电控制脉冲信号的激活时间段期间使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平。
在本发明的另一个实施例中，一种半导体存储装置包括：电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；放电控制电压发生单元，所述放电控制电压发生单元被配置为产生放电控制电压，所述放电控制电压具有与控制编码的编码值相对应的电压电平；以及字线放电单元，所述字线放电单元被配置为在所述第一操作时间段与所述第二操作时间段之间的放电时间段使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平，并根据所述放电控制电压的电压电平来控制对所述字线进行放电时的电压转换速率。
附图说明
结合附图描述本发明的特征、方面和实施例，在附图中：
图1是描述根据本发明的一个实施例的半导体存储装置的结构图；
图2是图1所示的半导体存储装置中的字线的电压电平的变化的图示；
图3是描述根据本发明的另一个实施例的半导体存储装置的结构图；
图4是图3所示的放电控制脉冲发生单元的操作的图示；以及
图5是描述根据本发明的另一个实施例的半导体存储装置的结构图。
具体实施方式
下面参照附图结合示例性实施例，描述根据本发明的半导体存储装置。
作为参考，要注意的是，对于在附图和本说明书中用来指代器件、模块的某些术语、符号和标志，以及在需要时用于具体的单元的那些术语、符号和标志，相同的数据、符号或标志可能不是指代相同的器件、模块或者整个电路中的相同的器件、模块。总之，电路的逻辑信号和二进制数据值根据电压电平而被划分为高电平(H)和低电平(L)，并且可以表示为‘1’和‘0’。同时，数据信号的数据值可以根据电压电平或电流大小而不同地表示为单比特形式或多比特形式。
图1是描述根据本发明的一个实施例的半导体存储装置的结构图。
根据本发明的一个实施例的半导体存储装置只包括简化的结构，以便可以清楚简明地描述技术原理。
参见图1，半导体存储装置包括字线控制电压发生单元10A、电压传送单元20A、字线放电单元30A和存储单元40A。
下面描述如上述配置的半导体存储装置的详细结构和主要操作。
存储单元40A由第一存储器串41A和第二存储器串42A组成。在根据一个实施例的半导体存储装置中，示出了有限数量的字线(WL)、存储单元和位线，以便清楚简明地解释本发明的原理。
第一存储器串41A耦合到偶位线BL_E，而第二存储器串42A耦合到奇位线BL_O。存储器串被配置为具有彼此串联耦合的多个存储单元。下面描述具有代表性的第一存储器串41A。32个非易失性存储单元MC0E至MC31E串联耦合在第一选择晶体管MN10与第二选择晶体管MN11之间。利用第一选择信号线DSL的电压电平来控制第一选择晶体管MN10，而利用第二选择信号线SSL的电压电平来控制第二选择晶体管MN11。利用经由字线WL0至WL31传送的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4来控制32个非易失性存储单元MC0E至MC31E的操作。在本发明的该实施例中，非易失性存储单元由包括控制栅和浮置栅的晶体管构成。
字线控制电压发生单元10A被配置为产生具有不同电压电平的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本发明的该实施例中，字线控制电压发生单元10A通过电荷泵浦来产生多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。也就是说，由第一字线控制电压发生部11A产生的第一字线控制电压V_CTRL1、由第二字线控制电压发生部12A产生的第二字线控制电压V_CTRL2、由第三字线控制电压发生部13A产生的第三字线控制电压V_CTRL3和由第四字线控制电压发生部14A产生的第四字线控制电压V_CTRL4被产生为具有不同的电压电平。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4各自被传送到根据数据编程操作和/或数据读取操作而被选中或未选中的字线。
电压传送单元20A被配置为在第一操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第一字线控制电压V_CTRL1传送到指定字线，而在第二操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字线控制电压V_CTRL2传送到所述指定字线。第一操作时间段被定义为数据编程时间段，而第二操作时间段被定义为数据读取时间段。
电压传送单元20A被配置为响应于内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>，将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>是从命令控制电路输出的信号。
首先，当施加控制数据编程操作的内部命令CMD_INT时，电压传送单元20A在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据编程的字线控制电压被传送到被选中以执行数据编程操作的字线，而具有比用于数据编程的字线控制电压低的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据编程的字线控制电压的字线耦合的存储单元被编程，而耦合到未选中的字线的存储单元不被编程。
接着，当施加控制数据读取操作的内部命令CMD_INT时，电压传送单元20A在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据读取的字线控制电压被传送到被选中以执行数据读取操作的字线，而具有比用于数据读取的字线控制电压高的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据读取的字线控制电压的字线耦合的存储单元经由位线将编程数据输出。
字线放电单元30A被配置为在第一操作时间段与第二操作时间段之间的放电时间段期间、或者换言之在数据编程时间段与数据读取时间段之间的放电时间段期间，使字线放电到比接地电压VSS高且比用于数据编程的字线控制电压和用于数据读取的字线控制电压低的电压电平。接地电压VSS的电压电平被定义为0V。在本实施例中，字线放电单元30A由耦合在字线(WL)与第一节点N1之间的第一MOS二极管MD1、耦合在第一节点N1与第二节点N2之间的第二MOS二极管MD2和耦合在第二节点N2与接地电压VSS的端子之间并由放电信号DIS_C控制的NMOS晶体管MN1构成。放电信号DIS_C是从命令控制电路输出的信号。因此，如果放电信号DIS_C被激活为高电平，则NMOS晶体管MN1导通，于是将字线放电。由第一MOS二极管MD1和第二MOS二极管MD2的阈值电压Vth来确定字线最终要放电到的电平。作为参考，在不同实施例中，设置在字线放电单元30A中的二极管的数量可以彼此不同。
图2是图1所示的半导体存储装置中的字线的电压电平的变化的图。
下面参照图2和3描述如上述配置的半导体存储装置的内部操作。
图2示出被选中用于数据编程操作的选中的字线‘选中的WL’的电压电平的变化和未选中的字线‘未选中的WL’的电压电平的变化。作为这些变化的代表，下面描述选中的字线‘选中的WL’的电压电平的变化。
半导体存储装置反复执行数据编程操作和数据读取操作，以对存储单元进行准确地编程。数据读取操作对应于验证操作。
首先，在数据编程时间段期间，半导体存储装置将用于数据编程的字线控制电压传送到选中的字线‘选中的WL’。
接着，在数据编程时间段之后的放电时间段期间，半导体存储装置使选中的字线‘选中的WL’放电至比接地电压VSS高的电压电平。
此后，在放电时间段之后的数据读取时间段期间，半导体存储装置将用于数据读取的字线控制电压传送到选中的字线‘选中的WL’。
在放电时间段期间，字线放电单元30A使选中的字线‘选中的WL’放电至比接地电压VSS高的电压电平。可以将字线的最终放电电平设置为比用于数据编程的字线控制电压和用于数据读取的字线控制电压低。
由于在放电时间段期间选中的字线‘选中的WL’被放电至比接地电压VSS高的电平，因此，在放电时间段之后的数据读取时间段期间，使字线的电压电平提高所耗费的时间和电流消耗可以减少。由于使未选中的字线‘未选中的WL’放电的操作也是根据上述操作来进行的，因此将不再赘述。
图3是根据本发明的另一个实施例的半导体存储装置的结构的图示。
为了清楚简明地描述技术原理，根据本发明的此实施例的半导体存储装置只包括简化的结构。
参见图3，半导体存储装置包括字线控制电压发生单元10B、电压传送单元20B、第一字线放电单元31B、第二字线放电单元32B、存储单元40B和放电控制脉冲发生单元50B。
下面描述如上述配置的半导体存储装置的详细结构和主要操作。
存储单元40B由第一存储器串41B和第二存储器串42B组成。在根据本发明的此实施例的半导体存储装置中，为了清楚简明地描述本发明，示出了有限数量的字线(WL)、存储单元和位线。
第一存储器串41B耦合到偶位线BL_E，而第二存储器串42B耦合到奇位线BL_O。存储器串被配置为具有彼此串联耦合的多个存储单元。下面描述具有代表性的第一存储器串41B。32个非易失性存储单元MC0E至MC31E串联耦合在第一选择晶体管MN10与第二选择晶体管MN11之间。利用第一选择信号线DSL的电压电平来控制第一选择晶体管MN10，而利用第二选择信号线SSL的电压电平来控制第二选择晶体管MN11。利用经由字线WL0至WL31传送的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4来控制32个非易失性存储单元MC0E至MC31E的操作。在本发明的此实施例中，非易失性存储单元由包括控制栅和浮置栅的晶体管构成。
字线控制电压发生单元10B被配置为产生具有不同电压电平的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本发明的该实施例中，字线控制电压发生单元10B通过电荷泵浦来产生多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。换言之，由第一字线控制电压发生部11B产生的第一字线控制电压V_CTRL1、由第二字线控制电压发生部12B产生的第二字线控制电压V_CTRL2、由第三字线控制电压发生部13B产生的第三字线控制电压V_CTRL3和由第四字线控制电压发生部14B产生的第四字线控制电压V_CTRL4被产生为具有不同的电压电平。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4各自被传送到根据数据编程操作和/或数据读取操作被选中或未选中的字线。
电压传送单元20B被配置为在第一操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第一字线控制电压V_CTRL1传送到指定字线，而在第二操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字线控制电压V_CTRL2传送到所述指定字线。第一操作时间段被定义为数据编程时间段，而第二操作时间段被定义为数据读取时间段。
电压传送单元20B响应于内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>，将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>是从命令控制电路输出的信号。
首先，如果施加了控制数据编程操作的内部命令CMD_INT，则电压传送单元20B在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据编程的字线控制电压被传送到被选中以执行数据编程操作的字线，而具有比用于数据编程的字线控制电压低的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据编程的字线控制电压的字线耦合的存储单元被编程，而耦合到未选中的字线的存储单元不被编程。
其次，当施加控制数据读取操作的内部命令CMD_INT时，电压传送单元20B在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据读取的字线控制电压被传送到被选中以执行数据读取操作的字线，而具有比用于数据读取的字线控制电压高的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据读取的字线控制电压的字线耦合的存储单元经由位线将编程数据输出。
放电控制脉冲发生单元50B被配置为产生第一放电控制脉冲信号DIS_C1和第二放电控制脉冲信号DIS_C2，所述第一放电控制脉冲信号DIS_C1在第一操作时间段与第二操作时间段之间的放电时间段的预定的初始时间段期间被激活，所述第二放电控制脉冲信号DIS_C2在放电时间段期间被激活。
第一字线放电单元31B被配置为在第一放电控制脉冲信号DIS_C1的激活时间段期间使字线(WL)放电至接地电压VSS。第一字线放电单元31B包括耦合在字线(WL)与接地电压(VSS)的端子之间并由第一放电控制脉冲信号DIS_C1控制的NMOS晶体管MN1。
第二字线放电单元32B被配置为在第二放电控制脉冲信号DIS_C2的激活时间段期间使字线(WL)放电到比接地电压VSS高且比用于数据编程的字线控制电压和用于数据读取的字线控制电压低的电压电平。第二字线放电单元32B包括耦合在字线(WL)与第一节点N1之间的第一MOS二极管MD1、耦合在第一节点N1与第二节点N2之间的第二MOS二极管MD2和耦合在第二节点N2与接地电压VSS的端子之间并由第二放电控制脉冲信号DIS_C2控制的NMOS晶体管MN2。应当注意，在不同实施例中，设置在第二字线放电单元30B中的二极管的数量可以彼此不同。
图4是图3所示的放电控制脉冲发生单元的操作的图。
下面参照图3和4描述如上述配置的半导体存储装置的内部操作。
第一放电控制脉冲信号DIS_C1是在放电时间段的预定的初始时间段期间被激活的信号。第二放电控制脉冲信号DIS_C2是在放电时间段期间被激活的信号。因此，在放电时间段的预定的初始时间段期间，选中的字线‘选中的WL’同时通过第一字线放电单元31B和第二字线放电单元32B被快速放电。另外，在上述预定的初始时间段之后的放电时间段期间，选中的字线‘选中的WL’通过第二字线放电单元32B被放电到比接地电压高的电平。字线的最终放电电平可以被设置为比用于数据编程的字线控制电压和用于数据读取的字线控制电压低。
由于选中的字线‘选中的WL’在预定的初始时间段是通过同时使用接地电压VSS被快速放电并且随后在剩下的放电时间段期间被放电到比接地电压VSS高的电平，因此，在放电时间段之后的数据读取时间段期间，提高字线的电压电平所耗费的时间和电流消耗可以减少。
图5是描述根据本发明的另一个实施例的半导体存储装置的结构图。
为了清楚简明地描述技术原理，根据本发明的此实施例的半导体存储装置只包括简化的结构。
参见图5，半导体存储装置包括字线控制电压发生单元10C、电压传送单元20C、字线放电单元30C、存储单元40C和放电控制电压发生单元50C。
下面描述如上述配置的半导体存储装置的具体结构和主要操作。
存储单元40C由第一存储器串41C和第二存储器串42C组成。在根据本发明的该实施例的半导体存储装置中，示出了有限数量的字线(WL)、存储单元和位线，以便清楚地解释本发明。
第一存储器串41C耦合到偶位线BL_E，而第二存储器串42C耦合到奇位线BL_O。存储器串被配置为具有彼此串联耦合的多个存储单元。下面描述具有代表性的第一存储器串41C。32个非易失性存储单元MC0E至MC31E串联耦合在第一选择晶体管MN10与第二选择晶体管MN11之间。利用第一选择信号线DSL的电压电平来控制第一选择晶体管MN10，而利用第二选择信号线SSL的电压电平来控制第二选择晶体管MN11。利用经由字线WL0至WL31传送的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4来控制32个非易失性存储单元MC0E至MC31E的操作。在本发明的该实施例中，非易失性存储单元由包括控制栅和浮置栅的晶体管构成。
字线控制电压发生单元10C被配置为产生具有不同电压电平的多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本发明的该实施例中，字线控制电压发生单元10C通过电荷泵浦来产生多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。换言之，由第一字线控制电压发生部11C产生的第一字线控制电压V_CTRL1、由第二字线控制电压发生部12C产生的第二字线控制电压V_CTRL2、由第三字线控制电压发生部13C产生的第三字线控制电压V_CTRL3和由第四字线控制电压发生部14C产生的第四字线控制电压V_CTRL4被产生为具有不同的电压电平。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4各自被传送到根据数据编程操作和数据读取操作被选中或未选中的字线。
电压传送单元20C被配置为在第一操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第一字线控制电压V_CTRL1传送到指定字线，而在第二操作时间段将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字线控制电压V_CTRL2传送到所述指定字线。第一操作时间段被定义为数据编程时间段，而第二操作时间段被定义为数据读取时间段。
电压传送单元20C响应于内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>，将多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。内部命令CMD_INT和字线电压选择信号SEL_WL_V<0:31>是从命令控制电路输出的信号。
首先，当施加控制数据编程操作的内部命令CMD_INT时，电压传送单元20C在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据编程的字线控制电压被传送到被选中以执行数据编程操作的字线，而具有比用于数据编程的字线控制电压低的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据编程的字线控制电压的字线耦合的存储单元被编程，而耦合到未选中的字线的存储单元不被编程。
接下来，当施加控制数据读取操作的内部命令CMD_INT时，电压传送单元20C在字线电压选择信号SEL_WL_V<0:31>的控制下，将各个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4传送到指定字线。多个字线控制电压V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于数据读取的字线控制电压被传送到被选中以执行数据读取操作的字线，而具有比用于数据读取的字线控制电压高的电压电平的字线控制电压被传送到未选中的字线。与被传送了用于数据读取的字线控制电压的字线耦合的存储单元经由位线将编程数据输出。
放电控制电压发生单元50C被配置为产生放电控制电压V_SLOPE，放电控制电压V_SLOPE具有与控制编码CODE<0:N>的编码值相对应的电压电平。控制编码CODE<0:N>可以被定义为从模式寄存器组(MRS)输出的信号，可以被定义为从外部直接输入的编码，或者被定义为从命令控制电路输出的信号。
字线放电单元30C被配置为在第一操作时间段与第二操作时间段之间的放电时间段期间、即在数据编程时间段与数据读取时间段之间的放电时间段期间，使字线放电到比接地电压VSS高且比用于数据编程的字线控制电压和用于数据读取的字线控制电压低的电压电平。字线放电单元30C根据放电控制电压V_SLOPE的电压电平来控制字线放电的电压转换速率(slewrate)。
在本实施例中，字线放电单元30C包括耦合在字线(WL)与第一节点N1之间的第一MOS二极管MD1、耦合在第一节点N1与第二节点N2之间的第二MOS二极管MD2、耦合在第二节点N2与第三节点N3之间并由放电控制电压V_SLOPE控制的第一NMOS晶体管MN1、和耦合在第三节点N3与接地电压VSS的端子之间并由放电信号DIS_C控制的第二NMOS晶体管MN2。放电信号DIS_C是一种使能信号，并且是在放电时间段期间被激活为高电平的信号。由放电控制电压V_SLOPE控制的第一NMOS晶体管MN1根据放电控制电压V_SLOPE的电压电平来对第二节点N2与第三节点N3之间的电流驱动强度进行控制，并且据此控制字线的电压转换速率。应当注意，在不同实施例中，设置在字线放电单元30C中的二极管的数量可以彼此不同。
在放电时间段期间，字线放电单元30C使选中的字线‘选中的WL’放电到比接地电压高的电平。字线的最终放电电平可以被设置为比用于数据编程的字线控制电压和用于数据读取的字线控制电压低。
由于在放电时间段期间选中的字线‘选中的WL’被放电到比接地电压VSS高的电平，因此，在放电时间段之后的数据读取时间段期间，使字线的电压电平提高所耗费的时间和电流消耗可以减少。另外，可以通过放电控制电压V_SLOPE来控制位线放电的电压转换速率。
如上所述，在根据本发明的实施例的半导体存储装置中，可以缩短字线放电所耗费的时间。另外，可以减少字线放电所需的电流量。另外，可以控制字线放电的电压转换速率。
尽管上面已经描述了一些实施例，但是对于本领域技术人员来说将理解的是，描述的实施例仅仅是示例性的。因此，不应当基于描述的实施例来限制本发明的半导体存储装置。确切的说，本发明的半导体存储装置仅根据所附的权利要求书并结合以上说明书和附图来限定。

Claims (27)

1.一种半导体存储装置，包括：
电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；以及
字线放电单元，所述字线放电单元被配置为在所述第一操作时间段与所述第二操作时间段之间的放电时间段期间，使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平。
2.如权利要求1所述的半导体存储装置，还包括：
字线控制电压发生单元，所述字线控制电压发生单元被配置为产生所述多个字线控制电压，所述多个字线控制电压的每个具有不同的电压电平。
3.如权利要求1所述的半导体存储装置，其中，连接到所述字线的存储单元包括非易失性存储单元。
4.如权利要求3所述的半导体存储装置，其中，每个非易失性存储单元包括具有控制栅和浮置栅的晶体管。
5.如权利要求1所述的半导体存储装置，其中，所述第一操作时间段包括数据编程时间段，所述第二操作时间段包括数据读取时间段。
6.如权利要求2所述的半导体存储装置，其中，所述字线控制电压发生单元通过电荷泵浦来产生所述多个字线控制电压。
7.如权利要求1所述的半导体存储装置，其中，所述电压传送单元响应于内部命令和字线电压选择信号，将所述多个字线控制电压中的每个传送给相应的指定字线。
8.如权利要求1所述的半导体存储装置，其中，所述字线放电单元包括：
耦合在所述字线与第一节点之间的第一二极管；
耦合在所述第一节点与第二节点之间的第二二极管；以及
耦合在所述第二节点与所述接地电压的端子之间并由放电信号控制的晶体管。
9.一种半导体存储装置，包括：
电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；
放电控制脉冲发生单元，所述放电控制脉冲发生单元被配置为产生第一放电控制脉冲信号和第二放电控制脉冲信号，所述第一放电控制脉冲信号在所述第一操作时间段与所述第二操作时间段之间的放电时间段的预定的初始时间段期间被激活，所述第二放电控制脉冲信号在所述放电时间段期间被激活；
第一字线放电单元，所述第一字线放电单元被配置为在所述第一放电控制脉冲信号的激活时间段期间使所述字线放电至接地电压；以及
第二字线放电单元，所述第二字线放电单元被配置为在所述第二放电控制脉冲信号的激活时间段期间使所述字线放电到比所述接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平。
10.如权利要求9所述的半导体存储装置，还包括：
字线控制电压发生单元，所述字线控制电压发生单元被配置为产生具有不同的电压电平的所述多个字线控制电压。
11.如权利要求9所述的半导体存储装置，其中，连接到所述字线的存储单元包括非易失性存储单元。
12.如权利要求11所述的半导体存储装置，其中，每个非易失性存储单元包括具有控制栅和浮置栅的晶体管。
13.如权利要求9所述的半导体存储装置，其中，所述第一操作时间段包括数据编程时间段，所述第二操作时间段包括数据读取时间段。
14.如权利要求10所述的半导体存储装置，其中，所述字线控制电压发生单元通过电荷泵浦来产生所述多个字线控制电压。
15.如权利要求9所述的半导体存储装置，其中，所述电压传送单元响应于内部命令和字线电压选择信号，将所述多个字线控制电压中的每个传送给相应的指定字线。
16.如权利要求9所述的半导体存储装置，其中，所述第一字线放电单元包括耦合在所述字线与所述接地电压的端子之间并由所述第一放电控制脉冲信号控制的晶体管。
17.如权利要求9所述的半导体存储装置，其中，所述第二字线放电单元包括：
耦合在所述字线与第一节点之间的第一二极管；
耦合在所述第一节点与第二节点之间的第二二极管；以及
耦合在所述第二节点与所述接地电压的端子之间并由所述第二放电控制脉冲信号控制的晶体管。
18.一种半导体存储装置，包括：
电压传送单元，所述电压传送单元被配置为在第一操作时间段将多个字线控制电压中的第一字线控制电压传送给指定字线，而在第二操作时间段将所述多个字线控制电压中的第二字线控制电压传送给所述指定字线；
放电控制电压发生单元，所述放电控制电压发生单元被配置为产生放电控制电压，所述放电控制电压具有与控制编码的编码值相对应的电压电平；以及
字线放电单元，所述字线放电单元被配置为在所述第一操作时间段与所述第二操作时间段之间的放电时间段使所述字线放电到比接地电压高且比所述第一字线控制电压和所述第二字线控制电压低的电压电平，并根据所述放电控制电压的电压电平来控制对所述字线进行放电时的电压转换速率。
19.如权利要求18所述的半导体存储装置，还包括：
字线控制电压发生单元，所述字线控制电压发生单元被配置为产生具有不同的电压电平的所述多个字线控制电压。
20.如权利要求18所述的半导体存储装置，其中，连接到所述字线的存储单元包括非易失性存储单元。
21.如权利要求20所述的半导体存储装置，其中，每个非易失性存储单元包括具有控制栅和浮置栅的晶体管。
22.如权利要求18所述的半导体存储装置，其中，所述第一操作时间段包括数据编程时间段，所述第二操作时间段包括数据读取时间段。
23.如权利要求19所述的半导体存储装置，其中，所述字线控制电压发生单元通过电荷泵浦来产生所述多个字线控制电压。
24.如权利要求18所述的半导体存储装置，其中，所述电压传送单元响应于内部命令和字线电压选择信号，将所述多个字线控制电压中的每个传送给相应的指定字线。
25.如权利要求18所述的半导体存储装置，其中，所述字线放电单元包括：
耦合在所述字线与第一节点之间的第一二极管；
耦合在所述第一节点与第二节点之间的第二二极管；以及
耦合在所述第二节点与第三节点之间并由所述放电控制电压控制的第一晶体管；以及
耦合在所述第三节点与所述接地电压的端子之间并由所述放电控制电压控制的第二晶体管。
26.如权利要求18所述的半导体存储装置，其中，所述控制编码是从模式寄存器组输出的编码。
27.如权利要求18所述的半导体存储装置，其中，所述控制编码是从命令控制电路输出的编码。
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