CN103514946A - 半导体存储装置及其操作方法 - Google Patents

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Abstract

一种半导体存储装置包括：阻变存储器单元，所述阻变存储器单元被耦接在位线与取反位线之间；控制单元，所述控制单元被配置成响应于第一感测放大器使能信号和第二感测放大器使能信号而将位线耦接至第一节点、并且将参考电压施加到第二节点；数据输出感测放大器，所述数据输出感测放大器被配置成感测并放大第一节点的电压和第二节点的电压；数据传送单元，所述数据传送单元被配置成响应于列选择信号而将第一节点和第二节点耦接至数据线和取反数据线；以及数据输入单元，所述数据输入单元被配置成响应于写入使能信号而根据第一节点的电压电平和第二节点的电压电平来驱动位线和取反位线。

Description

半导体存储装置及其操作方法
相关申请的交叉引用
本申请要求2012年6月28日向韩国知识产权局提交的申请号为10-2012-0070008的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体集成电路，更具体而言，涉及一种半导体存储装置。
背景技术
一般地，作为易失性存储器件的半导体存储装置包括由电容器组成的存储器单元。由于半导体存储装置包括由电容器组成的存储器单元，所以引起充入电容器中的电荷的损耗，并且由于这个事实，半导体存储装置被称为易失性存储器件。
参见图1，传统的半导体存储装置包括：存储器单元10、第一均衡器单元20、位线断开单元30、第二均衡器单元40、感测放大器50以及数据传送单元60。
存储器单元10在字线WL被使能时与位线BL耦接。存储器单元10包括第一晶体管N1和电容器C1。第一晶体管N1具有与字线WL耦接的栅极，以及与位线BL和电容器C1的一个端部耦接的漏极和源极。电容器C1具有与第一晶体管N1耦接的一个端部、和被施加单元板极电压（cell plate voltage，VCP）的另一个端部。
第一均衡器单元20在位线均衡器信号BLEQ被使能时将位线BL和取反位线BLb彼此耦接。
第一均衡器单元20包括第二晶体管N2。第二晶体管N2具有被输入位线均衡器信号BLEQ的栅极、以及与位线BL和取反位线BLb耦接的漏极和源极。
位线断开单元30在位线隔离信号BIS被使能时将位线BL和取反位线BLb与感测放大器50断开。此外，位线断开单元30在位线隔离信号BIS被禁止时将位线BL和取反位线BLb与感测放大器50耦接。
位线断开单元30包括第三晶体管N3和第四晶体管N4。第三晶体管N3具有被输入位线隔离信号BIS的栅极，以及与位线BL和感测放大器50耦接的漏极和源极。第四晶体管N4具有被输入位线隔离信号BIS的栅极，以及与取反位线BLb和感测放大器50耦接的漏极和源极。
当位线均衡器信号BLEQ被使能时，第二均衡器单元40将与位线BL和感测放大器50耦接的节点、和与取反位线BLb和感测放大器50耦接的节点耦接，并且将位线预充电电压VBLP施加到两个节点。
第二均衡器单元40包括第五晶体管N5和第六晶体管N6。第五晶体管N5具有被输入位线均衡器信号BLEQ的栅极、以及耦接至与位线BL和感测放大器50耦接的节点和第六晶体管N6的漏极和源极。第六晶体管N6具有被输入位线均衡器信号BLEQ的栅极、以及耦接至与取反位线BLb和感测放大器50耦接的节点和第五晶体管N5的漏极和源极。位线预充电电压VBLP被施加到与第五晶体管N5和第六晶体管N6耦接的节点。
感测放大器50感测并且放大在位线BL与取反位线BLb之间的电压差。
感测放大器50包括第七至第十晶体管P1、P2、N7以及N8。第七晶体管P1具有被施加第一驱动电压RTO的源极、和与取反位线BLb耦接的栅极。第八晶体管P2具有被施加第一驱动电压RTO的源极、和与位线BL耦接的栅极。第九晶体管N7具有与取反位线BLb耦接的栅极、与第七晶体管P1的漏极耦接的漏极、以及被施加第二驱动电压SB的源极。第十晶体管N8具有与位线BL耦接的栅极、与第八晶体管P2的漏极耦接的漏极、以及被施加第二驱动电压SB的源极。位线BL耦接至与第七晶体管P1和第九晶体管N7耦接的节点，并且取反位线BLb耦接至与第八晶体管P2和第十晶体管N8耦接的节点。作为用于激活感测放大器50的电压的第一驱动电压RTO和第二驱动电压SB是当感测放大器使能信号（未示出）被使能时施加到感测放大器50的电压。
数据传送单元60在列选择信号YI被使能时将在感测放大器50中放大的电压传送到数据线DATA_L和取反数据线DATA_Lb。
数据传送单元60包括第十一晶体管N9和第十二晶体管N10。第十一晶体管N9具有被输入列选择信号YI的栅极、以及耦接至与位线BL和感测放大器50耦接的节点和数据线DATA_L的漏极和源极。第十二晶体管N10具有被输入列选择信号YI的栅极、以及耦接至与取反位线BLb和感测放大器50耦接的节点和取反数据线DATA_Lb的漏极和源极。
如上所述配置的传统半导体存储装置操作如下。
随着字线WL被使能，存储器单元10和位线BL耦接。由于存储器单元10的电容器C1的电荷迁移到位线BL，所以在位线BL与取反位线BLb之间出现电压差。
位线断开单元30在位线隔离信号BIS被禁止时将位线BL和取反位线BLb与感测放大器50耦接。
感测放大器50感测并放大在位线BL与取反位线BLb之间的电压差。
数据传送单元60在列选择信号YI被使能时将通过感测放大器50放大的电压传送到数据线DATA_L和取反数据线DATA_Lb。
以这种方式，利用电容器C1来储存数据的半导体存储装置被配置成感测并放大由电容器C1的电荷量引起的、在位线BL与取反位线BLb之间的电压差，并且将放大的电压输出到半导体存储装置的外部。
包括由电容器组成的存储器单元的半导体存储装置在如上所述的一些工业领域中用作易失性存储器。
对于允许以包括由阻变器件组成的存储器单元的半导体存储装置来代替包括由电容器组成的存储器单元的半导体存储装置、并允许其用在工业领域中已经持续进行了研究。
发明内容
本文描述了一种非易失性半导体存储装置，所述非易失性半导体存储装置可以在与包括由电容器组成的存储器单元的半导体存储装置相同的情况（界面）下操作。
在本发明的一个实施例中，一种半导体存储装置包括：阻变存储器单元，所述阻变存储器单元被耦接在位线与取反位线之间；控制单元，所述控制单元被配置成响应于第一感测放大器使能信号和第二感测放大器使能信号而将位线耦接至第一节点、并且将参考电压施加到第二节点；数据输出感测放大器，所述数据输出感测放大器被配置成感测并且放大第一节点的电压和第二节点的电压；数据传送单元，所述数据传送单元被配置成响应于列选择信号而将第一节点和第二节点耦接至数据线和取反数据线；以及数据输入单元，所述数据输入单元被配置成响应于写入使能信号而根据第一节点和第二节点的电压电平来驱动位线和取反位线。
在本发明的一个实施例中，半导体存储装置包括：控制单元，所述控制单元被配置成在读取操作中将位线与数据输出感测放大器耦接；数据输出感测放大器，所述数据输出感测放大器被配置成在与位线耦接时感测并放大位线的电压电平；数据传送单元，所述数据传送单元被配置成在读取或写入操作中将数据线耦接至数据输出感测放大器和数据输入单元；以及数据输入单元，所述数据输入单元被配置成在耦接至数据线时驱动数据线的电压电平、并且将数据线的电压电平传送到位线。
在本发明的一个实施例中，半导体存储装置包括：阻变存储器单元，所述阻变存储器单元被耦接在位线与取反位线之间；控制单元，所述控制单元被配置成响应于感测放大器使能信号而将位线与数据输出感测放大器耦接、并且将取反位线与接地端子耦接；数据输出感测放大器，所述数据输出感测放大器被配置成在与位线耦接时将位线的电压电平和参考电压的电平进行比较、并且放大它们的差；数据输入单元，所述数据输入单元被配置成在与数据线和取反数据线耦接时响应于写入使能信号而根据数据线和取反数据线的电压电平来确定位线和取反位线的电压电平；以及数据传送单元，所述数据传送单元被配置成响应于列选择信号而将数据线与数据输出感测放大器和数据输入单元耦接或断开。
在本发明的一个实施例中，一种操作半导体存储装置的方法包括以下步骤：将阻变存储器单元耦接在位线与取反位线之间；响应于第一感测放大器使能信号和第二感测放大器使能信号而将位线耦接至第一节点、并且将参考电压施加到第二节点；感测并且放大第一节点的电压和第二节点的电压；响应于列选择信号而将第一节点和第二节点耦接至数据线和取反数据线；以及响应于写入使能信号而根据第一节点和第二节点的电压电平来驱动位线和取反位线。
附图说明
结合附图来描述本发明的特点、方面和实施例，其中：
图1是传统的半导体存储装置的配置图；
图2是根据本发明的一个实施例的半导体存储装置的配置图；
图3是图2的数据输入单元的配置图；以及
图4是根据本发明的实施例的半导体存储装置的参考电压发生单元的配置图。
具体实施方式
在下文中，将经由各种实施例、参照附图来描述根据本发明的半导体存储装置。
参见图2，根据本发明的一个实施例的半导体存储装置可以包括：阻变存储器单元100、位线断开单元200、均衡器单元300、控制单元400、数据输出感测放大器500、数据传送单元600以及数据输入单元700。
阻变存储器单元100可以包括阻变存储器件110和第一晶体管N11，所述阻变存储器件110的电阻值根据储存数据的值来改变。阻变存储器件110具有可以与位线BL耦接的一个端部、和可以与第一晶体管N11耦接的另一个端部。第一晶体管N11具有可以与字线WL耦接的栅极、以及分别与阻变存储器件110的另一个端部和取反位线BLb相耦接的漏极和源极。
位线断开单元200可以被配置成响应于位线隔离信号BIS而将位线BL和取反位线BLb与控制单元400耦接和断开。例如，位线断开单元200在位线隔离信号BIS被使能时将位线BL和取反位线BLb与控制单元400断开、并且在位线隔离信号BIS被禁止时将位线BL和取反位线BLb与控制单元400耦接。
位线断开单元200可以包括第二晶体管N12和第三晶体管N13。第二晶体管N12具有被输入位线隔离信号BIS的栅极、可以与位线BL耦接的漏极、以及可以与控制单元400耦接的源极。第三晶体管N13具有被输入位线隔离信号BIS的栅极、可以与取反位线BLb耦接的漏极、以及可以与控制单元400耦接的源极。
均衡器单元300可以被配置成响应于位线均衡器信号BLEQ而使位线BL和取反位线BLb的电压电平相同。例如，均衡器单元300在位线均衡器信号BLEQ被使能时将位线预充电电压VBLP施加到位线BL和取反位线BLb。
均衡器单元300可以包括第四晶体管N14和第五晶体管N15。第四晶体管N14具有被输入位线均衡器信号BLEQ的栅极、可以与位线BL耦接的源极、以及可以与第五晶体管N15的漏极耦接的漏极。第五晶体管N15具有被输入位线均衡器信号BLEQ的栅极、可以与取反位线BLb耦接的源极、以及可以与第四晶体管N14的漏极耦接的漏极。位线预充电电压VBLP被施加到与第四晶体管N14和第五晶体管N15耦接的节点。
控制单元400可以被配置成响应于第一感测放大器使能信号SAE1和第二感测放大器使能信号SAE2而将位线BL与第一节点Node_A耦接、将取反位线BLb与接地端子VSS耦接、以及将参考电压Vref施加到第二节点Node_B。第二感测放大器使能信号SAE2是通过将感测放大器使能信号SAE1延迟而获得的信号，并且为了区分感测放大器使能信号SAE1与第二感测放大器使能信号SAE2，感测放大器使能信号SAE1被称作为第一感测放大器使能信号SAE1。控制单元400在第一感测放大器使能信号SAE1被使能时将电源电压VDD施加到位线BL。因此，如果第一感测放大器使能信号SAE1在字线WL被使能的状态下被使能，则流经位线BL、阻变存储器单元100以及取反位线BLb的电流路径形成。如果第二感测放大器使能信号SAE2被使能，则位线BL可以与第一节点Node_A耦接，并且参考电压Vref被施加到第二节点Node_B。
控制单元400可以包括第六至第十一晶体管N16至N20和P11。第六晶体管N16具有被输入第一感测放大器使能信号SAE1的栅极、和可以与位线BL耦接的源极。第七晶体管N17具有被输入第一感测放大器使能信号SAE1的栅极、可以与取反位线BLb耦接的漏极、以及可以与接地端子VSS耦接的源极。第八晶体管N18具有被施加钳位电压VCLAMP的栅极、和可以与第六晶体管N16的漏极耦接的源极。第九晶体管N19具有分别与第八晶体管N18的漏极和第一节点Node_A相耦接的漏极和源极、以及被输入第二感测放大器使能信号SAE2的栅极。第十晶体管N20具有被输入第二感测放大器使能信号SAE2的栅极、被施加参考电压Vref的漏极、以及可以与第二节点Node_B耦接的源极。第十一晶体管P11具有被施加偏置电压Vpbias的栅极、被施加电源电压VDD的源极、以及可以耦接至与第八晶体管N18和第九晶体管N19耦接的节点的漏极。
数据输出感测放大器500可以被配置成感测并放大第一节点Node_A的电压电平和第二节点Node_B的电压电平。例如，数据输出感测放大器500感测并放大可以经由第一节点Node_A耦接的位线BL的电压电平、和经由第二节点Node_B施加的参考电压Vref的电平。
数据输出感测放大器500可以包括第十二至第十五晶体管N21、N22、P12以及P13。第十二晶体管N21具有可以与第二节点Node_B耦接的栅极、以及分别与第一节点Node_A和第十三晶体管N22耦接的漏极和源极。第十三晶体管N22具有可以与第一节点Node_A耦接的栅极、以及分别与第十二晶体管N21和第二节点Node_B耦接的漏极和源极。第十四晶体管P12具有可以与第二节点Node_B耦接的栅极、以及分别与第一节点Node_A和第十五晶体管P13耦接的漏极和源极。第十五晶体管P13具有可以与第一节点Node_A耦接的栅极、以及分别与第十四晶体管P12和第二节点Node_B耦接的漏极和源极。第一驱动电压RTO被施加到与第十四晶体管P12和第十五晶体管P13耦接的节点，并且第二驱动电压SB被施加到与第十二晶体管N21和第十三晶体管N22耦接的节点。第一电压RTO和第二电压SB作为数据输出感测放大器500的操作电压被施加到数据输出感测放大器500。
数据传送单元600可以被配置成响应于列选择信号YI而将第一节点Node_A和第二节点Node_B与数据线DATA_L和取反数据线DATA_Lb耦接。例如，数据传送单元600在列选择信号YI被使能时而将第一节点Node_A与数据线DATA_L耦接、并且将第二节点Node_B与取反数据线DATA_Lb耦接。
数据传送单元600可以包括第十六晶体管N23和第十七晶体管N24。第十六晶体管N23具有被输入列选择信号YI的栅极、以及分别与第一节点Node_A和数据线DATA_L耦接的漏极和源极。第十七晶体管N24具有被输入列选择信号YI的栅极、以及分别与第二节点Node_B和取反数据线DATA_Lb耦接的漏极和源极。
数据输入单元700可以被配置成响应于写入使能信号WE而根据第一节点Node_A和第二节点Node_B的电压电平来驱动位线BL和取反位线BLb。例如，在写入使能信号WE被使能的情况下，当第一节点Node_A的电压电平比第二节点Node_B的电压电平高时，数据输入单元700降低位线BL的电压电平并且升高取反位线BLb的电压电平。另外，在写入使能信号WE被使能的情况下，当第一节点Node_A的电压电平比第二节点Node_B的电压电平低时，数据输入单元700升高位线BL的电压电平并且降低取反位线BLb的电压电平。写入使能信号WE可以在写入操作中被使能、并且可以是在用于再次将数据输入阻变存储器件110的模式下被使能的信号。
参见图3，数据输入单元700可以包括第一与非门ND11和第二与非门ND12、第一反相器IV11和第二反相器IV12、以及第十八至第二十一晶体管N25、N26、P14和P15。第一与非门ND11被输入第一节点Node_A的电压电平，并且被输入写入使能信号WE。第二与非门ND12被输入第二节点Node_B的电压电平，并且被输入写入使能信号WE。第一反相器IV11被输入第一与非门ND11的输出信号。第二反相器IV12被输入第二与非门ND12的输出信号。第十八晶体管N25具有被输入第一反相器IV11的输出信号的栅极、可以与位线BL耦接的漏极、以及可以与接地端子VSS耦接的源极。第十九晶体管N26具有被输入第二反相器IV12的输出信号的栅极、可以与取反位线BLb耦接的漏极、以及可以与接地端子VSS耦接的源极。第二十晶体管P14具有被输入第二与非门ND12的输出信号的栅极、可以与位线BL耦接的漏极、以及被施加电源电压VDD的源极。第二十一晶体管P15具有被输入第一与非门ND11的输出信号的栅极、可以与取反位线BLb耦接的漏极、以及被施加电源电压VDD的源极。
参见图4，根据本发明的实施例的半导体存储装置还可以包括第一虚设阻变存储器单元811和第二虚设阻变存储器单元812以及参考电压发生单元820。
第一虚设阻变存储器单元811具有低电平的数据值。
第一虚设阻变存储器单元811包括具有低值的阻变存储器件811-1和第二十二晶体管N27。具有低值的阻变存储器件811-1具有可以与第一虚设位线BL_d1耦接的一个端部。第二十二晶体管N27具有可以与字线WL耦接的栅极、以及分别与具有低值的阻变存储器件811-1的另一个端部和第一虚设取反位线BLb_d1耦接的漏极和源极。
第二虚设阻变存储器单元812具有高电平的数据值。
第二虚设阻变存储器单元812包括具有高值的阻变存储器件812-1和第二十三晶体管N28。具有高值的阻变存储器件812-1具有可以与第二虚设位线BL_d2耦接的一个端部。第二十三晶体管N28具有可以与字线WL耦接的栅极、以及分别与具有高值的阻变存储器件812-1的另一个端部和第二虚设取反位线BLb_d2耦接的漏极和源极。
参考电压发生单元820可以经由第一虚设位线BL_d1和第二虚设位线BL_d2以及第一虚设取反位线BLb_d1和第二虚设取反位线BLb_d2而与第一虚设阻变存储器单元811和第二虚设阻变存储器单元812耦接，并且可以被配置成产生电压电平对应于低电平的数据值和高电平的数据值的平均值的参考电压Vref。
参考电压发生单元820可以包括第二十四至第三十一晶体管P16、P17和N29至N34。第二十四晶体管P16具有被施加电源电压VDD的源极、以及彼此耦接的栅极和漏极。第二十五晶体管P17具有可以与第二十四晶体管P16的栅极耦接的栅极、以及被施加电源电压VDD的源极。第二十六晶体管N29具有被施加钳位电压VCLAMP的栅极、以及可以耦接至与第二十四晶体管P16的栅极和漏极耦接的节点的漏极。第二十七晶体管N30具有被施加钳位电压VCLAMP的栅极、和可以与第二十五晶体管P17的漏极耦接的漏极。第二十八晶体管N31具有被输入第一感测放大器使能信号SAE1的栅极、可以与第二十六晶体管N29的源极耦接的漏极、以及可以与第一虚设位线BL_d1耦接的源极。第二十九晶体管N32具有被输入第一感测放大器使能信号SAE1的栅极、可以与接地端子VSS耦接的源极、以及可以与第一虚设取反位线BLb_d1耦接的漏极。第三十晶体管N33具有被输入第一感测放大器使能信号SAE1的栅极、可以与第二十七晶体管N30的源极耦接的漏极、以及可以与第二虚设位线BL_d2耦接的源极。第三十一晶体管N34具有被输入第一感测放大器使能信号SAE1的栅极、可以与接地端子VSS耦接的源极、以及可以与第二虚设取反位线BLb_d2耦接的漏极。第二十六晶体管N29的源极和第二十七晶体管N30的源极彼此耦接。偏置电压Vpbias从与第二十四晶体管P16的栅极和漏极耦接的节点中产生，并且参考电压Vref从与第二十五晶体管P17和第二十七晶体管N30耦接的节点中产生。
以这种方式配置的参考电压发生单元820可以操作如下。
当字线WL被使能时，第一虚设位线BL_d1、具有低值的阻变存储器件811-1以及第一虚设取反位线BLb_d1耦接。
此外，当字线WL被使能时，第二虚设位线BL_d2、具有高值的阻变存储器件812-1以及第二虚设取反位线BLb_d2耦接。
在字线WL被使能的状态下，如果第一感测放大器使能信号SAE1被使能，则流经第一虚设位线BL_d1、具有低值的阻变存储器件811-1、以及第一虚设取反位线BLb_d1而到达接地端子VSS的电流路径被限定。流经第一虚设位线BL_d1的电流被称作为第一电流I_L。
在字线WL被使能的状态下，如果第一感测放大器使能信号SAE1被使能，则流经第二虚设位线BL_d2、具有高值的阻变存储器件812-1以及第二虚设取反位线BLb_d2而到达接地端子VSS的电流路径被限定。流经第二虚设位线BL_d2的电流被称作为第二电流I_H。
如果第一感测放大器使能信号SAE1被使能，则第二十八晶体管N31的漏极和第三十晶体管N33的漏极彼此耦接，并且第二十八晶体管N31流动第一电流I_L，而第三十晶体管N33流动第二电流I_H。因此，将第一电流I_L和第二电流I_H求和获得的电流I_L+I_H流经与第二十八晶体管N31和第三十晶体管N33耦接的节点。因为第二十六晶体管N29和第二十七晶体管N30（向与第二十八晶体管N31和第三十晶体管N33的漏极耦接的节点供应电流）经由它们的栅极被输入相同的信号VCLAMP，并且经由它们的源极与相同的节点耦接，第二十六晶体管N29和第二十七晶体管N30流动相同量的电流。由于流经第二十六晶体管N29和第二十七晶体管N30的电流量之和为I_L+I_H，所以第二十六晶体管N29和第二十七晶体管N30各自流动的电流为（I_L+I_H）/2。因而，从第二十七晶体管N30的漏极输出的参考电压Vref的电压电平与流经具有低值的阻变存储器件811-1的电流和流经具有高值的阻变存储器件812-1的电流的平均值相对应。
以下将参照图2至图4来描述根据如以上提及所配置的本发明的实施例的半导体存储装置的操作。
如果字线WL在读取操作中被使能，则位线BL和取反位线BLb与阻变存储器件110耦接。
当位线隔离信号BIS被禁止时，位线BL和取反位线BLb与控制单元400耦接。
当第一感测放大器使能信号SAE1被使能时，将预设电压施加到位线BL。此外，当第一感测放大器使能信号SAE1被使能时，取反位线BLb可以与接地端子VSS耦接。因此，当第一感测放大器使能信号SAE1被使能时，耦接了被施加预设电压的位线BL、阻变存储器件110、取反位线BLb以及接地端子VSS的电流路径被限定。
第一感测放大器使能信号SAE1被使能之后当第二感测放大器使能信号SAE2被使能时，可以与数据输出感测放大器500耦接的第一节点Node_A可以与位线BL耦接。此外，当第二感测放大器使能信号SAE2被使能时，参考电压Vref被施加到可以与数据输出感测放大器500耦接的第二节点Node_B。
数据输出感测放大器500感测并且放大对应于流经第一节点Node_A、位线BL、阻变存储器件110以及取反位线BLb而到达接地端子VSS的电流量的电压的电平、和经由第二节点Node_B施加的参考电压Vref的电平。此时，阻变存储器件110在要储存的数据为高电平或低电平的情况下具有不同的电阻值。另外，如上所述，参考电压Vref的电压电平对应于在阻变存储器件110具有高电平和低电平的情况下流经阻变存储器件110的电流量的平均值。因而，在阻变存储器件110具有与高电平或低电平相对应的电阻值的情况下，位线BL具有根据阻变存储器件110的数据的电平的电压电平，并且数据输出感测放大器500将该电压电平与参考电压Vref进行比较、并升高第一节点Node_A和第二节点Node_B中之一的电压电平。
在第一节点Node_A和第二节点Node_B的电压电平经由数据输出感测放大器500放大之后，如果列选择信号YI被使能，则第一节点Node_A和第二节点Node_B与数据线DATA_L和取反数据线DATA_Lb耦接。因此，通过数据输出感测放大器500感测并放大的数据经由输入线DATA_L和取反数据线DATA_Lb输出。
如果列选择信号YI在写入操作中被使能，则第一节点Node_A和第二节点Node_B与数据线DATA_L和取反数据线DATA_Lb耦接。因而，数据线DATA_L和取反数据线DATA_Lb的电压电平被传送到第一节点Node_A和第二节点Node_B。也就是说，如果列选择信号YI在写入操作中被使能，则数据经由数据线DATA_L和取反数据线DATA_Lb被传送到第一节点Node_A和第二节点Node_B。
如果写入使能信号WE被使能，则数据输入单元700根据第一节点Node_A和第二节点Node_B的电压电平来确定位线BL和取反位线BLb的电压电平。例如，第一节点Node_A的电压电平和第二节点Node_B的电压电平之中第一节点Node_A的电压电平较高时，数据输入单元700降低位线BL的电压电平、并且升高取反位线BLb的电压电平。此外，第一节点Node_A的电压电平和第二节点Node_B的电压电平之中第二节点Node_B的电压电平较高的情况下，数据输入单元700升高位线BL的电压电平、并且降低取反位线BLb的电压电平。
在字线WL被使能的状态下，如果位线BL和取反位线BLb的电压电平改变，则阻变存储器件110的电阻值也改变。例如，如果由于位线BL的电压电平比取反位线BLb的电压电平高而限定出从位线BL经由阻变存储器件110流到取反位线BLb的电流路径，则阻变存储器件110具有与高电平相对应的电阻值。此外，如果由于取反位线BLb的电压电平比位线BL的电压电平高而限定出从取反位线BLb经由阻变存储器件110流到位线BL的电流路径，则阻变存储器件110具有与低电平相对应的值。与阻变存储器件110的高电平和低电平相对应的电阻值彼此不同。
从以上描述显然的是，在如图1所示半导体存储装置具有由电容器组成的存储器单元的情况下，根据本发明的实施例的半导体存储装置可以驱动阻变存储器单元。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的半导体存储装置。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的半导体存储装置。

Claims (19)

1.一种半导体存储装置，包括：
阻变存储器单元，所述阻变存储器单元被耦接在位线与取反位线之间；
控制单元，所述控制单元被配置成响应于第一感测放大器使能信号和第二感测放大器使能信号而将所述位线耦接至第一节点、并且将参考电压施加到第二节点；
数据输出感测放大器，所述数据输出感测放大器被配置成感测并放大所述第一节点的电压和所述第二节点的电压；
数据传送单元，所述数据传送单元被配置成响应于列选择信号而将所述第一节点和所述第二节点耦接至数据线和取反数据线；以及
数据输入单元，所述数据输入单元被配置成响应于写入使能信号而根据所述第一节点的电压电平和所述第二节点的电压电平来驱动所述位线和所述取反位线。
2.如权利要求1所述的半导体存储装置，其中，所述第二感测放大器使能信号通过将所述第一感测放大器使能信号延迟来获得。
3.如权利要求2所述的半导体存储装置，其中，所述控制单元在所述第一感测放大器使能信号被使能时将指定的电压电平施加到所述位线并且将所述取反位线耦接至接地端子、以及在所述第二感测放大器使能信号被使能时将所述第一节点和所述第二节点耦接至所述数据输出感测放大器。
4.如权利要求1所述的半导体存储装置，其中，所述数据传送单元在所述列选择信号被使能时将所述第一节点耦接至所述数据线、并且将所述第二节点耦接至所述取反数据线。
5.如权利要求1所述的半导体存储装置，其中，在所述写入使能信号被使能的情况下，当所述第一节点的电压电平比所述第二节点的电压电平高时，所述数据输入单元降低所述位线的电压电平并且升高所述取反位线的电压电平；并且在所述写入使能信号被使能的情况下，当所述第一节点的电压电平比所述第二节点的电压电平低时，所述数据输入单元升高所述位线的电压电平并降低所述取反位线的电压电平。
6.如权利要求1所述的半导体存储装置，还包括：
第一虚设阻变存储器单元，所述第一虚设阻变存储器单元具有低电平的数据值；
第二虚设阻变存储器单元，所述第二虚设阻变存储器单元具有高电平的数据值；以及
参考电压发生单元，所述参考电压发生单元耦接至所述第一虚设阻变存储器单元和所述第二虚设阻变存储器单元，并且被配置成产生具有与所述低电平的数据值和所述高电平的数据值的平均值相对应的电压电平的参考电压。
7.一种半导体存储装置，包括：
控制单元，所述控制单元被配置成在读取操作中将位线与数据输出感测放大器耦接；
所述数据输出感测放大器，所述数据输出感测放大器被配置成在与所述位线耦接时感测并放大所述位线的电压电平；
数据传送单元，所述数据传送单元被配置成在读取或写入操作中将数据线耦接至所述数据输出感测放大器和数据输入单元；以及
所述数据输入单元，所述数据输入单元被配置成在耦接至所述数据线时驱动所述数据线的电压电平、并且将所述数据线的电压电平传送到所述位线。
8.如权利要求7所述的半导体存储装置，其中，所述控制单元在所述感测放大器使能信号被使能时将所述位线与所述数据输出感测放大器耦接、并且在所述感测放大器使能信号被禁止时将所述位线与所述数据输出感测放大器断开。
9.如权利要求7所述的半导体存储装置，其中，所述数据传送单元在列选择信号被使能时将所述数据线耦接至所述数据输出感测放大器和所述数据输入单元。
10.一种半导体存储装置，包括：
阻变存储器单元，所述阻变存储器单元被耦接在位线与取反位线之间；
控制单元，所述控制单元被配置成响应于感测放大器使能信号而将所述位线与数据输出感测放大器耦接、并且将所述取反位线与接地端子耦接；
所述数据输出感测放大器，所述数据输出感测放大器被配置成在与所述位线耦接时将所述位线的电压电平与参考电压的电平进行比较、并且将所述位线的电压电平与参考电压的电平之差进行放大；
数据输入单元，所述数据输入单元被配置成：在耦接至数据线和取反数据线时，响应于写入使能信号而根据所述数据线和所述取反数据线的电压电平来确定所述位线和所述取反位线的电压电平；以及
数据传送单元，所述数据传送单元被配置成响应于列选择信号而将所述数据线与所述数据输出感测放大器和所述数据输入单元耦接或断开。
11.如权利要求10所述的半导体存储装置，其中，所述控制单元在所述感测放大器使能信号被使能时将所述位线与所述数据输出感测放大器耦接并且将所述取反位线与所述接地端子耦接、以及在所述感测放大器使能信号被禁止时将所述位线与所述数据输出感测放大器断开并且将所述取反位线与所述接地端子断开。
12.如权利要求10所述的半导体存储装置，其中，所述数据输入单元响应于所述数据线和所述取反数据线的电压电平而升高所述位线和所述取反位线中的任何一个的电压电平、并且降低所述位线和所述取反位线中的另一个的电压电平。
13.如权利要求10所述的半导体存储装置，其中，所述参考电压的电压电平对应于所述阻变存储器单元具有高电平和低电平的数据时的平均值。
14.一种操作半导体存储装置的方法，包括以下步骤：
将阻变存储器单元耦接在位线与取反位线之间；
响应于第一感测放大器使能信号和第二感测放大器使能信号而将所述位线耦接至第一节点、并且将参考电压施加到第二节点；
感测并放大所述第一节点的电压和所述第二节点的电压；
响应于列选择信号而将所述第一节点和所述第二节点耦接至数据线和取反数据线；以及
响应于写入使能信号而根据所述第一节点和所述第二节点的电压电平来驱动所述位线和所述取反位线。
15.如权利要求14所述的方法，其中，所述第二感测放大器使能信号通过将所述第一感测放大器使能信号延迟来获得。
16.如权利要求15所述的方法，还包括以下步骤：
在所述第一感测放大器使能信号被使能时，将指定的电压电平施加到所述位线、并且将所述取反位线耦接至接地端子；以及
在所述第二感测放大器使能信号被使能时，将所述第一节点和所述第二节点耦接至所述数据输出感测放大器。
17.如权利要求14所述的方法，还包括以下步骤：
在所述列选择信号被使能时，将所述第一节点耦接至所述数据线、并且将所述第二节点耦接至所述取反数据线。
18.如权利要求14所述的方法，还包括以下步骤：
在所述写入使能信号被使能的情况下，当所述第一节点的电压电平比所述第二节点的电压电平高时，降低所述位线的电压电平并且升高所述取反位线的电压电平；以及
在所述写入使能信号被使能的情况下，当所述第一节点的电压电平比所述第二节点的电压电平低时，升高所述位线的电压电平并降低所述取反位线的电压电平。
19.如权利要求14所述的方法，还包括以下步骤：
提供具有低电平的数据值的第一虚设阻变存储器单元；
提供具有高电平的数据值的第二虚设阻变存储器单元；以及
经由参考电压发生单元与所述第一虚设阻变存储器单元和所述第二虚设阻变存储器单元耦接，并且产生具有与所述低电平的数据值和所述高电平的数据值的平均值相对应的电压电平的参考电压。
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