CN110556141B - 存储器电路和对rram器件执行写入操作的方法 - Google Patents

Abstract

存储器电路包括偏置电压生成器、驱动电路和电阻式随机存取存储器(RRAM)器件。偏置电压生成器包括第一电流路径，配置为从电流源接收第一电流并且基于由在所述第一电流路径中传导的所述第一电流所生成的电压差输出偏置电压。驱动电路配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及RRAM器件，配置为响应于所述驱动电压传导第二电流。本发明的实施例还提供了对RRAM器件执行写入操作的方法。

Description

存储器电路和对RRAM器件执行写入操作的方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地涉及存储器电路和对RRAM器件执行写入操作的方法。

背景技术

在一些应用中，集成电路(IC)包括将数据存储在电阻式随机存取存储器(RRAM)单元的阵列中存储器电路。独立的RRAM单元可编程为高电阻状态(HRS)或低电阻状态(LRS)，其中每个状态表示通过RRAM单元存储的逻辑状态。

发明内容

根据本发明的一方面，提供了一种存储器电路，包括：偏置电压生成器，包括第一电流路径，配置为从电流源接收第一电流并且基于由在所述第一电流路径中传导的所述第一电流所生成的电压差输出偏置电压；驱动电路，配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及电阻式随机存取存储器(RRAM)器件，配置为响应于所述驱动电压传导第二电流。

根据本发明的另一方面，一种存储器电路，包括：激活电压生成器，配置为基于电阻器件的电阻值生成激活电压；第一晶体管，配置为响应于所述激活电压传导来自电流源的第一电流，由此生成电压差；以及电阻式随机存取存储器(RRAM)器件，包括选择晶体管，所述选择晶体管配置为响应于所述激活电压生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。

根据本发明的又一方面，一种对电阻式随机存取存储器(RRAM)器件执行写入操作的方法，所述方法包括：在第一电流路径中传导第一电流以生成电压差；包括偏置电压的所述电压差；由所述偏置电压生成驱动电压；以及将所述驱动电压应用于RRAM器件。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1A至图1D是根据一些实施例的存储器电路的示图。

图2A至图2C是根据一些实施例的激活电压发生器的示意图。

图3是根据一些实施例的路径区段的示图。

图4是根据一些实施例的路径区段的示图。

图5A和图5B根据一些实施例是RRAM器件的示图。

图6是根据一些实施例生成偏置电压的方法的流程图。

具体实施方式

本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件、值、操作、材料和配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。预期其他部件、值、操作、材料和配置等例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在多个实施例中，通过包括电流源和电流路径(被称为伪列)，电路配置为生成用于RRAM编程和/或读取操作的偏置电压和/或激活电压，具有与RRAM阵列的多列中的IC元件相对应的IC元件。偏置电压基于通过来自电流源的电流在电流路径生成的一个或多个电压差值，并且在编程和/或读取操作中用于生成横跨RRAM器件的电压降。激活电压是基于目标晶体管电压并且用于控制RRAM器件选择晶体管。通过包括电流路径，电路能够生成具有根据伪列IC元件中的温度和工艺依赖性变化而变化的值的偏置电压和/或激活电压。因为伪列IC元件变化跟踪多个RRAM列中的相应元件的变化，所以该电路生成适应于在RRAM列电流路径中的温度和工艺依赖性变化的偏置电压和/或激活电压，从而与独立于RRAM列电流路径电阻生成偏置电压和激活电压的方法相比较，改善了数据保持。

图1A至图1D是根据一些实施例的存储器电路100的示图。图1A示出了如与单个RRAM器件150相关的偏置电压生成器110和驱动电路120的具体细节，并且图1B至图1D示出了偏置电压生成器110、驱动电路120、和RRAM器件150的阵列之间的关系。为了说明性的目的，图1A示出了单个RRAM器件150，该单个RRAM器件耦合在用于共同表示各自导线L1_1-L1_M和L2_1-L2_M的多条导线L1和L2之间，并且耦合至用于共同表示信号线WL_1-WL_N的信号线WL。

在一些实施例中，存储器电路100是包括一个或多个附加部件的存储器宏(未示出)的子集，例如，至少一个控制或逻辑电路或除了图1B至图1D中所示的RRAM器件的阵列150之外的RRAM器件的一个或多个阵列。

RRAM器件150是能够具有指示逻辑状态的HRS或LRS的存储器的存储器件。RRAM器件150包括：耦合至信号线WL(多条信号线WL_1-WL_N中的一条)的输入端子151、耦合至导线L1(多条导线L1_1-L1_M中的一条)的端子152和耦合至导线L2(多条导线L2_1-L2_M中的相应一条)的端子153。RRAM器件150包括基于缺少或存在被称为多条导电路径的一个或多个细丝，能够具有与HRS相对应的绝缘性能或与LRS相对应的导电性能的电阻层。在操作中，基于各种机制中的一种或多种(例如空位或缺陷迁移或另一种合适的机制)形成细丝，由此将RRAM装置设置为LRS，以及基于加热或一种或多种其他合适的机制破坏细丝，由此将RRAM装置重置为HRS。在一些实施例中，RRAM器件150是以下参考图5A和图5B所讨论的RRAM器件500。

RRAM器件150包括选择晶体管(图1A至图1D中未示出)，该选择晶体管与电阻层串联连接并且具有耦合至输入端151的栅极，由此配置为响应于信号线WL(多条信号线WL_1-WL_N中的一条)上的激活电压VWL，将RRAM器件150耦合至导线对L1/L2(导线对L1_1/L2_1至L1_M/L2_M中的一对)。

RRAM器件150由此基于存储器单元电压V12等于端子152处的电压V1和端子153处的电压V2(图1B至图1D中未标记出)之间差值(如通过横跨选择晶体管的漏极-源极电压的电平降低的)可编程和可读取。

存储器电路100或包括存储器电路100的存储器宏配置为使得存储器单元电压V12具有：第一编程电压电平，对应于在第一写入操作中将RRAM器件150设置为LRS；第二编程电压电平，对应于第二写入操作将RRAM器件150重置为HRS；以及读取电压电平，对应于在读取操作中检测RRAM器件150的LRS或HRS。

在多个实施例中，第一写入操作和第二写入操作以及读取操作中的每个具有相同的极性，或者第一写入操作和第二写入操作以及读取操作中的一个具有与第一写入操作和第二写入操作以及读取操作中的其他两个不同的极性。在第一写入操作和第二写入操作以及读取操作的每个中，应用于RRAM器件150的存储器单元电压V12导致电流Id在通过存储器单元电压的极性所确定的方向上在端子152和153之间流动。

如图1A所示，偏置电压生成器110包括激活电压生成器112、放大器OP1和电流路径110P。电流路径110P包括串联地连接在电源节点VDDN1和电源参考节点VSSN之间的电流源114、路径区段116和118、晶体管N1和电阻器件RP1。

驱动电路120包括耦合在电源节点VDDN2和输出端子121之间的放大器OP2和晶体管P1。电流路径120P耦合在驱动电路120和电源参考节点VSSN之间。电流路径120P包括路径区段130和140、耦合在路径区段130和140之间的多条导线L1和L2(L1_1-L1_M和L2_1-L2_M)、以及耦合在多条导线L1和L2(相应的导线L1_1-L1_M和L2_1-L2_M)之间的RRAM器件150(多个RRAM器件150)。

两个或更多电路元件考虑基于直接电连接件或包括一个或多个附加电路的电连接件耦合，并且由此能够通过晶体管或其他开关器件控制，例如，制成的电阻或开路。

偏置电压生成器110是电子电路，该电子电路配置为将偏置电压VBLR输出至输出端子111和/或将激活电压VWL输出至信号路径WL(多条信号路径WL_1-WL_N)。偏置电压VBLR和激活电压VWL具有基于通过如上所述的电流源114所生成的电流Ic中的一个或多个电流等级、电流路径110P的电阻值和激活电压生成器112的输出的电压电平。

如以下将进一步讨论的，驱动电路120是电子电路，该电子电路配置为从偏置电压生成器110接收偏置电压VBLR，生成电压电平等于偏置电压VBLR的电压电平的驱动电压VBL，并且将驱动电压VBL输出至输出端子121。

电流路径120P是存储器电路100的部分，配置为从驱动电路120接收驱动电压VBL并且从信号路径WL(多条信号路径WL_1-WL_N)接收激活电压VWL，并且响应于驱动电压VBL和激活电压VWL，使电流Id在驱动电路120和电源参考节点VSSN之间流动作为对给定RRAM器件150执行写入或读取操作的一部分。在一些实施例中，存储器电路100配置为通过将导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的一条耦合至输出端子121并且将导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的另一条耦合至电源参考节点VSSN能够使电流Id流动。

电源节点VDDN1和VDDN2是电压节点，该电压节点配置为承载各自的电源电压VDD1和VDD2。在多个实施例中，电源电压VDD1的电源电压电平小于、等于或大于电源电压VDD2的电源电压电平。在一些实施例中，电源节点VDDN1和VDDN2是相同的电压节点，并且电源电压VDD1和VDD2是相同的电源电压。在图1A至图1D所示的实施例中，电源电压VDD1和VDD2中的每个是具有存储器电路100的相应部分的工作电压电平的工作电压。

电源参考节点VSSN是电压节点，该电压节点配置为承载电源参考电压VSS，例如接地电压。在图1A至图1D所示的实施例中，电源参考电压VSS具有存储器电路100的参考电压电平。

电流源114是电子电路，该电子电路配置为从电源节点VDDN1接收电源电压VDD1，并且生成具有一个或多个预定电流等级的电流Ic。在一些实施例中，在写入操作中，至少一个预定电流等级基于例如RRAM器件150的RRAM器件的符合性等级(compliance level，又称符合度)，该符合性等级是被设计为避免不期望的条件的最大电流等级，例如，过热和/或损害压力水平、或不可靠的编程操作的性能。在多个实施例中，电流源114配置为生成具有等于符合性等级或由符合性等级获得的另一电平的预定电流等级的电流Ic，例如，符合性等级的倍数或分数。

在一些实施例中，电流源114配置为生成一个或多个预定电流等级在50微安(μA)至500μA的范围内的电流Ic。在一些实施例中，电流源114配置为生成一个或多个预定电流等级在200μA至300μA范围内的电流Ic。

路径区段116是诸如晶体管和/或金属线的一个或多个IC元件(图1A至图1D中未示出)，能够承载诸如电流Ic的电流，并且配置为具有基于驱动电路120和RRAM器件150之间的电流路径120P的部分的路径电阻值。

在图1A至图1D所示的实施例中，电流路径120P的相应部分包括：路径区段130以及介于驱动电路120和RRAM器件150的端子152之间的部分导线L1(L1_1-L1_M)或者介于驱动电路120和RRAM器件150的端子153之间的部分导线L2(L2_1-L2_M)中的一条。在多个实施例中，电流路径120P的相应部分还包括除了和/或代替图1A至图1D中所示的一个或多个元件的一个或多个元件(未示出)。

在多个实施例中，路径区段116配置为具有等于电流路径120P的相应部分或者由该电流路径120P的相应部分获得的另一值的路径电阻值，例如，电流路径120P的相应部分的电阻值的倍数或分数。在多个实施例中，路径区段116是以下关于图3所讨论的路径区段300或者以下关于图4所讨论的路径区段400。

路径区段116在节点VBLRN处耦合至电流源114并且在节点DN处耦合至晶体管N1，并且由此配置为在操作中，生成节点VBLRN的电压VBLR和节点DN的电压VD之间的电压差VD116。

在图1A所示的实施例中，晶体管N1是NMOS晶体管，该晶体管具有耦合至节点DN的漏极端子、在节点SN处耦合至电阻器件RP1的源极端子以及耦合至放大器OP1的输出端子的栅极。晶体管N1由此配置为在操作中基于如以下进一步讨论的电流Ic和放大器OP1的输出电压，生成介于节点DN处的电压VD和节点SN处的电压VS之间的电压差VDS。在一些实施例中，晶体管N1是PMOS晶体管，具有耦合至节点DN的源极端子、耦合至节点SN漏极端子，以及耦合至放大器OP1的输出端子的栅极。

除了基于电流Ic和放大器OP1的输出电压之外，电压差VDS的值还基于晶体管N1的尺寸。在一些实施例中，晶体管N1的尺寸与RRAM器件150的选择晶体管的尺寸相匹配，例如，以下关于图5A和图5B所讨论的RRAM器件500的晶体管N14，使得对于电流Ic的电流等级和放大器OP1的输出电压所确定的给定晶体管偏压，晶体管N1生成电压差VDS，该电压差VDS的值等于具有相同晶体管偏压的选择晶体管的漏极-源极电压的值。在多个实施例中，晶体管N1的尺寸与选择晶体管的尺寸相关，使得对于给定晶体管偏压，晶体管N1生成具有由漏极-源极电压值所获得的值的电压差VDS，例如，漏极-源极电压值的倍数或分数。

电阻器件RP1是配置为提供路径电阻的一个或多个导电区段。一个或多个导电区段具有多个尺寸，该多个尺寸配置为提供具有预定电阻值的路径电阻。在多个实施例中，一个或多个导电区段包括多晶硅材料(poly)、包括硅的化合物材料、半导体材料或化合物、或者适用于具有预定电阻值的其他材料。在一些实施例中，预定电阻值基于RRAM器件的电阻值，例如，RRAM器件150。

在多个实施例中，预定电阻值对应于处于HRS或LRS的RRAM器件的电阻值、高于处于HRS的RRAM器件的电阻值的电阻值、低于处于LRS的RRAM器件的电阻值的电阻值或介于处于HRS和LRS的RRAM器件的电阻值的之间的电阻值。

在多个实施例中，电阻器件RP1配置为具有预定电阻值，该预定电阻值等于RRAM器件电阻值或由RRAM器件电阻值所获得的另一值，例如，RRAM器件电阻值的倍数或分数。

在一些实施例中，电阻器件RP1配置为具有在1千欧(kΩ)至50kΩ的范围内的预定电阻值。在一些实施例中，电阻器件RP1配置为具有在2kΩ至5kΩ的范围内的预定电阻值。

电阻器件RP1在节点RP1N处耦合至路径区段118并且由此配置为在操作中，生成介于节点SN的电压VS和节点RP1N的电压VRP1之间的电压差VDRP1。

路径区段118是例如晶体管和/或金属线的一个或多个IC元件(图1A至图1D中未示出)，能够承载例如电流Ic的电流并且配置为具有基于RRAM器件150和电源参考节点VSSN之间的电流路径120P的部分的路径电阻值。

在图1A至图1D所示的实施例中，电流路径120P的相应部分包括：路径区段140以及介于路径区段140和RRAM器件150的端子152之间的部分导线L1(L1_1-L1_M)或者介于路径区段140和RRAM器件150的端子153之间的部分导线L2(L2_1-L2_M)中的一条。在多个实施例中，电流路径120P的相应部分还包括除了和/或代替图1A至图1D中所示的一个或多个元件的一个或多个元件(未示出)。

在一些实施例中，电流路径120P的与路径区段116相对应的部分包括路径区段130和介于路径区段130和给定RRAM器件150之间的导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的一条的部分，并且电流路径120P的与路径区段118相对应的部分包括介于路径区段140和给定RRAM器件150之间的导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的另一条的部分。

在多个实施例中，路径区段118配置为具有路径电阻值，该路径电阻值等于电流路径120P的相应部分电阻值或等于由电流路径120P的相应部分的电阻值所获得的另一值，例如，电流路径120P的相应部分的电阻值的倍数或分数。在多个实施例中，路径区段118是以下关于图3所讨论的路径区段300或以下关于图4所讨论的路径区段400。

路径区段118耦合至电源参考节点VSSN并且由此配置为在操作中，生成介于节点RP1N的电压VRP1和电源参考节点VSSN的电源参考电压VSS之间的电压差VD118。

放大器OP1是运算放大器，除了耦合至晶体管N1的栅极的输出端子之外，该运算放大器还包括耦合至激活电压生成器112的输出端子112B的正相输入端和耦合至激活电压生成器112的输出端子112C的反相输入端。

激活电压生成器112是电子电路，除了输出端子112B和112C之外，该电子电路还包括耦合至节点DN的输入端子112A和耦合至节点SN的输入端子112D。在多个实施例中，输入端子112A耦合至输出端子112B或者输入端子112D耦合至输出端子112C。在一些实施例中，激活电压生成器112不包括输入端子112A或112D中的一个。

激活电压生成器112包括电阻器件(在图1A至图1D中未示出)，该电阻器件包括电阻材料并且配置为基于流经如下所讨论的电阻器件的电流，控制电压差VDS以具有目标值。在一些实施例中，电阻材料具有对应于金属的电阻温度系数(TCR)，使得电压差VDS的目标值根据TCR随着温度而增加。在一些实施例中，电阻材料包括适用于具有TCR性能的金属，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一金属；和/或另一材料。

在一些实施例中，电阻材料具有对应于多晶硅的TCR，并且因此小于应用于金属的TCR。在这样的实施例中，与电阻材料具有对应于金属的TCR的实施例相比，电压差VDS的目标值随着温度而增加至基本更小程度。在多个实施例中，电阻材料包括多晶硅、包括硅的化合物材料、半导体材料或化合物、或者适用于具有TCR性能的其他材料。

在输入端子112D耦合至输出端子112C的实施例中，激活电压生成器112由此配置为在操作中，输出在输入端子112D处所接收的电压VS作为输出端子112C的电压VC，并且由此输出至放大器OP1的反相输入端。在这样的实施例中，激活电压生成器112配置为将基于流经电阻器件的电流的电压VB输出至输出端子112B，并且由此输出至放大器OP1的正相输入端。在多个实施例中，激活电压生成器112配置为基于在输入端子112A接收的电压VD或基于与电压VD无关的内部参考电压而生成电压VB。在多个实施例中，激活电压生成器112是以下关于图2A所讨论的激活电压生成器200A或者以下关于图2B所讨论的激活电压生成器200B。

在输入端子112A耦合至输出端子112B的实施例中，激活电压生成器112由此配置为在操作中，输出在输入端子112A处所接收的电压VD作为输出端子112B的电压VB，并且由此输出至放大器OP1的正相输入端。在这样的实施例中，激活电压生成器112配置为将基于流经电阻器件的电流的电压VC输出至输出端子112C，并且由此输出至放大器OP1的反相输入端。在多个实施例中，激活电压生成器112配置为基于在输入端子112D接收的电压VS或基于与电压VS无关的内部参考电压而生成电压VC。在多个实施例中，激活电压生成器112是以下关于图2C所讨论的激活电压生成器200C。

在操作中，放大器OP1基于在相应的反相输入端和正相输入端处所接收的电压VC和VB之间的差值，生成输出电压，并且输出电压驱动晶体管N1的栅极。放大器OP1由此控制晶体管N1导电水平，从而通过电压差VDS的目标值等于通过激活电压生成器112所输出的电压VC和VB之间的差值导致电压VD不同于电压VS。激活电压生成器112、放大器OP1、和晶体管N1由此配置为能够控制用于电流Ic的给定电流水平的电压VDS的闭环。

在一些实施例中，激活电压生成器112配置为生成在200毫伏(mV)至600mV范围内的电压差VDS的目标值。在一些实施例中，激活电压生成器112配置为生成在200mV至500mV的范围内的电压差VDS的目标值。

在一些实施例中，偏置电压生成器110配置为将放大器OP1的输出电压输出至信号路径WL作为如图1A所示的激活电压VWL。在一些实施例中，偏置电压生成器110包括例如多路复用器的选择电路(未示出)，并且由此配置为将激活电压VWL输出至如图1B至图1D所示的多条信号路径WL_1-WL_N。在一些实施例中，存储器电路100包括位于偏置电压生成器110外部的一个或多个开关和/或选择电路(未示出)并且由此配置为将激活电压VWL输出至多条信号路径WL_1-WL_N。

通过配置为基于电流Ic的电流水平和基于通过激活电压生成器112所输出的电压差VDS的目标值而生成并输出激活电压VWL，偏置电压生成器110和存储器电路100能够控制RRAM器件(诸如RRAM器件150)的选择晶体管的漏极-源极电压，以具有小于不包括偏置电压生成器110的存储器电路的值范围。

在例如RRAM器件150的RRAM器件中，选择晶体管的漏极-源极电压用于减小例如存储器单元电压V12的接收电压，该接收电压用于在操作中偏置电阻层。因此，漏极-源极电压值的相对较小范围在写入和读取操作中能够改善控制RRAM器件的电阻层的偏置电压电平，由此与RRAM选择晶体管不接收通过偏置电压生成器110所生成的激活电压的方法相比较，改善了数据保持。

通过图1A所示的和以上所讨论的配置，偏置电压生成器110配置为在操作中，基于电流Ic在节点VBLRN处生成偏置电压VBLR作为横跨路径区段116并介于节点VBLRN和DN之间的电压差VD116、横跨晶体管N1并介于节点DN和SN之间的电压差VDS、横跨电阻器件RP1并介于节点SN和RP1N之间的电压差VDRP1、和横跨路径区段118并介于节点RP1N和电源参考节点VSSN之间的电压差VD118的总和。

在多个实施例中，偏置电压生成器110不包括路径区段116、晶体管N1、电阻器件RP1、或路径区段118中的一个或多个，并且由此配置为生成偏置电压VBLR作为不包括多个电压差VD116、VDS、VDRP1、或VD118中的相应的一个或多个的电压差的总和。

在多个实施例中，偏置电压生成器110包括不是或除了路径区段116、晶体管N1、电阻器件RP1、或路径区段118之外的一个或多个IC元件(未示出)，并且由此配置为生成偏置电压VBLR作为包括与一个或多个IC元件相对应的一个或多个电压差的总和。

通过以上所述的配置，偏置电压生成器110包括电流路径110P，该电流路径配置为从电流源114接收电流Ic并且基于由电流路径110P中的传导的电流Ic所产生的一个或多个电压差而生成偏置电压VBLR。

在一些实施例中，偏置电压生成器110配置为生成电压电平在0.5伏特(V)至3.0V的范围内的偏置电压VBLR。在一些实施例中，偏置电压生成器110配置为生成电压电平在1.5V至2.5V的范围内的偏置电压VBLR。

在图1A至图1D所示的实施例中，偏置电压生成器110配置为将偏置电压VBLR输出至输出端子111，并且将驱动电路120配置为基于偏置电压VBLR生成驱动电压VBL。在一些实施例中，偏置电压生成器110不包括输出端子111，并且驱动电路120另外配置为生成驱动电压VBL。

驱动电路120的放大器OP2是运算放大器，该运算放大器包括：配置为接收偏置电压VBLR的反相输入端、耦合至节点VBLN的正相输入端、和耦合至晶体管P1的栅极的输出端子。晶体管P1是PMOS晶体管，除了耦合至放大器OP2的输出端的栅极之外，该PMOS晶体管还具有耦合至电源节点VDDN2的源极端子和耦合至节点VBLN的漏极端子。

放大器OP2和晶体管P1由此配置为闭环，使得在操作中导致放大器OP2调节晶体管P1的栅极，并且由此生成节点VBLN的驱动电压VBL，该驱动电压电压电平等于偏置电压VBLR的电压电平。

如图1A所示，驱动电路120由此配置为基于接收的偏置电压VBLR将驱动电压VBL输出至输出端子121。在一些实施例中，驱动电路120另外配置为基于接收的偏置电压VBLR输出驱动电压VBL。在多个实施例中，驱动电路120配置为输出驱动电压VBL，该驱动电压具有等于偏置电压VBLR的电压电平或具有以其他方式与偏置电压VBLR相关的电压，例如，偏置电压VBLR的倍数或分数。

如图1A的简化图中所示，路径区段130配置为将导线L1或L2中的一条耦合至输出端子121，并且路径区段140配置为将导线L1或L2中的另一条耦合至电源参考节点VSSN。响应于在信号线WL上接收的激活电压VWL，RRAM器件150耦合至导线L1和L2，使得在驱动电路120和电源参考节点VSSN之间建立电流路径120P。

在图1A中所示的导线L1和L2和图1B至图1D所示的导线L1_1-L1_M和L2_1-L2_M是数据线，该数据线配置为提供介于例如路径区段130和140的各种电路元件和RRAM器件150之间的低电阻路径。低电阻路径包括一种或多种材料，该一种或多种材料配置为在操作中基于期望的电流生成低于预定极限值的电压降。在一些实施例中，多条导线L1和L2(L1_1-L1_M和L2_1-L2_M)包括适用于具有电阻性能的金属例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一金属；和/或另一材料。

路径区段130是例如晶体管和/或金属线的一个或多个IC元件，能够选择性地建立从输出端子121至导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的任一条的电流路径。在图1B至图1D所示的实施例中，路径区段130包括PMOS晶体管P2-P9。

晶体管P4耦合在晶体管P2和导线L1_1之间，晶体管P6耦合在晶体管P2和导线L1_2之间，晶体管P8耦合在晶体管P2和导线L1_M之间，并且晶体管P2耦合至输出端子121。晶体管P5耦合在晶体管P3和导线L2_1之间，晶体管P7耦合在晶体管P3和导线L2_2之间，晶体管P9耦合在晶体管P3和导线L2_M之间，以及晶体管P3耦合至输出端子121。

晶体管P2-P9包括栅极并且由此配置为接收各自的信号S1-S8。信号S1-S8具有配置为控制晶体管P2-P9的逻辑电平以建立电流路径120P的部分作为从输出端子121至导线L1_1-L1_M或L2_1-L2_M中的预定一条的单个电流路径。

路径区段140是例如晶体管和/或金属线的一个或多个IC元件，能够选择性建立从导线L1或L2(L1_1-L1_M或L2_1-L2_M)中的任一条至电源参考节点VSSN的电流路径。在图1B至图1D所示的实施例中，路径区段140包括NMOS晶体管N2-N9。

晶体管N2耦合在晶体管N8和导线L1_1之间，晶体管N4耦合在晶体管N8和导线L1_2之间，晶体管N6耦合在晶体管N8和导线L1_M之间，以及晶体管N8耦合至电源参考节点VSSN。晶体管N3耦合在晶体管N9和导线L2_1之间，晶体管N5耦合在晶体管N9和导线L2_2之间，晶体管N7耦合在晶体管N9和导线L2_M之间，以及晶体管N9耦合至电源参考节点VSSN。

晶体管N2-N9包括栅极并且由此配置为接收各自的信号S9-S16。信号S9-S16具有配置为控制晶体管N2-N9的逻辑电平，以建立电流路径120P的部分作为导线L1_1-L1_M或L2_1-L2_M中的预定一条至电源参考节点VSSN的单个电流路径。

RRAM器件150布置为N行，并且给定行的每个RRAM器件150耦合至信号线WL_1-WL_N中的相应一条。给定行的每个RRAM器件150由此配置为响应于信号线WL_1-WL_N中的相应一条的激活电压VWL，耦合至导线对L1_1/L2_1至L1_M/L2_M中的相应一对。

路径区段130和140和多个RRAM器件150由此配置为响应于激活电压VWL和信号S1-S16，建立包括RRAM器件150中的一个的电流路径120P。

在图1B至图1D所示的实施例中，基于路径区段130和140的配置，通过两个极性中的任一极性的驱动电压VBL偏置每个RRAM器件150。在多个实施例中，路径区段130和140另外配置为使得能够通过两个极性中的任一极性的驱动电压VBL偏置每个RRAM器件150或者使得能够通过两个极性中的单个极性的驱动电压VBL偏置每个RRAM器件150。

图1C和图1D示出了将驱动电压VBL应用于选择的RRAM器件150的偏置操作的非限制实例，从而导致电流Id流经电流路径120P的不同配置。在每个实例中，电流路径120P的给定配置包括路径区段130中的两个PMOS晶体管、路径区段140中的两个NMOS晶体管、以及导线对L1_1/L2_1至L1_M/L2_M中的一对的每条导线的多部分的整体，这些部分之和约等于导线L1_1-L1_M或L2_1-L2_M中的单条导线的整体。

如图1C和图1D所示，路径区段116配置为具有对应于PMOS晶体管和导线L1_1-L1_M或者L2_1-L2_M中的一条的一半的路径电阻。从而对应于在驱动电路120和选择的RRAM器件150之间的电流路径120P的部分，并且路径区段118配置为具有对应于导线L1_1-L1_M或L2_1-L2_M中的一条导线的一半和两个NMOS晶体管的路径电阻，从而对应于选择的RRAM器件150和电源参考节点VSSN之间的电流路径120P的部分。

在图1C所示的读取或写入偏置操作的非限制实例中，信号S2和S4导致相应的晶体管P3和P5导通，从而建立驱动电路120的输出端子121和导线L2_1之间的电流路径120P的部分。在偏置操作中，信号S9和S15导致相应的晶体管N2和N8导通，从而建立导线L1_1和电源参考节点VSSN之间的电流路径120P的部分。输出至信号线WL_N的激活电压VWL导致选择的RRAM器件150(图1C中的突出显示)基于驱动电压VBL被偏置，使得电流Id从端子153至端子152并且沿着突出显示的电流路径120P流动。

在图1D所示的读取或写入偏置操作的非限制实例中，信号S1和S7导致相应的晶体管P2和P8导通，从而在驱动电路120的输出端子121和导线L1_M之间建立电流路径120P的部分。在偏置操作中，信号S14和S16导致相应的晶体管N7和N9导通，从而在导线L2_M和电源参考节点VSSN之间建立电流路径120P的部分。输出至信号线WL_1的激活电压VWL导致选择的RRAM器件150(在图1D中的突出显示)基于驱动电压VBL偏置，使得电流Id从端子152至端子153并且沿着突出显示的电流路径120P流动。

在图1A至图1D所示的实施例中，每个RRAM器件150配置为在写入和读取操作中基于从如上所讨论的偏置电压生成器110所接收的激活电压VWL进行选择。在一些实施例中，存储器电路100包括RRAM器件150，该RRAM器件以其他方式配置为接收激活电压以在写入和读取操作中进行选择。

通过以上所讨论的配置，存储器电路100能够基于由在电流路径110P中流动的电流Ic所生成的多个电压差，生成偏置电压VBLR和/或激活电压VWL。基于具有与电流路径120P的相应部件的性能有关的性能的电流路径部件生成多个电压差，使得电流路径120P的电阻值的温度和工艺依赖性变化反映为电流路径110P的电阻值的温度和工艺依赖性变化。因为偏置电压VBLR和/或激活电压VWL具有根据电流路径110P的电阻变化而变化的值，所以偏置电压VBLR和/或激活电压VWL具有适用于包括给定RRAM器件150的电流路径120P的电阻值的温度和工艺依赖性变化的值。在写入和读取操作中，与独立于RRAM电流路径电阻值而生成偏置电压和激活电压的方法相比较，由此改善了数据保持。

图2A至图2C是根据一些实施例的各自的激活电压生成器200A-200C的示图。每个激活电压生成器可用作以上关于图1A讨论的一些或全部激活电压生成器112。激活电压生成器200A和200B中的每个都包括输入端子112D配置为接收电压VS，并且激活电压生成器200A-200C中的每个都包括：配置为接收电压VD的输入端子112A和配置为输出各自电压VB和VC的输出端子112B和112C(均在以上关于图1A讨论的)。

激活电压生成器200A包括耦合至输出端子112C的输入端子112D，并且串联连接在输入端子112A和电源参考节点VSSN之间的电阻器件R1和R2。电阻器件R1和R2彼此连接并且在节点NA处连接至输出端子112B。

电阻器件R1和R2由此布置为分压器，该分压器配置为在输入端子112A上接收电压VD并且基于电阻器件R1和R2的电阻值和产生的电流Ir，在节点NA和输入端子112A之间生成电压差VTA。

电阻器件R1和R2中的每个是配置为提供路径电阻的一个或多个导电区段。一个或多个导电区段具有配置为提供具有预定电阻值的路径电阻的尺寸。在多个实施例中，一个或多个导电区段包括适用于具有预定电阻值的多晶硅、包括硅的化合物材料、半导体材料或化合物、和/或金属，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一金属；和/或另一材料。在一些实施例中，预定电阻值基于RRAM器件的选择晶体管的电阻值，例如，以上关于图1A至图1D讨论的RRAM器件150。

通过包括具有预定电阻值的电阻器件R1和R2，激活电压生成器200A配置为生成输出至输出端子112B的电压VB和在输入端子112A处接收的电压VD之间的电压差VTA，以具有可用作以上关于图1A的激活电压生成器112讨论的电压差VDS的目标值的值。

激活电压生成器200B包括耦合至输出端子112C的输入端子112D和与输入端子112A和电源参考节点VSSN之间的晶体管N10串联连接电阻器件RP2。电阻器件RP2耦合至晶体管N10并且在节点NB处耦合至输出端子112B。

电阻器件RP2由此配置为接收输入端子112A上的电压VD并且基于电阻器件RP2的电阻值和如通过晶体管N10控制的电流Ir，生成介于节点NB和输入端子112A之间的电压差VTB。

电阻器件RP2是配置为提供路径电阻的一个或多个导电区段。一个或多个导电区段具有配置为提供具有预定电阻值的路径电阻的尺寸。在多个实施例中，一个或多个导电区段包括适用于具有预定电阻值的多晶硅、包括硅的化合物材料、半导体材料或化合物、和/或金属，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一材料。在一些实施例中，预定电阻值基于RRAM器件的选择晶体管的电阻值，例如，以上关于图1A至图1D讨论的RRAM器件150。

晶体管N10配置为基于栅极电压Vg控制电流Ir。在图2B所示的实施例中，激活电压生成器200B包括配置为生成栅极电压Vg的栅极偏置电路210B。在多个实施例中，激活电压生成器200B以其他方式配置为生成能够控制电流Ir的栅极电压Vg，以生成电压差VTB。

栅极偏置电压210B包括配置为在正向输入端子接收电压Vr的放大器OP3、串联地连接在电源节点VDDN1和电源参考节点VSSN之间的PMOS晶体管P10以及电阻器件R3和R4，以及串联地连接在电源节点VDDN1和电源参考节点VSSN之间的PMOS晶体管P11和NMOS晶体管N11。放大器OP3的输出端子耦合至晶体管P10和P11的栅极，并且放大器OP3的反相输入端耦合至电阻器件R3和R4中每个的端子。晶体管N11配置为二极管，其中该二极管具有耦合至晶体管P11和N11中的每个的漏极端子的栅极，并且晶体管N11配置为输出栅极电压Vg。

放大器OP3由此配置为驱动晶体管P10的栅极，使得在操作中，横跨电阻器件R4发展的电压(未标记出)等于基于电流Im的电压Vr。因为放大器OP3还驱动晶体管P11的栅极，所以通过晶体管P11和P10镜像电流Im，并且由此基于电压Vr的电压电平确定栅极电压Vg的电压电平。偏置电压电路210B由此配置为响应于电压Vr输出能够控制流经晶体管N10的电流Ir的栅极电压Vg。

通过包括具有预定电阻值的电阻器件RP2和配置为控制通过电阻器件RP2的电流Ir的晶体管N10，激活电压生成器200B配置为生成介于输出至输出端子112B的电压VB和在输入端子112A处所接收的电压VD之间的电压差VTB，该电压差具有可用作以上关于图1A的激活电压生成器112所讨论的电压差VDS的目标值。

激活电压生成器200C包括耦合的输入端子112A和输出端子112B，并且电流源114、路径区段116和118、以及电阻器件RP1和RP2串联地连接在电源节点VDDN1和电源参考节点VSSN之间。以上关于图1A至图1D的存储器电路100讨论电流源114、路径区段116和118、以及电阻器件RP1中的每个，并且以上关于图2B的激活电压生成器200B讨论电阻器件RP2。

路径区段116、电阻器件RP2、和输出端子112C在节点NC处耦合在一起，并且激活电压生成器200C由此配置为生成相对于电源参考电压VSS的电压VC。

通过包括具有预定电阻值的电阻器件RP2和电流源114，路径区段116和118以及电阻器件RP1配置为控制通过电阻器件RP2的电流Ic，激活电压生成器200C配置为生成电压VC并且将电压VC输出至输出端子112C，该电压VC的值可用作以上关于图1A的激活电压生成器112讨论的电压差VDS的目标值的电压VS的目标值。

通过以上所讨论的配置，激活电压生成器200A-200C中的每个工作，以生成电压VB或VC中的一个，该电压的值基于流经电阻器件R1或RP2中的一个的电流。通过将电阻器件R1和RP2配置为具有基于RRAM器件(例如，RRAM器件150)的选择晶体管的漏极-源极电压的电阻值，激活电压生成器200A-200C中每个都生成具有温度和工艺依赖性变化的电压VB或VC中的一个，其中，该温度和工艺依赖性变化反映选择晶体管的温度和工艺依赖性变化。

存储器电路(例如以上关于图1A至图1D讨论的存储器电路100)包括激活电压生成器200A-200C中的一个，例如作为激活电压生成器112，激活电压生成器由此接收具有可用于生成诸如激活电压VWL的激活电压的值的电压VB和VC，其中该激活电压控制RRAM器件选择晶体管并具有反映选择晶体管的温度和工艺依赖性变化的温度和工艺依赖性变化。与RRAM选择晶体管不接收通过使用激活电压生成器200A-200C(如上关于激活电压生成器112和关于存储器电路100所讨论的)中的一个所生成的激活电压的方法相比较，激活电压生成器200A-200C中的每个由此工作，以减小选择晶体管漏极-源极电压值的范围，在写入和读取操作中改善RRAM器件偏置电压电平的控制，并且改善数据保持。

图3是根据一些实施例的路径区段300的示图。路径区段300可用作以上关于图1A讨论的路径区段116或118的部分或全部。在图3所示的实施例中，路径区段300配置为生成以上关于图1A至图1D的存储器电路100讨论的电压差VD116。

路径区段300包括与电阻器件R5串联地连接的PMOS晶体管P12和P13。晶体管P12和P13的栅极配置为接收各自的信号S17和S18，并且晶体管P12和P13由此可控制以提供电流路径的部分，例如，以上关于图1A至图1D的存储器电路100讨论的电流路径110P。

横跨晶体管P12和P13所生成的多个电压差的值是基于晶体管P12和P13的尺寸并且基于信号S17和S18的电压电平。晶体管P12和P13的尺寸基于以上关于图1A至图1D的存储器电路100讨论的电流路径120P中的一个或多个晶体管的尺寸。在一些实施例中，晶体管P12或P13中的一个或两个的尺寸与电流路径120P中的晶体管的尺寸相匹配，使得对于给定信号电压电平，晶体管P12或P13中的一个或两个生成漏极-源极电压差，该漏极-源极电压差的值等于电流路径120P中的相应晶体管的漏极-源极电压的值。在多个实施例中，晶体管P12或P13中的一个或两个的尺寸与相应晶体管的尺寸有关，使得晶体管P12或P13中的一个或两个生成漏极-源极电压差，该漏极-源极电压差具有由电流路径120P晶体管漏极-源极电压值所获得的值，例如，漏极-源极电压值的倍数或分数。

在一些实施例中，晶体管P12的尺寸与晶体管P2和P3的尺寸相匹配，并且晶体管P13的尺寸与以上关于图1B至图1D讨论的晶体管P4-P9的尺寸相匹配。

在多个实施例中，晶体管P12或P13中的一个或两个基于信号S17或S18中的一个或两个的电压电平可控制，以提供电流路径的部分，其中，信号S17或S18中的一个或两个的电压电平与以上关于图1B至图1D讨论的信号S1-S8的一个或两个的电压电平相匹配。在一些实施例中，晶体管P12或P13中的一个或两个基于信号S17或S18中的一个或两个的电压电平可控制，以提供电流路径的部分，其中，信号S17或S18中的一个或两个的电压电平与以上关于图1A至图1D讨论的电源参考电压VSS相匹配。

电阻器件R5是配置为提供路径电阻的一个或多个导电区段。在一些实施例中，一个或多个导电区段包括电阻材料，该电阻材料具有对应于金属的TCR和配置为提供具有预定电阻值的路径电阻的尺寸。在一些实施例中，电阻材料包括适用于具有TCR性能的金属例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一金属；和/或另一材料。在一些实施例中，预定电阻值是基于如上关于图1A至图1D所讨论的电流路径120P的部分的电阻值。

在多个实施例中，路径区段300不包括晶体管P12或P13或电阻器件R5中的一个或多个，并且由此配置为基于晶体管P12或P13或电阻器件R5中的一个或多个生成诸如电压差VD116的电压差。在多个实施例中，路径区段300包括不是或除了晶体管P12或P13或电阻器件R5的一个或多个IC元件(未示出)，并且由此配置为基于一个或多个IC元件生成电压差。

通过包括在以上关于图1A至图1D讨论的存储器电路100中，路径区段300工作以实现以上关于存储器电路100讨论的优点。

图4是根据一些实施例的路径区段400的示图。路径区段400可用作以上关于图1A所讨论的路径区段116或118的部分或全部。在图4所示的实施例中，路径区段400配置为生成以上关于图1A至图1D的存储器电路100讨论的电压差VD118。

路径区段400包括与电阻器件R6串联耦合的NMOS晶体管N12和N13。晶体管N12和N13的栅极配置为接收各自的信号S19和S20，并且晶体管N12和N13由此可控制以提供电流路径的部分，例如，以上关于图1A至图1D的存储器电路100讨论的电流路径110P。

横跨晶体管N12和N13的多个电压差的值是基于晶体管N12和N13的尺寸以及信号S19和S20的电压电平。晶体管N12和N13的尺寸基于以上关于图1A至图1D的存储器电路100讨论的电流路径120P的一个或多个晶体管的尺寸。在一些实施例中，晶体管N12和N13中的一个或两个的尺寸与电流路径120P中的晶体管的尺寸相匹配，使得对于给定信号电压电平，晶体管N12或N13中的一个或两个生成漏极-源极电压差，该漏极-源极电压差的值等于电流路径120P中的相应晶体管的漏极-源极电压的值。在多个实施例中，晶体管N12或N13中的一个或两个的尺寸与相应晶体管的尺寸相关，使得晶体管N12或N13中的一个或两个生成漏极-源极电压差，该漏极-源极电压差具有由电流路径120P晶体管漏极-源极电压值获得的值，例如，漏极-源极电压值的倍数或分数。

在一些实施例中，晶体管N12的尺寸与以上关于图1B至图1D讨论的晶体管N2-N7的尺寸相匹配，并且晶体管N13的尺寸与以上关于图1B至图1D讨论的晶体管N8的尺寸相匹配。

在多个实施例中，晶体管N12或N13中的一个或两个基于信号S19或S20中的一个或两个的电压电平与以上关于图1B至图1D讨论的信号S9-S16中的一个或多个的电压电平相匹配可控制，以提供电流路径的部分。在一些实施例中，体管N12或N13中的一个或两个基于信号S19或S20中的一个或两个的电压电平与以上关于图1A至图1D讨论的电源电压VDD1的电压电平相匹配，可控制，以提供电流路径的部分。

电阻器件R6是配置为提供路径电阻的一个或多个导电区段。在一些实施例中，一个或多个导电区段包括电阻材料，该电阻材料具有对应于金属的TCR和配置为提供具有预定电阻值的路径电阻的尺寸。在一些实施例中，电阻材料包括适用于具有TCR性能的金属，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)；和/或另一金属；和/或另一材料。在一些实施例中，预定电阻值是基于如上关于图1A至图1D所讨论的电流路径120P的部分的电阻值。

在多个实施例中，路径区段400不包括晶体管N12或N13或电阻器件R6中的一个或多个，并且由此配置为基于晶体管N12或N13中的一个或两个或电阻器件R6生成诸如电压差VD118的电压差。在多个实施例中，路径区段400包括不是或除了晶体管B12或N13或电阻器件R6的一个或多个IC元件(未示出)，并且由此配置为基于一个或多个IC元件生成电压差。

通过包括在以上关于图1A至图1D讨论的存储器电路100中，路径区段400工作以实现以上关于存储器电路100讨论的优点。

图5A是根据一些实施例的RRAM器件500的示图。RRAM器件500可用作以上关于图1A至图1D讨论的RRAM器件150的部分或全部。RRAM器件500包括配置为接收激活电压VWL的输入端子151和配置为具有各自的电压V1和V2并且传导电流Id的端子152和153(以上均关于图1A讨论的)。RRAM器件500还包括在节点500N处与可变电阻结构R7串联地连接的选择晶体管N14。在图5A所示的实施例中，选择晶体管N14耦合在端子152和可变电阻结构R7之间。在一些实施例中，选择晶体管N14耦合在端子153和可变电阻结构R7之间。

选择晶体管N14包括耦合至输入端子151的栅极，输入端子配置为承载信号(未标记出)，该信号包括激活电压VWL或第二电压电平，例如，对应于电源参考电压VSS的电压电平。RRAM器件500由此配置为响应于激活电压VWL提供介于端子152和153之间的包括可变电阻结构R7的电流路径，并且响应于具有第二电压电平的信号VWL中断电流路径。

在图5A所示的实施例中，选择晶体管N14是NMOS晶体管。在一些实施例中，选择晶体管N14是PMOS晶体管，该PMOS晶体管配置为响应于具有负极性的激活电压VWL提供介于端子152和153之间的电流路径。在一些实施例中，RRAM器件500不包括选择晶体管N14并且在外部进行控制以响应于激活电压VWL选择性地提供电流路径。

如图5A所示，流经RRAM器件500的电流Id生成横跨选择晶体管N14并且介于节点500N和端子152之间的漏极-源极电压差VN14，并且生成横跨可变电阻结构R7并且介于端子153和节点500N之间的电压差VR7。电压差VN14对应于以上关于图1A至图1D的存储器电路100讨论的选择晶体管漏极-源极电压。电压差VR7的电压电平等于驱动电压VBL减去电压差VN14以及通过以上关于图1A至图1D的存储器电路100讨论的电流路径120P的部分所引入的电压降。

图5B是根据一些实施例的可变电阻结构R7的示图。可变电阻结构R7是微电子结构，该微电子结构包括具有厚度LT的电阻层L1。除了电阻层L1之外，可变电阻结构R7包括：为了清晰在图5B中没有示出的一个或多个部件，诸如导电元件。在编程操作中，横跨电阻层L1的电压差VR7导致细丝F1的形成，从而提供用于电流Id的电流路径。

电阻层L1是介电材料的一层或多层，该介电材料的一层或多层配置为接收横跨厚度LT的电压差VR7。在多个实施例中，电阻层L1包括能够具有HRS或LRS的钨(W)、钽(Ta)、钛(Ti)、镍(Ni)、钴(Co)、铪(Hf)、钌(Ru)、锆(Zr)、锌(Zn)、铁(Fe)、锡(Sn)、铝(Al)、铜(Cu)、银(Ag)、钼(Mo)、铬(Cr)或另一适当的元素的氧化物；包括例如硅的化合物材料、或的另一材料中的一个或多种。在一些实施例中，电阻层L1具有在20纳米(nm)至100nm的范围内的厚度LT。

基于存在或缺失细丝F1，电阻层L1分别具有如上关于图1A至图1D的RRAM器件150所讨论的LRS或HRS。在图5B所示的实施例中，电阻层L1在操作中包括单个细丝F1和由此电流Id流过的单个电流路径。在多个实施例中，电阻层L1在操作中包括除细丝F1之外的一个或多个细丝(未示出)和由此电流Id流过的多个电流路径。

在多个实施例中，电阻层L1具有处于LRS的在1千欧(kΩ)至4kΩ的范围内的电阻值和/或处于HRS的在15kΩ至30kΩ的范围内的电阻值。

RRAM器件500由此配置为在操作中，响应于激活电压VWL生成基于电压差VR7和电阻层L1的电阻值的电流Id。

通过包括在以上关于图1A至图1D讨论的存储器电路100中，RRAM器件500工作以实现以上关于存储器电路100讨论的优点。

图6是根据一些实施例的偏置RRAM器件的方法600的流程图。方法600可由存储器电路使用，例如，以上关于图1A至图1D讨论的存储器电路100。

在一些实施例中，使用方法600偏置RRAM器件包括对RRAM器件执行写入或读取操作。在一些实施例中，使用方法600偏置RRAM器件包括形成细丝，例如，以上关于图5B的RRAM器件500讨论的细丝F1。

图6中示出的方法600的操作顺序仅用于说明性的目的；能够以不同于图6中所示的顺序执行方法600的操作。在一些实施例中，在图6中所示的操作之前、之间、期间和/或之后可以执行除了图6所示的操作之外的多个操作。在一些实施例中，方法600的操作是操作存储器宏的方法的操作的子集。

在操作610中，在一些实施例中，基于电阻器件的电阻值生成激活电压。生成激活电压包括控制穿过电阻器件的电流以产生与RRAM器件的选择晶体管的漏极-源极电压相对应的不同电压的目标值。基于该目标值，在闭环配置中使用放大器，以驱动晶体管的栅极生成电压差，并且生成栅极电压作为激活电压。

在一些实施例中，生成激活电压包括生成以上关于图1A至图1D的存储器电路100讨论的激活电压VWL。

在操作620中，在第一电流路径中传导第一电流以生成电压差。传导第一电流包括传导具有预定电流值的第一电流。第一电流路径包括至少一个IC元件，该至少一个IC元件对应于包括RRAM器件的第二电流路径的IC元件。

在一些实施例中，在第一电流路径中传导第一电流包括在以上关于图1A至图1D的存储器电路100讨论的电流路径110P中传导电流。

在一些实施例中，在第一电流路径中传导第一电流包括生成横跨具有基于激活电压的传导水平的晶体管的电压差。在一些实施例中，生成横跨晶体管的电压差包括生成横跨以上关于图1A至图1D的存储器电路100讨论的晶体管N1的电压差。

在一些实施例中，在第一电流路径中传导第一电流包括生成横跨路径区段的电压差，该路径区段具有基于第二电流路径的部分的电阻值。在一些实施例中，生成横跨路径区段的电压差包括生成横跨以上关于图1A至图1D的存储器电路100讨论的路径区段116或118中的一个或两个的电压差。

在一些实施例中，在第一电流路径中传导第一电流包括生成横跨电阻器件的电压差，该电阻器件具有基于RRAM器件电阻值的电阻值。在一些实施例中，生成横跨路径区段的电压差包括生成横跨以上关于图1A至图1D的存储器电路100讨论的电阻器件RP1的电压差。

在操作630中，在一些实施例中，电压差包括在偏置电压中。在多个实施例中，包括电压差包括：在操作620生成的电压差中的一个或多个。因为电压差基于与第二电流路径的至少一个元件相对应第一电流路径中的至少一个元件，所以包括电压差导致偏置电压具有基于包括RRAM器件的第二电流路径的电阻值的值。

在多个实施例中，包括电压差包括：以上关于图1A至图1D的存储器电路100讨论的电压差VD118、VDRP1、VDS或VD116中的一个或多个。

在操作640中，在一些实施例中，由偏置电压生成驱动电压。在多个实施例中，驱动电压等于偏置电压或者由偏置电压获得以其他方式获得的。因为偏置电压基于包括RRAM器件的第二电流路径的电阻值，所以由偏置电压获得的驱动电压基于第二电流路径的电阻值。

在一些实施例中，生成驱动电压包括生成以上关于图1A至图1D的存储器电路100讨论的驱动电压VBL。

在操作650中，在一些实施例中，驱动电压应用于RRAM器件。因为驱动电压基于第二电流路径的电阻值，所以驱动电压应用于基于第二电流路径的电阻值的RRAM器件。

在一些实施例中，驱动电压应用于RRAM器件包括将驱动电压VBL应用于以上关于图1A至图1D的存储器电路100讨论的RRAM器件150。

在操作660中，在一些实施例中，激活电压应用于RRAM器件。因为激活电压基于选择晶体管的电阻值，所以激活电压应用于基于选择晶体管的电阻值的RRAM器件。

在一些实施例中，激活电压应用于RRAM器件包括将激活电压VWL应用于以上关于图1A至图1D的存储器电路100讨论的RRAM器件150。

通过执行方法600的一些或全部操作，在写入或读取操作中生成作为偏置RRAM器件的部分的偏置电压和/或激活电压适应于RRAM电流路径电阻的温度和工艺依赖性变化，从而实现了以上关于存储器电路100讨论的优点。

在一些实施例中，存储器电路包括：偏置电压生成器，包括第一电流路径，配置为从电流源接收第一电流并且基于由在所述第一电流路径中传导的所述第一电流所生成的电压差输出偏置电压；驱动电路，配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及RRAM器件，配置为响应于所述驱动电压传导第二电流。在一些实施例中，所述电流源配置为输出所述第一电流，所述第一电流具有基于RRAM器件的符合性电流的电流等级。在一些实施例中，存储器电路，还包括配置为传导所述第二电流的第二电流路径，其中，RRAM器件包括在所述第二电流路径中，所述第一电流路径包括路径区段，所述路径区段具有基于介于所述驱动电路和所述RRAM器件之间的所述第二电流路径的部分的电阻值，以及所述电压差基于所述电阻值。在一些实施例中，存储器电路，还包括配置为传导所述第二电流的第二电流路径，其中，RRAM器件包括在所述第二电流路径中，所述第一电流路径包括路径区段，所述路径区段具有基于介于所述RRAM器件和参考节点之间的所述第二电流路径的部分的电阻值，以及所述电压差基于所述电阻值。在一些实施例中，RRAM器件包括配置为传导所述第二电流的电阻层，所述第一电流路径包括具有基于所述电阻层的电阻值的电阻器件，以及所述电压差基于所述电阻值。在一些实施例中，所述电阻层能够具有高电阻状态(HRS)和低电阻状态(LRS)，以及所述电阻值基于所述低电阻状态。在一些实施例中，RRAM器件包括配置为传导所述第二电流的选择晶体管，所述第一电流路径包括配置为通过传导所述第一电流生成所述电压差的晶体管，以及所述存储器电路配置为生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。在一些实施例中，所述选择晶体管配置为响应于激活电压传导所述第二电流，以及所述第一电流路径中的所述晶体管配置为响应于所述激活电压传导所述第一电流。在一些实施例中，所述偏置电压生成器包括配置为基于电阻器件的电阻值生成所述激活电压的放大器。

在实施例中，所述电流源配置为输出所述第一电流，所述第一电流具有基于RRAM器件的符合性电流的电流等级。

在实施例中，存储器电路还包括配置为传导所述第二电流的第二电流路径，其中，RRAM器件包括在所述第二电流路径中，所述第一电流路径包括路径区段，所述路径区段具有基于介于所述驱动电路和所述RRAM器件之间的所述第二电流路径的部分的电阻值，以及所述电压差基于所述电阻值。

在实施例中，存储器电路还包括配置为传导所述第二电流的第二电流路径，其中，RRAM器件包括在所述第二电流路径中，所述第一电流路径包括路径区段，所述路径区段具有基于介于所述RRAM器件和参考节点之间的所述第二电流路径的部分的电阻值，以及所述电压差基于所述电阻值。

在实施例中，RRAM器件包括配置为传导所述第二电流的电阻层，所述第一电流路径包括具有基于所述电阻层的电阻值的电阻器件，以及所述电压差基于所述电阻值。

在实施例中，所述电阻层能够具有高电阻状态(HRS)和低电阻状态(LRS)，以及所述电阻值基于所述低电阻状态。

在实施例中，RRAM器件包括配置为传导所述第二电流的选择晶体管，所述第一电流路径包括配置为通过传导所述第一电流生成所述电压差的晶体管，以及所述存储器电路配置为生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。

在实施例中，所述选择晶体管配置为响应于激活电压传导所述第二电流，以及所述第一电流路径中的所述晶体管配置为响应于所述激活电压传导所述第一电流。

在实施例中，所述偏置电压生成器包括配置为基于电阻器件的电阻值生成所述激活电压的放大器。在一些实施例中，存储器电路包括：激活电压生成器，配置为基于电阻器件的电阻值生成激活电压；第一晶体管，配置为响应于所述激活电压传导来自电流源的第一电流，由此生成电压差；以及RRAM器件，包括选择晶体管，所述选择晶体管配置为响应于所述激活电压生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。在一些实施例中，所述电阻器件是与所述第一晶体管的导电路径并联的分压器的第一电阻器件。在一些实施例中，所述激活电压生成器包括配置为控制通过电阻器件的第二电流的第二晶体管。在一些实施例中，激活电压生成器配置为响应于参考电压的值，偏置所述第二晶体管的栅极。在一些实施例中，所述电阻器件配置为从另一电流源接收第二电流，所述第一电流和所述第二电流具有相同的电流等级。在一些实施例中，所述电阻器件包括多晶硅材料。在一些实施例中，存储器电路还包括放大器配置为：从所述激活电压生成器接收所述电压差的目标值，以及将所述激活电压输出至所述第一晶体管和所述选择晶体管。

在实施例中，所述电阻器件是与所述第一晶体管的导电路径并联的分压器的第一电阻器件。

在实施例中，所述激活电压生成器包括配置为控制通过电阻器件的第二电流的第二晶体管。

在实施例中，所述激活电压生成器配置为响应于参考电压的值，偏置所述第二晶体管的栅极。

在实施例中，所述电阻器件配置为从另一电流源接收第二电流，所述第一电流和所述第二电流具有相同的电流等级。

在实施例中，所述电阻器件包括多晶硅材料。

在实施例中，存储器电路还包括放大器配置为：从所述激活电压生成器接收所述电压差的目标值，以及将所述激活电压输出至所述第一晶体管和所述选择晶体管。

在一些实施例中，一种RRAM器件执行写入操作的方法，所述方法包括：在第一电流路径中传导第一电流以生成电压差；包括偏置电压的所述电压差；由所述偏置电压生成驱动电压；以及将所述驱动电压应用于RRAM器件。在一些实施例中，在第一电流路径中传导第一电流包括生成横跨路径区段的所述电压差，所述路径区段具有基于包括所述RRAM器件的第二电流路径的部分的电阻值。在一些实施例中，在第一电流路径中传导第一电流包括生成横跨晶体管的所述电压差，所述晶体管具有基于激活电压的导电水平。在一些实施例中，方法还包括：基于电阻器件的电阻值生成所述激活电压；以及将所述激活电压应用于所述RRAM器件。

在实施例中，在第一电流路径中传导第一电流包括生成横跨路径区段的所述电压差，所述路径区段具有基于包括所述RRAM器件的第二电流路径的部分的电阻值。

在实施例中，在第一电流路径中传导第一电流包括生成横跨晶体管的所述电压差，所述晶体管具有基于激活电压的导电水平。

在实施例中，方法还包括：基于电阻器件的电阻值生成所述激活电压；以及将所述激活电压应用于所述RRAM器件。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器电路，包括：

偏置电压生成器，包括第一电流路径，所述第一电流路径包括节点和电流源，所述电流源配置为在所述节点输出第一电流，其中，所述偏置电压生成器配置为基于由在所述第一电流路径中传导的所述第一电流所生成的电压差从所述节点输出偏置电压；

驱动电路，配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及

电阻式随机存取存储器(RRAM)器件，配置为响应于所述驱动电压传导第二电流。

2.根据权利要求1所述的存储器电路，其中，所述电流源配置为输出所述第一电流，所述第一电流具有基于所述电阻式随机存取存储器器件的符合性电流的电流等级。

3.根据权利要求1所述的存储器电路，还包括配置为传导所述第二电流的第二电流路径，其中，

所述电阻式随机存取存储器器件包括在所述第二电流路径中，

所述第一电流路径包括路径区段，所述路径区段具有基于介于所述驱动电路和所述电阻式随机存取存储器器件之间的所述第二电流路径的部分的电阻值，以及

所述电压差基于所述电阻值。

4.根据权利要求1所述的存储器电路，还包括配置为传导所述第二电流的第二电流路径，其中，

所述电阻式随机存取存储器器件包括在所述第二电流路径中，

所述第一电流路径包括路径区段，所述路径区段具有基于介于所述电阻式随机存取存储器器件和参考节点之间的所述第二电流路径的部分的电阻值，以及

所述电压差基于所述电阻值。

5.根据权利要求1所述的存储器电路，其中，

所述电阻式随机存取存储器器件包括配置为传导所述第二电流的电阻层，

所述第一电流路径包括具有基于所述电阻层的电阻值的电阻器件，以及

所述电压差基于所述电阻值。

6.根据权利要求5所述的存储器电路，其中，

所述电阻层能够具有高电阻状态(HRS)和低电阻状态(LRS)，以及

所述电阻值基于所述低电阻状态。

7.根据权利要求1所述的存储器电路，其中，

所述电阻式随机存取存储器器件包括配置为传导所述第二电流的选择晶体管，

所述第一电流路径包括配置为通过传导所述第一电流生成所述电压差的晶体管，以及

所述存储器电路配置为生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。

8.根据权利要求7所述的存储器电路，其中，

所述选择晶体管配置为响应于激活电压传导所述第二电流，以及

所述第一电流路径中的所述晶体管配置为响应于所述激活电压传导所述第一电流。

9.根据权利要求8所述的存储器电路，其中，所述偏置电压生成器包括配置为基于电阻器件的电阻值生成所述激活电压的放大器。

10.一种存储器电路，包括：

激活电压生成器，配置为基于电阻器件的电阻值生成激活电压；

第一晶体管，配置为响应于所述激活电压传导来自电流源的第一电流，由此生成电压差；以及

电阻式随机存取存储器(RRAM)器件，包括选择晶体管，所述选择晶体管配置为响应于所述激活电压生成选择晶体管电压差，所述选择晶体管电压差的值对应于所述电压差的值。

11.根据权利要求10所述的存储器电路，其中，所述电阻器件是与所述第一晶体管的导电路径并联的分压器的第一电阻器件。

12.根据权利要求10所述的存储器电路，其中，所述激活电压生成器包括配置为控制通过电阻器件的第二电流的第二晶体管。

13.根据权利要求12所述的存储器电路，其中，所述激活电压生成器配置为响应于参考电压的值，偏置所述第二晶体管的栅极。

14.根据权利要求10所述的存储器电路，其中，所述电阻器件配置为从另一电流源接收第二电流，所述第一电流和所述第二电流具有相同的电流等级。

15.根据权利要求10所述的存储器电路，其中，所述电阻器件包括多晶硅材料。

16.根据权利要求10所述的存储器电路，还包括放大器，配置为：

从所述激活电压生成器接收所述电压差的目标值，以及

将所述激活电压输出至所述第一晶体管和所述选择晶体管。

17.一种对电阻式随机存取存储器(RRAM)器件执行写入操作的方法，所述方法包括：

利用第一电流路径中的电流源生成第一电流；

在所述第一电流路径中传导所述第一电流以生成电压差；

将所述电压差包括在从所述电流路径的节点输出的偏置电压中；

由所述偏置电压生成驱动电压；以及

将所述驱动电压应用于所述电阻式随机存取存储器器件。

18.根据权利要求17所述的方法，其中，在第一电流路径中传导第一电流包括生成横跨路径区段的所述电压差，所述路径区段具有基于包括所述电阻式随机存取存储器器件的第二电流路径的部分的电阻值。

19.根据权利要求17所述的方法，其中，在第一电流路径中传导第一电流包括生成横跨晶体管的所述电压差，所述晶体管具有基于激活电压的导电水平。

20.根据权利要求19所述的方法，还包括：

基于电阻器件的电阻值生成所述激活电压；以及

将所述激活电压应用于所述电阻式随机存取存储器器件。

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