KR20190137726A - Rram 회로 및 방법 - Google Patents

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Abstract

메모리 회로는 바이어스 전압 발생기, 구동 회로 및 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 포함한다. 바이어스 전압 발생기는 전류원으로부터 제 1 전류를 수신하고, 제 1 전류 경로에서의 제 1 전류의 전도에 의해 발생된 전압 차에 기초하여 바이어스 전압을 출력하도록 구성된 제 1 전류 경로를 포함한다. 구동 회로는 바이어스 전압을 수신하고 바이어스 전압에 기초한 전압 레벨을 갖는 구동 전압을 출력하도록 구성되며, RRAM 디바이스는 구동 전압에 응답하여 제 2 전류를 전도하도록 구성된다.

Description

RRAM 회로 및 방법{RRAM CIRCUIT AND METHOD}
본 발명은 RRAM 회로 및 방법에 관한 것이다.
일부 애플리케이션들에서, 집적 회로(integrated circuit; IC)들은 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 셀들의 어레이들에 데이터를 저장하는 메모리 회로들을 포함한다. 개별 RRAM 셀은 고 저항 상태(high resistance state; HRS) 또는 저 저항 상태(low resistance state; LRS)로 프로그램 가능하며, 각 상태는 RRAM 셀에 의해 저장된 논리 상태를 나타낸다.
본 발명의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해될 수 있다. 업계의 표준 실행에 따르면, 다양한 특징들이 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로 다양한 특징들의 치수들은 설명의 명확성을 위해 임의적으로 확대되거나 축소될 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따른 메모리 회로를 나타내는 도면이다.
도 2a 내지 도 2c는 일부 실시예들에 따른 활성화 전압 발생기들을 나타내는 도면이다.
도 3은 일부 실시예들에 따른 경로 세그먼트를 나타내는 도면이다.
도 4는 일부 실시예들에 따른 경로 세그먼트를 나타내는 도면이다.
도 5a 및 도 5b는 일부 실시예들에 따른 RRAM 디바이스를 나타내는 도면이다.
도 6은 일부 실시예들에 따른, 바이어스 전압을 생성하는 방법의 흐름도이다.
이하의 개시는 제공된 대상 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성 요소들, 값들, 동작들, 재료들, 배치들 등의 특정 예들은 본 개시를 간략하게 하기 위해 이하에 설명된다. 이들은 물론 단지 예시이며 제한하려는 것은 아니다. 다른 구성 요소들, 값들, 동작들, 재료들, 배치들 등이 고려된다. 예를 들어, 이하의 설명에서 제 2 특징 위의 제 1 특징의 형성은 제 1 및 제 2 특징들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제 1 및 제 2 특징들이 직접 접촉하지 않도록, 추가 특징들이 제 1 및 제 2 특징들 사이에 형성되는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계에 그 자체로 영향을 주지 않는다.
또한, "바로 아래", "아래", "하위", "위" "상위" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 설명의 용이함을 위해 도면들에 도시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향 뿐만 아니라 사용시 또는 동작시의 디바이스의 상이한 방향들을 포함하는 것으로 의도된다. 장치는 달리 방향 설정될 수도 있고(90도 또는 다른 방향들로 회전될 수도 있음), 본 명세서에 사용되는 공간적으로 상대적인 기술어들은 유사하게 해석될 수 있다.
다양한 실시예들에서, 회로는, RRAM 어레이의 열(column)들 내의 IC 요소들에 대응하는 IC 요소들을 갖는, 더미 열(dummy column)이라고도 하는 전류 경로 및 전류원을 포함함으로써 RRAM 프로그래밍 및/또는 판독 동작들을 위한 바이어스 전압 및/또는 활성화 전압을 생성하도록 구성된다. 바이어스 전압은 전류원으로부터의 전류에 의해 전류 경로에 발생된 하나 이상의 전압 차들에 기초하며, 프로그래밍 및/또는 판독 동작들에서 RRAM 디바이스들 양단에 전압 강하를 발생시키는데 사용된다. 활성화 전압은 목표 트랜지스터 전압을 기초로 하며 RRAM 디바이스 선택 트랜지스터들을 제어하는데 사용된다. 전류 경로를 포함함으로써, 회로는 RRAM 열 전류 경로 저항의 온도 및 프로세스 의존적인 변화들에 적응한 바이어스 및/또는 활성화 전압들을 발생할 수 있고, 이에 의해, 바이어스 및 활성화 전압들이 RRAM 열 전류 경로 저항과는 독립적으로 발생되는 접근 방식들에 비해 데이터 보존을 개선할 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따른 메모리 회로(100)를 나타내는 도면이다. 도 1a는 단일 RRAM 디바이스(150)와 연관된 바이어스 전압 발생기(110) 및 구동 회로(120)의 세부 사항들을 도시하고, 도 1b 내지 도 1d는 바이어스 전압 발생기(110), 구동 회로(120) 및 RRAM 디바이스(150)들의 어레이 간의 관계를 도시한다. 예시의 목적으로, 도 1a는 각각의 도선들(L1_1-L1_M 및 L2_1-L2_M)을 일괄해서 나타내는 도선들(L1 및 L2) 사이에 결합되고 신호선들(WL_1-WL_N)을 일괄해서 나타내는 신호선(WL)에 결합되는 단일 RRAM 디바이스(150)를 도시한다.
일부 실시예들에서, 메모리 회로(100)는 도 1b 내지 도 1d에 도시된 RRAM 디바이스들(150)의 어레이 외에, 하나 이상의 추가 구성 요소들, 예를 들어, 적어도 하나의 제어 또는 논리 회로 또는 하나 이상의 RRAM 디바이스 어레이들을 포함하는 메모리 매크로(도시 생략)의 서브세트이다.
RRAM 디바이스(150)는 논리 상태를 나타내는 HRS 또는 LRS를 가질 수 있는 메모리 저장 디바이스이다. RRAM 디바이스(150)는 신호선(WL)(신호선들(WL_1 내지 WL_N) 중 하나)에 결합된 입력 단자(151), 도선(L1)(도선들(L1_1 내지 L1_M) 중 하나)에 결합된 단자(152) 및 도선(L2)(도선들(L2_1-L2_M) 중 대응하는 하나)에 결합된 단자(153)를 포함한다. RRAM 디바이스(150)는 전도 경로라고도 하는 하나 이상의 필라멘트들의 각각의 유무에 기초하여 HRS에 대응하는 절연 특성들 또는 LRS에 대응하는 전도 특성들을 가질 수 있는 유전체를 포함한다. 동작시에, 필라멘트들이 형성됨으로써, 하나 이상의 다양한 메카니즘들, 예를 들어 결손 또는 결함 이동 또는 다른 적절한 메커니즘에 기초하여 RRAM 디바이스들을 LRS로 설정하고, 필라멘트들이 분리됨으로써, 가열 또는 하나 이상의 다른 적절한 메커니즘들에 기초하여 RRAM 디바이스를 HRS로 재설정한다. 일부 실시예들에서, RRAM 디바이스(150)는 도 5a 및 도 5b와 관련하여 후술되는 RRAM 디바이스(500)이다.
RRAM 디바이스(150)는 유전체와 직렬로 결합되고 입력 단자(151)에 결합된 게이트를 갖는 선택 트랜지스터(도 1a 내지 도 1d에는 도시되지 않음)를 포함함으로써, 신호선(WL)(신호선들(WL_1-WL_N) 중 하나)의 활성화 전압(VWL)에 응답하여 RRAM 디바이스(150)를 도선 쌍(L1/L2)(도선 쌍들(L1_1/L2_1 내지 L1_M/L2_M) 중 하나)에 결합하도록 구성된다.
이에 의해, RRAM 디바이스(150)는 선택 트랜지스터 양단의 드레인-소스 전압의 레벨만큼 감소된, 단자들(152 및 153)에서의 전압 레벨들(도 1a 내지 도 1d에서는 표시되지 않음) 간의 차와 동일한 메모리 셀 전압에 기초하여 프로그래밍 가능하고 판독 가능하다.
메모리 회로(100), 또는 메모리 회로(100)를 포함하는 메모리 매크로는, 메모리 셀 전압이 제 1 기록 동작시에 RRAM 디바이스(150)를 LRS로 설정하는 것에 대응하는 제 1 프로그래밍 전압 레벨, 제 2 기록 동작시에 RRAM 디바이스(150)를 HRS로 재설정하는 것에 대응하는 제 2 프로그래밍 전압 레벨, 및 판독 동작시에 RRAM 디바이스(150)의 LRS 또는 HRS를 검출하는 것에 대응하는 판독 전압 레벨을 갖도록 구성된다.
다양한 실시예들에서, 제 1 및 제 2 기록 동작들과 판독 동작의 각각은 동일한 극성을 갖고, 또는 제 1 및 제 2 기록 동작들과 판독 동작 중 하나는 제 1 및 제 2 기록 동작들과 판독 동작 중 다른 2개의 동작의 극성과는 상이한 극성을 갖는다. 제 1 및 제 2 기록 동작들과 판독 동작의 각각에서, RRAM 디바이스(150)에 인가된 셀 전압은 메모리 셀 전압의 극성에 의해 결정되는 방향으로 단자들(152 및 153) 사이에 전류(Id)를 흐르게 한다.
도 1a에 도시된 바와 같이, 바이어스 전압 발생기(110)는 활성화 전압 발생기(112), 증폭기(OP1) 및 전류 경로(110P)를 포함한다. 전류 경로(110P)는 전원 노드(VDDN1)와 전원 기준 노드(VSSN) 사이에 직렬로 결합된 전류원(114), 경로 세그먼트들(116 및 118), 트랜지스터(N1) 및 저항성 디바이스(RP1)를 포함한다.
구동 회로(120)는 전원 노드(VDDN2)와 출력 단자(121) 사이에 결합된 증폭기(OP2) 및 트랜지스터(P1)를 포함한다. 전류 경로(120P)는 구동 회로(120)와 전원 기준 노드(VSSN) 사이에 결합된다. 전류 경로(120P)는 경로 세그먼트들(130 및 140), 경로 세그먼트들(130 및 140) 사이에 결합된 도선들(L1 및 L2)(L1_1-L1_M 및 L2_1-L2_M), 및 도선들(L1 및 L2)(대응하는 도선들(L1_1-L1_M 및 L2_1-L2_M)) 사이에 결합된 RRAM 디바이스(150)를 갖는다.
2 이상의 회로 요소들은, 하나 이상의 추가 회로 요소들을 포함함으로써 트랜지스터 또는 다른 스위칭 디바이스에 의해 제어될 수 있는, 예를 들어 저항 또는 개방성으로 만들어질 수 있는 직접적 전기 접속 또는 전기 접속에 기초하여 결합되는 것으로 고려된다.
바이어스 전압 발생기(110)는 출력 단자(111)에 바이어스 전압(VBLR)을 및/또는 신호 경로(WL)(신호 경로(WL_1-WL_N))에 활성화 전압(VWL)을 출력하도록 구성된 전자 회로이다. 후술되는 바와 같이, 바이어스 전압(VBLR) 및 활성화 전압(VWL)은 전류원(114)에 의해 발생된 전류(Ic)의 하나 이상의 전류 레벨들, 전류 경로(110P)의 저항 값, 및 활성화 전압 발생기(112)의 출력에 기초한 전압 레벨을 갖는다.
이하에 추가로 설명되는 바와 같이, 구동 회로(120)는 바이어스 전압 발생기(110)로부터 바이어스 전압(VBLR)을 수신하고, 바이어스 전압(VBLR)과 동일한 전압 레벨을 갖는 구동 전압(VBL)을 발생시키고, 출력 단자(121)에 구동 전압(VBL)을 출력하도록 구성된 전자 회로이다.
전류 경로(120P)는, 구동 회로(120)로부터 구동 전압(VBL)을 또한 신호 경로(WL)(신호 경로(WL_1-WL_N))로부터 활성화 전압(VWL)을 수신하도록 구성되고, 구동 전압(VBL) 및 활성화 전압(VWL)에 응답하여, 임의의 주어진 RRAM 디바이스(150)에 대한 기록 또는 판독 동작을 수행하는 일부로서, 구동 회로(120)와 전원 기준 노드(VSSN) 사이에서 전류(Id)가 흐를 수 있게 구성된 메모리 회로(100)의 일부이다. 일부 실시예들에서, 메모리 회로(100)는 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2_M) 중 하나를 출력 단자(121)에 결합하고 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2_M) 중 다른 하나를 전원 기준 노드(VSSN)에 결합함으로써 전류(Id)가 흐르도록 구성된다.
전원 노드들(VDDN1, VDDN2)은 각각의 전원 전압들(VDD1, VDD2)을 전달하도록 구성된 전압 노드들이다. 다양한 실시예들에서, 전원 전압(VDD1)은 전원 전압(VDD2)의 전원 전압 레벨보다 작거나, 동일하거나, 큰 전원 전압 레벨을 갖는다. 일부 실시예들에서, 전원 노드들(VDDN1, VDDN2)은 동일한 전압 노드이고, 전원 전압들(VDD1, VDD2)은 동일한 전원 전압이다. 도 1a 내지 도 1d에 도시된 실시예에서, 전원 전압들(VDD1, VDD2) 각각은 메모리 회로(100)의 대응하는 부분의 동작 전압 레벨을 갖는 동작 전압이다.
전원 기준 노드(VSSN)는 전원 기준 전압(VSS), 예를 들어 접지 전압을 전달하도록 구성된 전압 노드이다. 도 1a 내지 도 1d에 도시된 바와 같이, 전원 기준 전압(VSS)은 메모리 회로(100)의 기준 전압 레벨을 갖는다.
전류원(114)은, 전원 노드(VDDN1)로부터 전원 전압(VDD1)을 수신하고 하나 이상의 소정의 전류 레벨들을 갖는 전류(Ic)를 발생시키도록 구성된 전자 회로이다. 일부 실시예들에서, 적어도 하나의 소정의 전류 레벨은 기록 동작시에 RRAM 디바이스, 예를 들어, RRAM 디바이스(150)의 컴플라이언스 레벨에 기초하며, 컴플라이언스 레벨은 바람직하지 않은 조건, 예를 들어 과열 및/또는 손상 스트레스 레벨, 또는 신뢰할 수 없는 프로그래밍 동작의 성능을 회피하도록 설계된 최대 전류 레벨이다. 다양한 실시예들에서, 전류원(114)은 컴플라이언스 레벨 또는 컴플라이언스 레벨로부터 도출된 다른 레벨, 예를 들어 컴플라이언스 레벨의 배수 또는 분수와 동일한 소정의 전류 레벨을 갖는 전류(Ic)를 발생시키도록 구성된다.
일부 실시예들에서, 전류원(114)은 50㎂ ~ 500㎂ 범위의 하나 이상의 소정의 전류 레벨들을 갖는 전류(Ic)를 발생시키도록 구성된다. 일부 실시예들에서, 전류원(114)은 200㎂ ~ 300㎂ 범위의 하나 이상의 소정의 전류 레벨들을 갖는 전류(Ic)를 생성하도록 구성된다.
경로 세그먼트(116)는 전류, 예를 들어, 전류(Ic)를 전달할 수 있는 하나 이상의 IC 요소들(도 1a 내지 도 1d에는 도시되지 않음), 예를 들어, 트랜지스터 및/또는 금속선이며, 구동 회로(120)와 RRAM 디바이스(150) 사이의 전류 경로(120P)의 일부분에 기초한 저항 값을 갖도록 구성된다.
도 1a 내지 도 1d에 도시된 실시예에서, 전류 경로(120P)의 대응하는 부분은 경로 세그먼트(130)와, 구동 회로(120)와 RRAM 디바이스(150)의 단자(152) 사이의 도선(L1)(L1_1-L1_M)의 일부분 또는 구동 회로(120)와 RRAM 디바이스(150)의 단자(153) 사이의 도선(L2)(L2_1-L2_M)의 일부분 중 하나를 포함한다. 다양한 실시예들에서, 전류 경로(120P)의 대응하는 부분은 도 1a 내지 도 1d에 도시된 하나 이상의 요소들에 부가하여 및/또는 대신에 하나 이상의 요소들(도시 생략)을 포함한다.
다양한 실시예들에서, 경로 세그먼트(116)는 전류 경로(120P)의 대응하는 부분의 경로 저항 값 또는 전류 경로(120P)의 대응하는 부분의 저항 값으로부터 도출된 다른 레벨, 예를 들어, 전류 경로(120P)의 대응하는 부분의 저항 값의 배수 또는 분수와 동일한 경로 저항 값을 갖도록 구성된다. 다양한 실시예들에서, 경로 세그먼트(116)는 도 3와 관련하여 후술되는 경로 세그먼트(300) 또는 도 4과 관련하여 후술되는 경로 세그먼트(400)이다.
경로 세그먼트(116)는 노드(VBLRN)에서 전류 소스(114)에 또한 노드(DN)에서 트랜지스터(N1)에 결합됨으로써, 동작시에, 노드(VBLRN)의 전압(VBLR)과 노드(VBLRN)의 전압(VDR) 간의 전압 차(VD116)를 발생시키도록 구성된다.
트랜지스터(N1)는 노드(DN)에 결합된 드레인 단자, 노드(SN)에서 저항성 디바이스(RP1)에 결합된 소스 단자, 및 증폭기(OP1)의 출력 단자에 결합된 게이트를 갖는 NMOS 트랜지스터이다. 이에 의해, 후술되는 바와 같이, 트랜지스터(N1)는 동작시에, 전류(Ic) 및 증폭기(OP1)의 출력 전압에 기초하여 노드(DN)에서의 전압(VD)과 노드(SN)에서의 전압(VS) 간의 전압 차(VDS)를 발생시키도록 구성된다. 일부 실시예들에서, 트랜지스터(N1)는 PMOS 트랜지스터이다.
전류(Ic) 및 증폭기(OP1)의 출력에 기초하는 것 이외에, 전압 차(VDS)의 값은 트랜지스터(N1)의 치수에 기초한다. 일부 실시예들에서, 전류(Ic)의 전류 레벨 및 증폭기(OP1)의 출력 전압에 의해 규정된 임의의 주어진 트랜지스터 바이어스에 대해, 트랜지스터(N1)는 동일한 트랜지스터 바이어스를 갖는 선택 트랜지스터의 드레인-소스 전압의 값과 동일한 값을 갖는 전압 차(VDS)를 발생시키도록, 트랜지스터(N1)는 RRAM 디바이스(150)의 선택 트랜지스터, 예를 들어 도 5a 및 도 5b와 관련하여 후술되는 RRAM 디바이스(500)의 트랜지스터(N14)의 치수와 일치하는 치수를 갖는다. 다양한 실시예들에서, 임의의 주어진 트랜지스터 바이어스에 대해, 트랜지스터(N1)가 드레인-소스 전압 값으로부터 도출된 값, 예를 들어, 드레인-소스 전압 값의 배수 또는 분수를 갖는 전압 차(VDS)를 발생시키도록, 트랜지스터(N1)는 선택 트랜지스터의 치수와 연관된 치수를 갖는다.
저항성 디바이스(RP1)는 경로 저항을 제공하도록 구성된 하나 이상의 전도성 세그먼트들이다. 일부 실시예들에서, 하나 이상의 전도성 세그먼트들은 소정의 저항 값을 갖는 경로 저항을 제공하도록 구성된 치수를 갖는 다결정 실리콘 재료(폴리)를 포함한다. 일부 실시예들에서, 소정의 저항 값은 RRAM 디바이스, 예를 들어 RRAM 디바이스(150)의 저항 값에 기초한다.
다양한 실시예들에서, 소정의 저항 값은 HRS 또는 LRS에서의 RRAM 디바이스의 저항 값, HRS에서의 RRAM 디바이스의 저항 값보다 큰 저항 값, LRS에서의 RRAM 디바이스의 저항 값보다 작은 저항 값, 또는 HRS 및 LRS에서의 RRAM 디바이스의 저항 값들 사이의 저항 값에 대응한다.
다양한 실시예들에서, 저항성 디바이스(RP1)는 RRAM 디바이스 저항 값과 동일한 소정의 저항 값 또는 RRAM 디바이스 저항 값으로부터 도출된 다른 값, 예를 들어 RRAM 디바이스 저항 값의 배수 또는 분수와 동일한 소정의 저항 값을 갖도록 구성된다.
일부 실시예들에서, 저항성 디바이스(RP1)는 1㏀ ~ 50kΩ 범위의 소정의 저항 값을 갖도록 구성된다. 일부 실시예들에서, 저항성 디바이스(RP1)는 2kΩ ~ 5kΩ 범위의 소정의 저항 값을 갖도록 구성된다.
저항성 디바이스(RP1)는 노드(RP1N)에서 경로 세그먼트(118)에 결합됨으로써, 동작시에, 노드(SN)의 전압(VS)과 노드(RP1N)의 전압(VRP1) 간의 전압 차(VDRP1)를 발생시키도록 구성된다.
경로 세그먼트(118)는 전류, 예를 들어 전류(Ic)를 전달할 수 있는 하나 이상의 IC 요소들(도 1a 내지 도 1d에는 도시되지 않음), 예를 들어, 트랜지스터 및/또는 금속선이며, RRAM 디바이스(150)와 전원 기준 노드(VSSN) 사이의 전류 경로(120P)의 일부분에 기초한 저항 값을 갖도록 구성된다.
도 1a 내지 도 1d에 도시된 실시예에서, 전류 경로(120P)의 대응하는 부분은 경로 세그먼트(140)와, 경로 세그먼트(140)와 RRAM 디바이스(150)의 단자(152) 사이의 도선(L1)(L1_1-L1_M)의 일부분 또는 경로 세그먼트(140)와 RRAM 디바이스(150)의 단자(153) 사이의 도선(L2)(L2_1-L2_M)의 일부분 중 하나를 포함한다. 다양한 실시예들에서, 전류 경로(120P)의 대응하는 부분은 도 1a 내지 도 1d에 도시된 하나 이상의 요소들에 부가하여 및/또는 대신에 하나 이상의 요소들(도시 생략)을 포함한다.
일부 실시예들에서, 경로 세그먼트(116)에 대응하는 전류 경로(120P)의 일부분은 경로 세그먼트(130)와, 경로 세그먼트(130)와 임의의 주어진 RRAM 디바이스(150) 사이의 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2_M) 중 하나의 일부분을 포함하고, 경로 세그먼트(118)에 대응하는 전류 경로(120P)의 일부분은 경로 세그먼트(140)와, 경로 세그먼트(140)와 임의의 주어진 RRAM 디바이스(150) 사이의 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2_M) 중 다른 하나의 일부분을 포함한다.
다양한 실시예들에서, 경로 세그먼트(118)는 전류 경로(120P)의 대응하는 부분의 경로 저항 값과 동일한 저항 값 또는 전류 경로(120P)의 대응하는 부분의 저항 값으로부터 도출된 다른 레벨, 예를 들어, 전류 경로(120P)의 대응하는 부분의 저항 값의 배수 또는 분수과 동일한 저항 값을 갖도록 구성된다. 다양한 실시예들에서, 경로 세그먼트(118)는 도 3과 관련하여 후술되는 경로 세그먼트(300) 또는 도 4와 관련하여 후술되는 경로 세그먼트(400)이다.
경로 세그먼트(118)는 전원 기준 노드(VSSN)에 결합됨으로써, 동작시에, 노드(RP1N)의 전압(VRP1)과 전원 기준 노드(VSSN)의 전원 기준 전압(VSS) 사이의 전압 차(VD118)를 발생시키도록 구성된다.
증폭기(OP1)는 트랜지스터(N1)의 게이트에 결합된 출력 단자 이외에, 활성화 전압 발생기(112)의 출력 단자(112B)에 결합된 비반전 입력 단자, 및 활성화 전압 발생기(112)의 출력 단자(112C)에 결합된 반전 입력 단자를 포함하는 연산 증폭기이다.
활성화 전압 발생기(112)는 출력 단자들(112B 및 112C) 외에, 노드(DN)에 결합된 입력 단자(112A) 및 노드(SN)에 결합된 입력 단자(112D)를 포함하는 전자 회로이다. 다양한 실시예들에서, 입력 단자(112A)는 출력 단자(112B)에 결합되거나, 입력 단자(112D)는 출력 단자(112C)에 결합된다.
활성화 전압 발생기(112)는 저항 재료를 포함하는 저항성 디바이스(도 1a 내지 도 1d에는 도시되지 않음)를 포함하고, 저항성 디바이스를 통해 흐르는 전류에 기초한 전압 차(VDS)의 목표 값을 발생시키도록 구성된다. 일부 실시예들에서, 전압 차(VDS)의 목표 값이 저항의 온도 계수(temperature-coefficient of resistance; TCR)에 따른 온도에 따라 증가하도록, 저항 재료는 금속에 대응하는 저항의 온도 계수(TCR)를 갖는다. 일부 실시예들에서, 저항 재료는 금속, 예를 들어 구리를 포함한다.
일부 실시예들에서, 저항 재료는 폴리에 대응하는 TCR을 갖기 때문에, 금속에 대응하는 TCR보다 작다. 이들 실시예에서, 전압 차(VDS)의 목표 값은 저항 재료가 금속에 대응하는 TCR을 갖는 실시예에서보다 실질적으로 더 작은 정도로 온도에 따라 증가한다. 일부 실시예들에서, 저항 재료는 폴리를 포함한다.
입력 단자(112D)가 출력 단자(112C)에 결합되는 실시예들에서, 활성화 전압 발생기(112)는 전압 차(VDS)의 목표 값을 출력 단자(112B)에 출력하고 이에 따라 증폭기(OP1)의 비반전 입력으로 출력하도록 구성된다. 이들 실시예에서, 동작시에, 증폭기(OP1)의 출력 전압은 트랜지스터(N1)의 게이트를 구동함으로써, 트랜지스터(N1)의 전도 레벨을 제어하고 전압(VD)을 전압 차(VDS)의 목표 값만큼 전압(VS)과 차가 발생되게 하고; 활성화 전압 발생기(112), 증폭기(OP1), 및 트랜지스터(N1)는 전류(Ic)의 임의의 주어진 전류 레벨에 대해 전압(VDS)을 제어할 수 있는 폐쇄 루프로 구성된다.
입력 단자(112D)가 출력 단자(112C)에 결합되는 다양한 실시예들에서, 활성화 전압 발생기(112)는 내부 기준 전압 또는 입력 단자(112A)에서 수신된 전압(VD)에 기초하여 전압 차(VDS)의 목표 값을 발생시키도록 구성된다. 다양한 실시예들에서, 활성화 전압 발생기(112)는 도 2a과 관련하여 후술되는 활성화 전압 발생기(200A) 또는 도 2b와 관련하여 후술되는 활성화 전압 발생기(200B)이다.
입력 단자(112A)가 출력 단자(112B)에 결합되는 실시예들에서, 활성화 전압 발생기(112)는 전압 차(VDS)의 목표 값을 출력 단자(112C)에, 그에 따라 증폭기(OP1)의 반전 입력에 출력하도록 구성된다. 이들 실시예에서, 동작시에, 증폭기(OP1)의 출력 전압은 트랜지스터(N1)의 게이트를 구동함으로써, 트랜지스터(N1)의 전도 레벨을 제어하고 전압(VS)을 전압 차(VDS)의 목표 값만큼 전압(VD)과 차가 발생되게 하고; 활성화 전압 발생기(112), 증폭기(OP1), 및 트랜지스터(N1)는 전류(Ic)의 임의의 주어진 전류 레벨에 대해 전압(VDS)을 제어할 수 있는 폐쇄 루프로 구성된다.
입력 단자(112A)가 출력 단자(112B)에 결합되는 다양한 실시예들에서, 활성화 전압 발생기(112)는 내부 기준 전압 또는 입력 단자(112D)에서 수신된 전압(VS)에 기초하여 전압 차(VDS)의 목표 값을 생성하도록 구성된다. 다양한 실시예들에서, 활성화 전압 발생기(112)는 도 2c와 관련하여 후술되는 활성화 전압 발생기(200C)이다.
일부 실시예들에서, 활성화 전압 발생기(112)는 200mV ~ 600mV 범위의 전압 차(VDS)의 목표 값을 발생시키도록 구성된다. 일부 실시예들에서, 활성화 전압 발생기(112)는 200mV ~ 500mV 범위의 전압 차(VDS)의 목표 값을 발생시키도록 구성된다.
일부 실시예들에서, 도 1a에 도시된 바와 같이, 바이어스 전압 발생기(110)는 증폭기(OP1)의 출력 전압을 활성화 전압(VWL)으로서 신호 경로(WL)로 출력하도록 구성된다. 일부 실시예들에서, 바이어스 전압 발생기(110)는 선택 회로(도시 생략), 예를 들어, 멀티플렉서를 포함함으로써, 도 1b 내지 도 1d에 도시된 바와 같이, 활성화 전압(VWL)을 신호 경로들(WL_1-WL_N)에 출력하도록 구성된다. 일부 실시예들에서, 메모리 회로(100)는 바이어스 전압 발생기(110)의 외부에 하나 이상의 스위칭 및/또는 선택 회로들(도시 생략)를 포함함으로써, 활성화 전압(VWL)을 신호 경로들(WL_1-WL_N)에 출력하도록 구성된다.
바이어스 전압 발생기(110) 및 메모리 회로(100)는 전류(Ic)의 전류 레벨에 기초하여 또한 활성화 전압 발생기(112)에 의해 출력된 전압 차(VDS)의 목표 값에 기초하여 활성화 전압(VWL)을 발생 및 출력하도록 구성됨으로써, RRAM 디바이스, 예를 들어, RRAM 디바이스(150)의 선택 트랜지스터의 드레인-소스 전압이 바이어스 전압 발생기(110)를 포함하지 않는 메모리 회로의 값보다 작은 값들의 범위를 갖도록 제어할 수 있다.
상대적으로 더 작은 범위의 드레인-소스 전압 값들은 기록 및 판독 동작시에 RRAM 디바이스 바이어스 레벨들의 개선된 제어를 가능하게 하므로, RRAM 선택 트랜지스터가 바이어스 전압 발생기(110)에 의해 발생된 활성화 전압(VWL)을 수신하지 않는 접근 방식들에 비해 데이터 보존을 향상시킨다.
상술되고 도 1a에 도시된 구성에 의해, 바이어스 전압 발생기(110)는 동작시에, 노드(VBLRN)에서 전류(Ic)에 기초하고 또한 경로 세그먼트(116) 양단 및 노드들(VBLRN 및 DN) 사이의 전압 차(VD116), 트랜지스터(N1) 양단 및 노드들(DN 및 SN) 사이의 전압 차(VDS), 저항성 디바이스(RP1) 양단 및 노드들(SN 및 RP1N) 사이의 전압 차(VDRP1), 및 경로 세그먼트(118) 양단 및 노드(RP1N)와 전원 기준 노드(VSSN) 간의 전압 차(VD118)의 합으로서 바이어스 전압(VBLR)을 발생시키도록 구성된다.
다양한 실시예들에서, 바이어스 전압 발생기(110)는 경로 세그먼트(116), 트랜지스터(N1), 저항성 디바이스(RP1) 또는 경로 세그먼트(118) 중 하나 이상을 포함하지 않음으로써, 전압 차들(VD116, VDS, VDRP1 또는 VD118) 중 대응하는 하나 이상을 포함하지 않는 전압 차들의 합으로서 바이어스 전압(VBLR)을 발생시키도록 구성된다.
다양한 실시예들에서, 바이어스 전압 발생기(110)는 경로 세그먼트(116), 트랜지스터(N1), 저항성 디바이스(RP1) 또는 경로 세그먼트(118)에 부가하여 또는 그 이외에 하나 이상의 IC 요소들(도시 생략)을 포함함으로써, 하나 이상의 IC 요소들에 대응하는 하나 이상의 전압 차들을 포함하는 합으로서 바이어스 전압(VBLR)을 발생시키도록 구성된다.
상술한 구성에 의해, 바이어스 전압 발생기(110)는 전류원(114)으로부터 전류(Ic)를 수신하도록 구성된 전류 경로(110P)를 포함하고, 전류 경로(110P)에서 전류(Ic)의 전도로부터 생성된 하나 이상의 전압 차들에 기초하여 바이어스 전압(VBLR)을 발생시킨다.
일부 실시예들에서, 바이어스 전압 발생기(110)는 0.5V ~ 3.0V 범위의 전압 레벨들을 갖는 바이어스 전압(VBLR)을 발생시키도록 구성된다. 일부 실시예들에서, 바이어스 전압 발생기(110)는 1.5V ~ 2.5V 범위의 전압 레벨들을 갖는 바이어스 전압(VBLR)을 발생시키도록 구성된다.
도 1a 내지 도 1d에 도시된 실시예에서, 바이어스 전압 발생기(110)는 바이어스 전압(VBLR)을 출력 단자(111)에 출력하도록 구성되고, 구동 회로(120)는 바이어스 전압(VBLR)에 기초하여 구동 전압(VBL)을 발생시키도록 구성된다. 일부 실시예들에서, 바이어스 전압 발생기(110)는 출력 단자(111)를 포함하지 않으며, 그렇지 않으면 구동 회로(120)는 구동 전압(VBL)을 발생시키도록 구성된다.
구동 회로(120)의 증폭기(OP2)는 바이어스 전압(VBLR)을 수신하도록 구성된 반전 입력 단자, 노드(VBLN)에 결합된 비반전 입력 단자, 및 트랜지스터(P1)의 게이트에 결합된 출력 단자를 포함하는 연산 증폭기이다. 트랜지스터(P1)는 증폭기(OP2)의 출력에 결합된 게이트 이외에, 전원 단자(VDDN2)에 결합된 소스 단자 및 노드(VBLN)에 결합된 드레인 단자를 갖는 PMOS 트랜지스터이다.
이에 의해, 증폭기(OP2) 및 트랜지스터(P1)는 동작시에, 증폭기(OP2)가 트랜지스터(P1)의 게이트를 변조하게 하는 폐쇄 루프로서 구성됨으로써, 바이어스 전압(VBLR)과 동일한 전압 레벨을 갖는 노드(VBLN)의 구동 전압(VBL)을 발생시킨다.
도 1a에 도시된 바와 같이, 따라서, 구동 회로(120)는 수신된 바이어스 전압(VBLR)에 기초하여 구동 전압(VBL)을 출력 단자(121)에 출력하도록 구성된다. 일부 실시예들에서, 구동 회로(120)는 그렇지 않으면 수신된 바이어스 전압(VBLR)에 기초하여 구동 전압(VBL)을 출력하도록 구성된다. 다양한 실시예들에서, 구동 회로(120)는 바이어스 전압(VBLR)의 전압 레벨과 동일한 전압 레벨을 갖는 구동 전압(VBL) 또는 바이어스 전압(VBLR)과 연관된 전압, 예를 들어, 바이어스 전압(VBLR)의 배수 또는 분수를 갖는 구동 전압(VBL)을 출력하도록 구성된다.
도 1a의 개략 도면에 도시된 바와 같이, 경로 세그먼트(130)는 도선들(L1 또는 L2) 중 하나를 출력 단자(121)에 결합하도록 구성되며, 경로 세그먼트(140)는 도선들(L1 또는 L2) 중 다른 하나를 전원 기준 노드(VSSN)에 결합하도록 구성된다. 신호선(WL) 상에 수신된 활성화 전압(VWL)에 응답하여, RRAM 디바이스(150)는 전류 경로(120P)가 구동 회로(120)와 전원 기준 노드(VSSN) 사이에 확립되도록 도선들(L1 및 L2)에 결합된다.
도 1a에 도시된 도선들(L1, L2) 및 도 1b 내지 도 1d에 도시된 도선들(L1_1-L1_M 및 L2_1-L2_M)은 다양한 회로 요소들, 예를 들어, 경로 세그먼트들(130, 140)과 RRAM 디바이스들(150) 사이에 저 저항 경로들을 제공하도록 구성된 데이터 선이다. 일부 실시예들에서, 도선들(L1 및 L2)(L1_1-L1_M 및 L2_1-L2_M)은 금속, 예를 들어 구리를 포함한다.
경로 세그먼트(130)는 출력 단자(121)로부터 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2) 중 하나로의 전류 경로를 선택적으로 확립할 수 있는 하나 이상의 IC 요소들, 예를 들어 트랜지스터 및/또는 금속선이다. 도 1b 내지 도 1d에 도시된 실시예에서, 경로 세그먼트(130)는 PMOS 트랜지스터(P2-P9)를 포함한다.
트랜지스터(P4)는 트랜지스터(P2)와 도선(L1_1) 사이에 결합되고, 트랜지스터(P6)는 트랜지스터(P2)와 도선(L1_2) 사이에 결합되고, 트랜지스터(P8)는 트랜지스터(P2)와 도선(L1_M) 사이에 결합되고, 트랜지스터(P2)는 출력 단자(121)에 결합된다. 트랜지스터(P5)는 트랜지스터(P3)와 도선(L2_1) 사이에 결합되고, 트랜지스터(P7)는 트랜지스터(P3)와 도선(L2_2) 사이에 결합되고, 트랜지스터(P9)는 트랜지스터(P3)와 도선(L2_M) 사이에 결합되고, 트랜지스터(P3)는 출력 단자(121)에 결합된다.
트랜지스터들(P2-P9)은 게이트를 포함함으로써, 각각의 신호들(S1-S8)을 수신하도록 구성된다. 신호들(S1-S8)은 전류 경로(120P)의 일부분을 출력 단자(121)로부터 도선들(L1_1-L1_M 또는 L2_1-L2_M) 중 사전 결정된 하나로의 단일 전류 경로로서 확립하도록 트랜지스터들(P2-P9)을 제어하도록 구성된 논리 레벨을 갖는다.
경로 세그먼트(140)는 도선들(L1 또는 L2)(L1_1-L1_M 또는 L2_1-L2_M) 중 임의의 하나로부터 전원 기준 노드(VSSN)로의 전류 경로를 선택적으로 확립할 수 있는 하나 이상의 IC 요소들, 예를 들어 트랜지스터 및/또는 금속선이다. 도 1b 내지 도 1d에 도시된 실시예에서, 경로 세그먼트(140)는 NMOS 트랜지스터들(N2-N9)을 포함한다.
트랜지스터(N2)는 트랜지스터(N8)와 도선(L1_1) 사이에 결합되고, 트랜지스터(N4)는 트랜지스터(N8)와 도선(L1_2) 사이에 결합되고, 트랜지스터(N6)는 트랜지스터(N8)와 도선(L1_M) 사이에 결합되고, 트랜지스터(N8)는 전원 기준 노드(VSSN)에 결합된다. 트랜지스터(N3)는 트랜지스터(N3)와 도선(L2) 사이에 결합되고, 트랜지스터(N5)는 트랜지스터(N9)와 도선(L2_2) 사이에 결합되고, 트랜지스터(N7)는 트랜지스터(N9)와 도선(L2_M) 사이에 결합되고, 트랜지스터(N9)는 전원 기준 노드(VSSN)에 결합된다.
트랜지스터들(N2-N9)은 게이트를 포함함으로써 각각의 신호들(S9-S16)을 수신하도록 구성된다. 신호들(S9-S16)은 도선들(L1_1-L1_M 또는 L2_1-L2_M) 중 사전 결정된 하나로부터 전원 기준 노드(VSSN)로의 단일 전류 경로로서 전류 경로(120P)의 일부분을 확립하도록 트랜지스터들(N2-N9)을 제어하도록 구성된 논리 레벨들을 갖는다.
RRAM 디바이스(150)는 N개의 행들로 배열되고, 임의의 주어진 행의 각 RRAM 디바이스(150)는 신호선들(WL_1-WL_N) 중 대응하는 하나에 결합된다. 이에 따라, 임의의 주어진 행의 각 RRAM 디바이스(150)는 신호선들(WL_1-WL_N) 중 대응하는 하나의 신호선의 활성화 전압(VWL)에 응답하여 도선 쌍들(L1_1/L2_1 내지 L1_M/L2_M) 중 대응하는 하나에 결합되도록 구성된다.
경로 세그먼트들(130 및 140) 및 복수의 RRAM 디바이스들(150)은 활성화 전압(VWL) 및 신호들(S1-S16)에 응답하여 RRAM 디바이스들(150) 중 하나를 포함하는 전류 경로(120P)를 확립하도록 구성된다.
도 1b 내지 도 1d에 도시된 실시예에서, 경로 세그먼트들(130 및 140)의 구성에 기초하여, 각 RRAM 디바이스(150)는 구동 전압(VBL)에 의해 어느 극성으로든 바이어스될 수 있다. 다양한 실시예들에서, 경로 세그먼트들(130 및 140)은 그렇지 않으면 각 RRAM 디바이스(150)가 구동 전압(VBL)에 의해 어느 극성으로든 바이어스될 수 있거나 또는 각 RRAM 디바이스(150)가 2개의 극성 중 하나의 단일 극성으로 바이어스될 수 있도록 구성된다.
도 1c는 신호들(S2 및 S4)에 의해 각 트랜지스터들(P3 및 P5)이 스위칭 온됨으로써, 구동 회로(120)의 출력 단자(121)와 도선(L2_1) 사이에 전류 경로(120P)의 일부분을 확립하는 판독 또는 바이어싱 동작의 비제한의 예들을 도시한다. 바이어싱 동작시에, 신호들(S9 및 S15)에 의해 각 트랜지스터들(N2 및 N8)이 스위칭 온됨으로써, 도선(L1_1)과 전원 기준 노드(VSSN) 사이에 전류 경로(120P)의 일부분을 확립한다. 신호선(WL_N)에 출력된 활성화 전압(VWL)에 의해, 하나의 선택된 RRAM 디바이스(150)(도 1c에 하이라이트됨)는 전류(Id)가 단자(153)로부터 단자(152)로 그리고 하이라이트된 전류 경로(120P)를 따라 흐르도록 구동 전압(VBL)에 기초하여 바이어싱된다.
도 1d는 신호들(S1 및 S7)에 의해 각 트랜지스터들(P2 및 P8)이 스위치 온됨으로써, 구동 회로(120)의 출력 단자(121)와 도선(L1_M) 사이에 전류 경로(120P)의 일부분을 확립하는 기록 또는 판독 바이어싱 동작의 비 제한적인 예를 도시한다. 바이어싱 동작시에, 신호들(S14 및 S16)에 의해 각 트랜지스터(N7 및 N9)는 스위치 온됨으로써, 도선(L2_M)과 전원 기준 노드(VSSN) 사이에 전류 경로(120P)의 일부분을 확립한다. 신호선(WL_1)에 출력된 활성화 전압(VWL)에 의해, 하나의 선택된 RRAM 디바이스(150)(도 1d에 하이라이트됨)는 전류(Id)가 단자(152)로부터 단자(153)로 그리고 하이라이트된 전류 경로(120P)를 따라 흐르도록 구동 전압(VBL)에 기초하여 바이어싱된다.
도 1a 내지 도 1d에 도시된 실시예에서, 상술한 바와 같이, 각 RRAM 디바이스(150)는 바이어스 전압 발생기(110)로부터 수신된 활성화 전압(VWL)에 기초하여 기록 및 판독 동작시에 선택되도록 구성된다. 일부 실시예들에서, 메모리 회로(100)는 기록 및 판독 동작시에 선택되도록 활성화 전압을 수신하도록 달리 구성된 RRAM 디바이스(150)를 포함한다.
상술한 구성에 의해, 메모리 회로(100)는 전류 경로(110P)에 흐르는 전류(Ic)로부터 발생된 전압 차들에 기초하여 바이어스 전압(VBLR) 및/또는 활성화 전압(VWL)을 발생할 수 있다. 전압 차들은 전류 경로(120P)의 대응하는 성분들의 특성과 관련된 특성을 갖는 전류 경로 성분들에 기초하여 발생되기 때문에, 바이어스 전압(VBLR) 및/또는 활성화 전압(VWL)은 임의의 주어진 RRAM 디바이스(150)를 포함하는 전류 경로(120P)의 저항 값들의 온도 및 프로세스 의존적인 변화들에 적응한 값들을 갖는다. 따라서, 기록 및 판독 동작시에, 바이어스 및 활성화 전압들이 RRAM 전류 경로 저항 값과 독립적으로 발생되는 접근 방식들에 비해 데이터 보존이 개선된다.
도 2a 내지 도 2c는 일부 실시예들에 따른 각 활성화 전압 발생기들(200A-200C)를 나타내는 도면이다. 각 활성화 전압 발생기들은 도 1과 관련하여 상술한 활성화 전압 발생기(112)의 일부 또는 전부로서 사용 가능하다. 각 활성화 전압 발생기들(200A-200C)은 각각의 전압들(VD 및 VS)을 수신하도록 구성된 입력 단자들(112A 및 112D) 및 출력 단자(112B 및 112C)를 포함하며, 각각은 도 1과 관련하여 상술되어 있다.
활성화 전압 발생기(200A)는 출력 단자(112C)에 결합된 입력 단자(112D)와, 입력 단자(112A)와 전원 기준 노드(VSSN) 사이에 직렬로 결합된 저항성 디바이스(R1 및 R2)를 포함한다. 저항성 디바이스들(R1 및 R2)은 노드(NA)에서 서로 결합되고 출력 단자(112B)에 결합된다.
이에 의해, 저항성 디바이스들(R1 및 R2)은 입력 단자(112A)에서 전압(VD)을 수신하고 저항성 디바이스들(R1 및 R2)의 저항 값들 및 최종 전류(Ir)에 기초하여 노드(NA)와 입력 단자(112A) 간의 전압 차(VTA)를 발생시키도록 구성된 전압 분배기로서 배열된다.
저항성 디바이스들(R1 및 R2) 각각은 경로 저항을 제공하도록 구성된 하나 이상의 전도성 세그먼트들이다. 다양한 실시예들에서, 하나 이상의 전도성 세그먼트들은 소정의 저항 값들을 갖는 경로 저항들을 제공하도록 구성된 치수를 갖는 다결정 실리콘 재료(폴리) 또는 금속, 예를 들어 구리를 포함한다. 일부 실시예들에서, 소정의 저항 값들은 RRAM 디바이스, 예를 들어 도 1a 내지 도 1d와 관련하여 상술한 RRAM 디바이스(150)의 선택 트랜지스터들의 저항 값들에 기초한다.
활성화 전압 발생기(200A)는 소정의 저항 값들을 갖는 저항성 디바이스들(R1, R2)을 포함함으로써, 활성화 전압 발생기(112) 및 도 1a와 관련하여 상술한 전압 차(VDS)의 목표 값으로서 사용 가능한 값을 갖는 전압 차(VTA)를 발생시키도록 구성된다.
활성화 전압 발생기(200B)는 출력 단자(112C)에 결합된 입력 단자(112D)와, 입력 단자(112A)와 전원 기준 노드(VSSN) 사이에서 트랜지스터(N10)와 직렬로 결합된 저항성 디바이스(RP2)를 포함한다. 저항성 디바이스(RP2)는 노드(NB)에서 트랜지스터(N10) 및 출력 단자(112B)에 결합된다.
이에 의해, 저항성 디바이스(RP2)는, 입력 단자(112A)에서 전압(VD)을 수신하고, 트랜지스터(N10)에 의해 제어되는 저항성 디바이스(RP2)의 저항 값 및 전류(Ir)에 기초하여 노드(NB)와 입력 단자(112A) 간의 전압 차(VTB)를 발생시키도록 구성된다.
저항성 디바이스(RP2)는 경로 저항을 제공하도록 구성된 하나 이상의 전도성 세그먼트들이다. 다양한 실시예들에서, 하나 이상의 전도성 세그먼트들은 소정의 저항 값들을 갖는 경로 저항들을 제공하도록 구성된 치수를 갖는 다결정 실리콘 재료(폴리) 또는 금속, 예를 들어 구리를 포함한다. 일부 실시예들에서, 소정의 저항 값들은 RRAM 디바이스, 예를 들어 도 1a 내지 도 1d와 관련하여 상술한 RRAM 디바이스(150)의 의 선택 트랜지스터들의 저항 값들에 기초한다.
트랜지스터(N10)는 게이트 전압(Vg)에 기초하여 전류(Ir)를 제어하도록 구성된다. 도 2b에 도시된 실시예에서, 활성화 전압 발생기(200B)는 게이트 전압(Vg)을 발생시키도록 구성된 게이트 바이어스 회로(210B)를 포함한다. 다양한 실시예들에서, 활성화 전압 발생기(200B)는 전압 차(VTB)를 발생시키도록 전류(Ir)를 제어할 수 있는 게이트 전압(Vg)을 발생시키도록 달리 구성된다.
게이트 바이어스 회로(210B)는 비반전 입력 단자에서 전압(Vr)을 수신하도록 구성된 증폭기(OP3), 전원 노드(VDDN1)와 전원 기준 노드(VSSN) 사이에서 직렬 결결된 PMOS 트랜지스터(P10)와 저항성 디바이스들(R3 및 R4), 및 전원 노드(VDDN1)와 전원 기준 노드(VSSN) 사이에서 직렬 결합된 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)를 포함한다. 증폭기(OP3)의 출력 단자는 트랜지스터들(P10 및 P11)의 게이트들에 결합되고, 증폭기(OP3)의 반전 입력 단자는 저항성 디바이스(R3 및 R4) 각각의 단자에 결합된다. 트랜지스터(N11)는 트랜지스터들(P11, N11) 각각의 드레인 단자들에 결합된게이트를 갖는 다이오드로서 구성되고, 게이트 전압(Vg)을 출력하도록 구성된다.
이에 의해, 증폭기(OP3)는, 동작시에 저항성 디바이스(R4) 양단에 발생된 전압(표시되지 않음)이 전류(Im)에 기초한 전압(Vr)과 동일하도록, 트랜지스터(P10)의 게이트를 구동하도록 구성된다. 증폭기(OP3)는 또한 트랜지스터(P11)의 게이트를 구동하기 때문에, 전류(Im)는 트랜지스터(P11 및 P10)를 통해 미러링되므로, 전압(Vr)의 전압 레벨에 기초하여 게이트 전압(Vg)의 전압 레벨을 결정한다. 이에 의해, 바이어스 회로(210B)는 트랜지스터(N10)를 통과하는 전류(Ir)를 전압(Vr)에 응답하여 제어할 수 있는 게이트 전압(Vg)을 출력하도록 구성된다.
활성화 전압 발생기(200B)는 소정의 저항 값을 갖는 저항성 디바이스(RP2)와 저항성 디바이스(RP2)를 통과하는 전류(Ir)를 제어하는 트랜지스터(N10)를 포함함으로써, 활성화 전압 발생기(112) 및 도 1a와 관련하여 상술한 전압 차(VDS)의 목표 값으로서 사용 가능한 값을 갖는 전압 차(VTB)를 발생시키도록 구성된다.
활성화 전압 발생기(200C)는 출력 단자(112B)에 결합된 입력 단자(112A)와, 전원 노드(VDDN1)와 전원 기준 노드(VSSN) 사이에서 직렬로 결합된 전류원(114), 경로 세그먼트들(116 및 118), 및 저항성 디바이스들(RP1, RP2)을 포함한다. 전류원(114), 경로 세그먼트들(116 및 118), 및 저항성 디바이스(RP1)의 각각은 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술되어 있으며, 저항성 디바이스(RP2)는 활성화 전압 발생기(200B) 및 도 2b와 관련하여 상술되어 있다.
경로 세그먼트(116), 저항성 디바이스(RP2) 및 출력 단자(112C)는 노드(NC)에서 함께 결합되고, 활성화 전압 발생기(200C)는 전원 기준 전압(VSS)에 대한 전압 차(VTC)를 발생시키도록 구성된다.
활성화 전압 발생기(200C)는 소정의 저항 값을 갖는 저항성 디바이스(RP2)와, 저항성 디바이스(RP2)를 통과하는 전류(Ic)를 제어하도록 구성된 전류원(114), 경로 세그먼트들(116, 118) 및 저항성 디바이스(RP1)를 포함함으로써, 활성화 전압 발생기(112) 및 도 1a와 관련하여 상술한 전압 차(VDS)의 목표 값의 전압(VS)의 목표 값으로서 사용 가능한 값을 갖는 전압 차(VTC)를 발생시키도록 구성된다.
활성화 전압 발생기들(200A-200C) 각각은 도 1a 내지 도 1d와 관련하여 상술한 메모리 회로(100)에 포함됨으로써, 메모리 회로(100)와 관련하여 상술한 장점들을 달성하도록 동작한다.
도 3은 일부 실시예들에 따른 경로 세그먼트(300)를 나타내는 도면이다. 경로 세그먼트(300)는 도 1a 내지 도 1d과 관련하여 상술한 경로 세그먼트들(116 또는 118)의 일부 또는 전부로서 사용 가능하다. 도 3에 도시된 실시예에서, 경로 세그먼트(300)는 메모리 회로(100) 및 도 1a 내지 도 1d과 관련하여 상술한 전압 차(VD116)를 발생시키도록 구성된다.
경로 세그먼트(300)는 저항성 디바이스(R5)와 직렬로 결합된 PMOS 트랜지스터들(P12 및 P13)를 포함한다. 트랜지스터들(P12 및 P13)의 게이트들은 각각의 신호들(S17 및 S18)을 수신하도록 구성되고, 따라서 트랜지스터들(P12 및 P13)는 전류 경로, 예를 들어 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(110P)의 일부분을 제공하도록 제어 가능하다.
트랜지스터들(P12 및 P13) 양단에 발생된 전압 차들의 값들은 트랜지스터들(P12 및 P13)의 치수 및 신호들(S17 및 S18)의 전압 레벨들에 기초한다. 트랜지스터들(P12 및 P13)은 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(120P) 내의 하나 이상의 트랜지스터들의 치수에 기초한 치수를 갖는다. 일부 실시예들에서, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두는, 임의의 주어진 신호 전압 레벨에 대해, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두가 전류 경로(120P) 내의 대응하는 트랜지스터의 드레인-소스 전압의 값과 동일한 값을 갖는 드레인-소스 전압 차를 발생시키도록, 전류 경로(120P) 내의 트랜지스터의 치수와 일치하는 치수를 갖는다. 다양한 실시예들에서, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두는, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두가 전류 경로(120P) 트랜지스터 드레인-소스 전압 값으로부터 도출된 값, 예를 들어, 드레인-소스 전압 값의 배수 또는 분수를 갖는 드레인-소스 전압 차를 발생시키도록, 대응하는 트랜지스터의 치수와 연관된 치수를 갖는다.
일부 실시예들에서, 트랜지스터(P12)는 트랜지스터들(P2 및 P3)의 치수와 일치하는 치수를 가지며, 트랜지스터(P13)는 도 1b 내지 도 1d와 관련하여 상술한 트랜지스터들(P4-P9)의 치수와 일치하는 치수를 갖는다.
다양한 실시예들에서, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두는 도 1b 내지 도 1d와 관련하여 상술한, 하나 이상의 신호들(S1-S8)의 전압 레벨과 일치하는 전압 레벨들을 갖는 신호들(S17 또는 S18) 중 하나 또는 둘 모두에 기초하여 전류 경로의 일부분을 제공하도록 제어 가능하다. 일부 실시예들에서, 트랜지스터들(P12 또는 P13) 중 하나 또는 둘 모두는 도 1a 내지 도 1d와 관련하여 상술한, 전원 기준 전압(VSS)의 전압 레벨과 일치하는 전압 레벨들을 갖는 신호들(S17 또는 S18) 중 하나 또는 둘 모두에 기초하여 전류 경로의 일부분을 제공하도록 제어 가능하다.
저항성 디바이스(R5)는 경로 저항을 제공하도록 구성된 하나 이상의 전도성 세그먼트들이다. 일부 실시예들에서, 하나 이상의 전도성 세그먼트는 금속에 대응하는 TCR와, 소정의 저항 값을 갖는 경로 저항을 제공하도록 구성된 치수를 갖는 저항 재료를 포함한다. 일부 실시예들에서, 저항 재료는 금속, 예를 들어 구리를 포함한다. 일부 실시예들에서, 소정의 저항 값은 도 1a 내지 도 1d와 관련하여 상술한 바와 같이, 전류 경로(120P)의 일부분의 저항 값에 기초한다.
다양한 실시예들에서, 경로 세그먼트(300)는 트랜지스터들(P12 또는 P13) 또는 저항성 디바이스(R5) 중 하나 이상을 포함하지 않으므로, 트랜지스터들(P12 또는 P13) 또는 저항성 디바이스(R5) 중 하나 또는 둘에 기초하여 전압 차, 예를 들어 전압 차(VD116)를 발생시키도록 구성된다. 다양한 실시예들에서, 경로 세그먼트(300)는 트랜지스터(P12 또는 P13) 또는 저항성 디바이스(R5) 이외에 또는 부가하여 하나 이상의 IC 요소들(도시 생략)을 포함함으로써, 하나 이상의 IC 요소들에 기초하여 전압 차를 발생시키도록 구성된다.
경로 세그먼트(300)는 도 1a 내지 도 1d와 관련하여 상술한 메모리 회로(100)에 포함됨으로써, 메모리 회로(100)와 관련하여 상술한 장점들을 달성하도록 동작한다.
도 4는 일부 실시예들에 따른 경로 세그먼트(400)를 나타내는 도면이다. 경로 세그먼트(400)는 도 1a 내지 도 1d과 관련하여 상술한 경로 세그먼트들(116 또는 118)의 일부 또는 전부로서 사용 가능하다. 도 4에 도시된 실시예에서, 경로 세그먼트(400)는 메모리 회로(100) 및 도 1a 내지 도 1d과 관련하여 상술한 전압 차(VD118)를 발생시키도록 구성된다.
경로 세그먼트(400)는 저항성 디바이스(R6)와 직렬로 연결된 NMOS 트랜지스터들(N12 및 N13)을 포함한다. 트랜지스터들(N12 및 N13)의 게이트들은 각각 신호들(S19 및 S20)을 수신하도록 구성되고, 이에 의해, 트랜지스터들(N12 및 N13)은 전류 경로, 예를 들어 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(110P)의 일부분을 제공하도록 제어 가능하다.
트랜지스터들(N12 및 N13) 양단에 발생된 전압 차들의 값들은 트랜지스터들(N12 및 N13)의 치수 및 신호들(S19 및 S20)의 전압 레벨들에 기초한다. 트랜지스터들(N12 및 N13)은 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(120P) 내의 하나 이상의 트랜지스터들의 치수에 기초한 치수를 갖는다. 일부 실시예들에서, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두는, 임의의주어진 신호 전압 레벨에 대해, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두가 전류 경로 내의 대응하는 트랜지스터의 드레인-소스 전압의 값과 동일한 값을 갖는 드레인-소스 전압 차를 발생시키도록, 전류 경로(120P) 내의 트랜지스터의 치수와 일치하는 치수를 갖는다. 다양한 실시예들에서, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두는, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두가 전류 경로(120P) 트랜지스터 드레인-소스 전압 값으로부터 도출된 값, 예를 들어 드레인-소스 전압 값의 배수 또는 분수를 갖는 드레인-소스 전압 차를 발생시키도록, 대응하는 트랜지스터의 치수와 연관된 치수를 갖는다.
일부 실시예들에서, 트랜지스터(N12)는 트랜지스터들(N2-N7)의 치수와 일치하는 치수를 가지며, 트랜지스터(N13)는 도 1b 내지 도 1d와 관련하여 상술한 트랜지스터(N8)의 치수와 일치하는 치수를 갖는다.
다양한 실시예들에서, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두는, 도 1b 내지 도 1d와 관련하여 상술한, 하나 이상의 신호들(S9-S16)의 전압 레벨들과 일치하는 전압 레벨들을 갖는 신호들(S19 또는 S20) 중 하나 또는 둘 모두에 기초하여 전류 경로의 일부분을 제공하도록 제어 가능하다. 일부 실시예들에서, 트랜지스터들(N12 또는 N13) 중 하나 또는 둘 모두는 도 1a 내지 도 1d와 관련하여 상술한, 전원 전압(VDD1)의 전압 레벨과 일치하는 전압 레벨들을 갖는 신호들(S19 또는 S20) 중 하나 또는 둘 모두에 기초하여 전류 경로의 일부분을 제공하도록 제어 가능하다.
저항성 디바이스(R6)는 경로 저항을 제공하도록 구성된 하나 이상의 전도성 세그먼트들이다. 일부 실시예들에서, 하나 이상의 전도성 세그먼트들은 금속에 대응하는 TCR 및 소정의 저항 값을 갖는 경로 저항을 제공하도록 구성된 치수를 갖는 저항 재료를 포함한다. 일부 실시예들에서, 저항 재료는 금속, 예를 들어 구리를 포함한다. 일부 실시예들에서, 소정의 저항 값은 도 1a 내지 도 1d와 관련하여 상술한 바와 같이, 전류 경로(120P)의 일부분의 저항 값에 기초한다.
다양한 실시예들에서, 경로 세그먼트(400)는 트랜지스터들(N12 또는 N13) 또는 저항성 디바이스(R6) 중 하나 이상을 포함하지 않으며, 이에 따라 트랜지스터들(N12 또는 N13) 또는 저항성 디바이스(R6) 중 하나 또는 둘에 기초하여 전압 차, 예를 들어 전압 차(VD118)를 발생시키도록 구성된다. 다양한 실시예들에서, 경로 세그먼트(400)는 트랜지스터들(B12 또는 N13) 또는 저항성 디바이스(R6) 이외에 또는 부가하여 하나 이상의 IC 요소들(도시 생략)를 포함함으로써, 하나 이상의 IC 요소들에 기초하여 전압 차를 발생시키도록 구성된다.
경로 세그먼트(400)는 도 1a 내지 도 1d와 관련하여 상술한 메모리 회로(100)에 포함됨으로써, 메모리 회로(100)와 관련하여 상술한 장점을 달성하도록 동작한다.
도 5a는 일부 실시예들에 따른 RRAM 디바이스(500)를 나타내는 도면이다. RRAM 디바이스(500)는 도 1a 내지 도 1d와 관련하여 상술한 RRAM 디바이스(150)의 일부 또는 전부로서 사용 가능하다. RRAM 디바이스(500)는 활성화 전압(VWL)을 수신하도록 구성된 입력 단자(151) 및 전류(Id)를 전도하도록 구성된 단자들(152 및 153)을 포함하며, 각각은 도 1a 내지 도 1d와 관련하여 상술한다. RRAM 디바이스(500)는 노드 (500N)에서 가변 저항 구조(R7)와 직렬로 결합된 선택 트랜지스터(N14)를 또한 포함한다. 도 5a에 도시된 실시예에서, 선택 트랜지스터(N14)는 단자(152)와 가변 저항 구조(R7) 사이에 결합된다. 일부 실시예들에서, 선택 트랜지스터(N14)는 단자(153)와 가변 저항 구조(R7) 사이에 결합된다.
선택 트랜지스터(N14)는 활성화 전압(VWL) 또는 제 2 전압 레벨, 예를 들어 전원 기준 전압(VSS)에 대응하는 전압 레벨을 포함하는 신호(표시되지 않음)를 전달하도록 구성된 입력 단자(151)에 결합된 게이트를 포함한다. 이에 의해, RRAM 디바이스(500)는 활성화 전압(VWL)에 응답하여 가변 저항 구조(R7)를 포함하는 단자들(152 및 153) 사이에 전류 경로를 제공하고 제 2 전압 레벨을 갖는 신호(VWL)에 응답하여 전류 경로를 차단하도록 구성된다.
도 5a에 도시된 실시예에서, 선택 트랜지스터(N14)는 NMOS 트랜지스터이다. 일부 실시예들에서, 선택 트랜지스터(N14)는 음의 극성을 갖는 활성화 전압(VWL)에 응답하여 단자들(152 및 153) 사이에 전류 경로를 제공하도록 구성된 PMOS 트랜지스터이다. 일부 실시예들에서, RRAM 디바이스(500)는 선택 트랜지스터(N14)를 포함하지 않고, 활성화 전압(VWL)에 응답하여 전류 경로를 선택적으로 제공하도록 외부 적으로 제어된다.
도 5a에 도시된 바와 같이, RRAM 디바이스(500)를 통해 흐르는 전류(Id)는 선택 트랜지스터(N14)의 양단 및 노드(500N)와 단자(152) 사이에 드레인-소스 전압 차(VN14)를 발생시키고, 가변 저항 구조(R7)의 양단 및 단자(153)와 노드(500N) 사이에 전압 차(VR7)를 발생시킨다. 전압 차(VN14)는 메모리 회로(100) 및 도 1a 내지 도 1d1와 관련하여 상술한 선택 트랜지스터 드레인-소스 전압에 대응한다. 전압 차(VR7)는 [구동 전압(VBL)―전압 차(VN14)]의 전압 레벨과 동일한 전압 레벨 및 메모리 회로 (100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(120P)의 일부분에 의해 도입된 전압 강하를 갖는다.
도 5b는 일부 실시예들에 따른 가변 저항 구조(R7)를 나타내는 도면이다. 가변 저항 구조(R7)는 두께(LT)를 갖는 저항 층(L1)을 포함하는 마이크로 전자 구조이다. 저항 층(L1) 이외에, 가변 저항 구조(R7)는 명확성을 위해서 도 5b에 도시되지 않은 하나 이상의 특징들, 예를 들어 전도성 요소들을 포함한다. 프로그래밍 동작시에, 저항 층(L1) 양단의 전압 차(VR7)는 필라멘트(F1)의 형성을 유도함으로써, 전류(Id)에 대한 전류 경로를 제공한다.
저항 층(L1)은 두께(LT) 양단의 전압 차(VR7)를 수용하도록 구성된 유전체 재료의 하나 이상의 층들이다. 다양한 실시예들에서, 저항 층(L1)은 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 니켈(Ni), 코발트(Co), 하프늄(Hf), 루테늄(Ru), 지르코늄(Zr), 아연(Zn), 철(Fe), 주석(Sn), 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr) 또는 다른 적절한 원소의 산화물, 예를 들어, 실리콘을 포함하는 합성 재료, 또는 HRS 또는 LRS를 가질 수 있는 다른 재료 중 하나 이상을 포함한다. 일부 실시예들에서, 저항 층(L1)은 20㎚ ~ 100㎚ 범위의 두께(LT)를 갖는다.
필라멘트(F1)의 유무에 기초하여, 저항 층(L1)은 RRAM 디바이스(150) 및 도 1a 내지 도 1d와 관련하여 상술한 바와 같이, 각각 LRS 또는 HRS를 갖는다. 도 5b에 도시된 실시예에서, 저항 층(L1)은 단일 필라멘트(F1) 및 이에 의해 동작시에 전류(Id)가 흐르는 단일 전류 경로를 포함한다. 다양한 실시예들에서, 저항 층(L1)은 필라멘트(F1)에 추가하여 하나 이상의 필라멘트들(도시 생략) 및 이에 의해 동작시에 전류(Id)가 흐르는 다수의 전류 경로들을 포함한다.
다양한 실시예들에서, 저항 층(L1)은 LRS에서는 1㏀ ~ 4kΩ 범위의 저항 값 및/또는 HRS에서는 15㏀ ~ 30㏀ 범위의 저항 값을 갖는다.
이에 의해, RRAM 디바이스(500)는 동작시에 전압 차(VR7) 및 저항 층(L1)의 저항 값에 기초하여 활성화 전압(VWL)에 응답하여 전류(Id)를 발생시키도록 구성된다.
RRAM 디바이스(500)는 도 1a 내지 도 1d와 관련하여 상술한 메모리 회로(100)에 포함됨으로써, 메모리 회로(100)와 관련하여 상술한 장점을 달성하도록 동작한다.
도 6은 일부 실시예들에 따른, RRAM 디바이스를 바이어싱하는 방법(600)의 흐름도이다. 방법(600)은 메모리 회로, 예를 들어 도 1a 내지 도 1d와 관련하여 상술한 메모리 회로(100)를 이용 가능하다.
일부 실시예들에서, 방법(600)을 사용하여 RRAM 디바이스를 바이어싱하는 단계는 RRAM 디바이스 상에서 기록 또는 판독 동작을 수행하는 단계를 포함한다. 일부 실시예들에서, 방법(600)을 사용하여 RRAM 디바이스를 바이어싱하는 단계는 필라멘트, 예를 들어, RRAM 디바이스(500) 및 도 5b와 관련하여 상술한 필라메트(F1)를 형성하는 단계를 포함한다.
도 6에 도시된 방법(600)의 동작들에 대한 순서는 설명을 위한 것이며; 방법(600)의 동작들은 도 6에 도시된 동작들과는 다른 순서로 실행될 수 있다. 일부 실시예들에서, 도 1에 도시된 동작들에 추가되는 동작들은 도 6에 도시된 동작들의 이전에, 사이에, 및/또는 이후에 수행된다. 일부 실시예들에서, 방법(600)의 동작들은 메모리 매크로를 동작시키는 방법의 동작들의 서브세트이다.
동작(610)에서, 일부 실시예들에서는, 활성화 전압은 저항성 디바이스의 저항 값에 기초하여 발생된다. 활성화 전압을 발생시키는 단계는 RRAM 디바이스의 선택 트랜지스터의 드레인-소스 전압에 대응하는 전압 차의 목표 값을 생성하도록 저항성 디바이스 양단에 흐르는 전류를 제어하는 단계를 포함한다. 목표 값에 기초하여, 폐쇄 루프 구성에서 트랜지스터의 게이트를 구동하여 전압 차를 생성하기 위해 증폭기가 사용되고, 게이트 전압은 활성화 전압으로서 발생된다.
일부 실시예들에서, 활성화 전압을 발생시키는 단계는 메모리 회로(100) 및도 1a 내지 도 1d와 관련하여 상술한 활성화 전압(VWL)을 발생시키는 단계를 포함한다.
동작(620)에서, 제 1 전류는 제 1 전류 경로에서 전도되어 전압 차를 발생시킨다. 제 1 전류를 전도하는 단계는 소정의 전류 값을 갖는 제 1 전류를 전도하는 단계를 포함한다. 제 1 전류 경로는 RRAM 디바이스를 포함하는 제 2 전류 경로의 IC 요소에 대응하는 적어도 하나의 IC 요소를 포함한다.
일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 전류 경로(110P)에서 전류(Ic)를 전도하는 단계를 포함한다.
일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 활성화 전압에 기초하여 전도 레벨을 갖는 트랜지스터 양단에 전압 차를 발생시키는 단계를 포함한다. 일부 실시예들에서, 트랜지스터 양단의 전압 차를 발생시키는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 트랜지스터(N1) 양단에 전압 차를 발생시키는 단계를 포함한다.
일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트 양단에 전압 차를 발생시키는 단계를 포함한다. 일부 실시예들에서, 경로 세그먼트 양단에 전압 차를 발생시키는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 경로 세그먼트들(116 또는 118) 중 하나 또는 둘 모두의 양단에 전압 차를 발생시키는 단계를 포함한다.
일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 RRAM 디바이스의 저항 값에 기초하여 저항 값을 갖는 저항성 디바이스에 전압 차를 발생시키는 단계를 포함한다. 일부 실시예들에서, 경로 세그먼트 양단에 전압 차를 발생시키는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 저항성 디바이스(RP1) 양단에 전압 차를 발생시키는 단계를 포함한다.
동작(630)에서, 일부 실시예들에서는, 전압 차는 바이어스 전압에 포함된다. 다양한 실시예들에서, 전압 차를 포함시키는 단계는 동작(620)에서 발생된 하나 이상의 전압 차를 포함시키는 단계를 포함한다. 전압 차는 제 2 전류 경로의 적어도 하나의 요소에 대응하는 제 1 전류 경로의 적어도 하나의 요소에 기초하기 때문에, 전압 차를 포함시키는 단계에 의해, 바이어스 전압은 RRAM 디바이스를 포함하는 제 2 전류 경로의 저항 값에 기초한 값을 갖게 된다.
다양한 실시예들에서, 전압 차를 포함시키는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 하나 이상의 전압 차들(VD118, VDRP1, VDS 또는 VD116)를 포함시키는 단계를 포함한다.
동작(640)에서, 일부 실시예들에서는, 구동 전압은 바이어스 전압으로부터 발생된다. 다양한 실시예들에서, 구동 전압은 바이어스 전압과 동일하거나 바이어스 전압으로부터 도출된다. 바이어스 전압은 RRAM 디바이스를 포함하는 제 2 전류 경로의 저항 값에 기초하기 때문에, 바이어스 전압으로부터 도출된 구동 전압은 제 2 전류 경로의 저항 값에 기초한다.
일부 실시예들에서, 구동 전압을 발생시키는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 구동 전압(VBL)을 발생시키는 단계를 포함한다.
동작(650)에서, 일부 실시예들에서는, 구동 전압은 RRAM 디바이스에 인가된다. 구동 전압은 제 2 전류 경로의 저항 값에 기초하기 때문에, 구동 전압은 제 2 전류 경로의 저항 값에 기초하여 RRAM 디바이스에 인가된다.
일부 실시예들에서, RRAM 디바이스에 구동 전압을 인가하는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 RRAM 디바이스(150)에 구동 전압(VBL)을 인가하는 단계를 포함한다.
동작(660)에서, 일부 실시예들에서는, 활성화 전압은 RRAM 디바이스에 인가된다. 활성화 전압은 선택 트랜지스터의 저항 값에 기초하기 때문에, 활성화 전압은 선택 트랜지스터의 저항 값에 기초하여 RRAM 디바이스에 인가된다.
일부 실시예들에서, RRAM 디바이스에 활성화 전압을 인가하는 단계는 메모리 회로(100) 및 도 1a 내지 도 1d와 관련하여 상술한 RRAM 디바이스(150)에 활성화 전압(VWL)을 인가하는 단계를 포함한다.
방법(600)의 동작들의 일부 또는 전부를 실행함으로써, 기록 동작 또는 판독 동작에서 RRAM 디바이스를 바이어싱하는 부분으로서 발생된 바이어스 전압 및/또는 활성화 전압은 RRAM 전류 경로 저항의 온도 및 프로세스 의존적인 변화들에 적응됨으로써, 메모리 회로(100)와 관련하여 상술한 장점을 달성한다.
일부 실시예들에서, 메모리 회로는 전류원으로부터 제 1 전류를 수신하고 제 1 전류 경로에서의 제 1 전류의 전도로부터 발생된 전압 차에 기초하여 바이어스 전압을 출력하도록 구성된 제 1 전류 경로와, 바이어스 전압을 수신하고 바이어스 전압에 기초한 전압 레벨을 갖는 구동 전압을 출력하도록 구성된 구동 회로와, 구동 전압에 응답하여 제 2 전류를 전도하도록 구성된 RRAM 디바이스를 포함하는 바이어스 전압 발생기를 포함한다. 일부 실시예들에서, 전류원은 RRAM 디바이스의 컴플라이언스 전류에 기초하여 전류 레벨을 갖는 제 1 전류를 출력하도록 구성된다. 일부 실시예들에서, RRAM 디바이스는 제 2 전류를 전도하도록 구성된 제 2 전류 경로에 포함될 수 있으며, 제 1 전류 경로는 구동 회로와 RRAM 디바이스 사이의 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하고, 전압 차는 저항 값에 기초한다. 일부 실시예들에서, RRAM 디바이스는 제 2 전류를 전도하도록 구성된 제 2 전류 경로에 포함될 수 있으며, 제 2 전류 경로는 RRAM 디바이스와 기준 노드 사이의 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하고, 전압 차는 저항 값에 기초한다. 일부 실시예들에서, RRAM 디바이스는 제 2 전류를 전도하도록 구성된 저항 층을 포함하고, 저항 층은 저항 층에 기초한 저항 값을 갖는 저항성 디바이스를 포함하고, 전압 차는 저항 값에 기초한다. 일부 실시예들에서, 저항 층은 HRS 및 LRS를 가질 수 있고, 저항 값은 LRS에 기초한다. 일부 실시예들에서, RRAM 디바이스는 제 2 전류를 전도하도록 구성된 선택 트랜지스터를 포함하고, 선택 트랜지스터는 제 1 전류를 전도함으로써 전압 차를 발생시키도록 구성된 트랜지스터를 포함하고, 메모리 회로는 전압 차의 값에 대응하는 값을 갖는 선택 트랜지스터 전압 차를 발생시키도록 구성된다. 일부 실시예들에서, 선택 트랜지스터는 활성화 전압에 응답하여 제 2 전류를 전도하도록 구성되고, 트랜지스터는 활성화 전압에 응답하여 제 1 전류를 전도하도록 구성된다. 일부 실시예들에서, 바이어스 전압 발생기는 저항성 디바이스의 저항 값에 기초하여 활성화 전압을 발생시키도록 구성된 증폭기를 포함한다.
일부 실시예들에서, 메모리 회로는 저항성 디바이스의 저항 값에 기초하여 활성화 전압을 발생시키도록 구성된 활성화 전압 생성기와, 활성화 전압에 응답하여 전류원으로부터의 제 1 전류를 전도함으로써, 전압 차를 발생시키도록 구성된 제 1 트랜지스터와, 활성화 전압에 응답하여 선택 트랜지스터 전압 차 - 선택 트랜지스터 전압 차는 전압 차의 값에 대응하는 값을 가짐 - 를 발생시키도록 구성된 선택 트랜지스터를 포함하는 RRAM 디바이스를 포함한다. 일부 실시예들에서, 저항성 디바이스는 제 1 트랜지스터의 전도 경로와 병렬인 전압 분배기의 제 1 저항성 디바이스이다. 일부 실시예들에서, 활성화 전압 발생기는 저항성 디바이스를 통해 제 2 전류를 제어하도록 구성된 제 2 트랜지스터를 포함한다. 일부 실시예들에서, 활성화 전압 발생기는 기준 전압의 값에 응답하여 제 2 트랜지스터의 게이트를 바이어싱하도록 구성된다. 일부 실시예들에서, 저항성 디바이스는 다른 전류원으로부터 제 2 전류를 수신하도록 구성되며, 제 1 전류 및 제 2 전류는 동일한 전류 레벨을 갖는다. 일부 실시예들에서, 저항성 디바이스는 다결정 실리콘 재료를 포함한다. 일부 실시예들에서, 메모리 회로는 활성화 전압 발생기로부터 전압 차의 목표 값을 수신하여 활성화 전압을 제 1 트랜지스터 및 선택 트랜지스터로 출력하도록 구성된 증폭기를 더 포함한다.
일부 실시예들에서, RRAM 디바이스 상에서 기록 동작을 수행하는 방법은 제 1 전류 경로에서 제 1 전류를 전도시켜 바이어스 전압의 전압 차를 포함하는 전압 차를 발생시키는 단계, 바이어스 전압으로부터 구동 전압을 발생시키는 단계, 및 RRAM 디바이스에 구동 전압을 인가하는 단계를 포함한다. 일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 RRAM 디바이스를 포함하는 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트 양단에 전압 차를 발생시키는 단계를 포함한다. 일부 실시예들에서, 제 1 전류 경로에서 제 1 전류를 전도하는 단계는 활성화 전압에 기초하여 전도 레벨을 갖는 트랜지스터 양단에 전압 차를 발생시키는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 저항성 디바이스의 저항 값에 기초하여 활성화 전압을 발생시키는 단계 및 활성화 전압을 RRAM 디바이스에 인가하는 단계를 더 포함한다.
상술한 내용은 당업자가 본 발명의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 이러한 동등한 구성들이 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 회로에 있어서,
제 1 전류 경로를 포함하는 바이어스 전압 발생기로서, 상기 제 1 전류 경로는, 전류원으로부터 제 1 전류를 수신하고, 상기 제 1 전류 경로에서의 상기 제 1 전류의 전도로부터 발생된 전압 차에 기초하여 바이어스 전압을 출력하도록 구성되는 것인, 상기 바이어스 전압 발생기;
상기 바이어스 전압을 수신하고, 상기 바이어스 전압에 기초하여 전압 레벨을 갖는 구동 전압을 출력하도록 구성되는 구동 회로; 및
상기 구동 전압에 응답하여 제 2 전류를 전도하도록 구성되는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 디바이스
를 포함하는, 메모리 회로.
실시예 2. 실시예 1에 있어서, 상기 전류원은, 상기 RRAM 디바이스의 컴플라이언스 전류(compliance current)에 기초하여 전류 레벨을 갖는 상기 제 1 전류를 출력하도록 구성되는 것인, 메모리 회로.
실시예 3. 실시예 1에 있어서,
상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 제 2 전류 경로에 포함될 수 있고,
상기 제 1 전류 경로는 상기 구동 회로와 상기 RRAM 디바이스 사이의 상기 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하며,
상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
실시예 4. 실시예 1에 있어서,
상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 제 2 전류 경로에 포함될 수 있고,
상기 제 1 전류 경로는 상기 RRAM 디바이스와 기준 노드 사이의 상기 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하며,
상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
실시예 5. 실시예 1에 있어서,
상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 저항 층을 포함하고,
상기 제 1 전류 경로는 상기 저항 층에 기초한 저항 값을 갖는 저항성 디바이스를 포함하며,
상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
실시예 6. 실시예 5에 있어서,
상기 저항 층은 고 저항 상태(high resistance state; HRS) 및 저 저항 상태(low resistance state; LRS)를 가질 수 있고,
상기 저항 값은 상기 LRS에 기초하는 것인, 메모리 회로.
실시예 7. 실시예 1에 있어서,
상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 선택 트랜지스터를 포함하고,
상기 제 1 전류 경로는 상기 제 1 전류를 전도함으로써 상기 전압 차를 발생시키도록 구성되는 트랜지스터를 포함하며,
상기 메모리 회로는 상기 전압 차의 값에 대응하는 값을 갖는 선택 트랜지스터 전압 차를 발생시키도록 구성되는 것인, 메모리 회로.
실시예 8. 실시예 7에 있어서,
상기 선택 트랜지스터는 활성화 전압에 응답하여 상기 제 2 전류를 전도하도록 구성되고,
상기 트랜지스터는 상기 활성화 전압에 응답하여 상기 제 1 전류를 전도하도록 구성되는 것인, 메모리 회로.
실시예 9. 실시예 8에 있어서, 상기 바이어스 전압 발생기는, 저항성 디바이스의 저항 값에 기초하여 상기 활성화 전압을 발생시키도록 구성되는 증폭기를 포함하는 것인, 메모리 회로.
실시예 10. 메모리 회로에 있어서,
저항성 디바이스의 저항 값에 기초하여 활성화 전압을 발생시키도록 구성되는 활성화 전압 발생기;
상기 활성화 전압에 응답하여 전류원으로부터의 제 1 전류를 전도하여, 전압 차를 발생시키도록 구성되는 제 1 트랜지스터; 및
상기 활성화 전압에 응답하여, 선택 트랜지스터 전압 차 - 상기 선택 트랜지스터 전압 차는 상기 전압 차의 값에 대응하는 값을 가짐 - 를 발생시키도록 구성되는 선택 트랜지스터를 포함하는 저항성 랜덤 액세스 메모리(RRAM) 디바이스
를 포함하는, 메모리 회로.
실시예 11. 실시예 10에 있어서, 상기 저항성 디바이스는, 상기 제 1 트랜지스터의 전도 경로와 병렬인 전압 분배기의 제 1 저항성 디바이스인 것인, 메모리 회로.
실시예 12. 실시예 10에 있어서, 상기 활성화 전압 발생기는, 상기 저항성 디바이스를 통해 제 2 전류를 제어하도록 구성되는 제 2 트랜지스터를 포함하는 것인, 메모리 회로.
실시예 13. 실시예 12에 있어서, 상기 활성화 전압 발생기는, 기준 전압의 값에 응답하여 상기 제 2 트랜지스터의 게이트를 바이어싱하도록 구성되는 것인, 메모리 회로.
실시예 14. 실시예 10에 있어서, 상기 저항성 디바이스는 다른 전류원으로부터 제 2 전류를 수신하도록 구성되고, 상기 제 1 전류 및 상기 제 2 전류는 동일한 전류 레벨을 갖는 것인, 메모리 회로.
실시예 15. 실시예 10에 있어서, 상기 저항성 디바이스는 다결정 실리콘 재료를 포함하는 것인, 메모리 회로.
실시예 16. 실시예 10에 있어서, 증폭기를 더 포함하고, 상기 증폭기는,
상기 활성화 전압 발생기로부터 상기 전압 차의 목표 값을 수신하도록,
상기 제 1 트랜지스터 및 상기 선택 트랜지스터에 상기 활성화 전압을 출력하도록 구성되는 것인, 메모리 회로.
실시예 17. 저항성 랜덤 액세스 메모리(RRAM) 디바이스 상에서 기록 동작을 수행하는 방법에 있어서,
전압 차를 생성하기 위해 제 1 전류 경로에서 제 1 전류를 전도하는 단계;
상기 전압 차를 바이어스 전압에 포함시키는 단계;
상기 바이어스 전압으로부터 구동 전압을 발생시키는 단계; 및
상기 구동 전압을 상기 RRAM 디바이스에 인가하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서, 상기 제 1 전류 경로에서 제 1 전류를 전도하는 단계는, 상기 RRAM 디바이스를 포함하는 제 2 전류 경로의 일부분에 기초하여 저항 값을 갖는 경로 세그먼트 양단에 상기 전압 차를 발생시키는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서, 상기 제 1 전류 경로에서 제 1 전류를 전도하는 단계는, 활성화 전압에 기초하여 전도 레벨을 갖는 트랜지스터 양단에 상기 전압 차를 발생시키는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서,
저항성 디바이스의 저항 값에 기초하여 상기 활성화 전압을 발생시키는 단계; 및
상기 활성화 전압을 상기 RRAM 디바이스에 인가하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    제 1 전류 경로를 포함하는 바이어스 전압 발생기로서, 상기 제 1 전류 경로는, 전류원으로부터 제 1 전류를 수신하고, 상기 제 1 전류 경로에서의 상기 제 1 전류의 전도로부터 발생된 전압 차에 기초하여 바이어스 전압을 출력하도록 구성되는 것인, 상기 바이어스 전압 발생기;
    상기 바이어스 전압을 수신하고, 상기 바이어스 전압에 기초하여 전압 레벨을 갖는 구동 전압을 출력하도록 구성되는 구동 회로; 및
    상기 구동 전압에 응답하여 제 2 전류를 전도하도록 구성되는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 디바이스
    를 포함하는, 메모리 회로.
  2. 제 1 항에 있어서, 상기 전류원은, 상기 RRAM 디바이스의 컴플라이언스 전류(compliance current)에 기초하여 전류 레벨을 갖는 상기 제 1 전류를 출력하도록 구성되는 것인, 메모리 회로.
  3. 제 1 항에 있어서,
    상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 제 2 전류 경로에 포함될 수 있고,
    상기 제 1 전류 경로는 상기 구동 회로와 상기 RRAM 디바이스 사이의 상기 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하며,
    상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
  4. 제 1 항에 있어서,
    상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 제 2 전류 경로에 포함될 수 있고,
    상기 제 1 전류 경로는 상기 RRAM 디바이스와 기준 노드 사이의 상기 제 2 전류 경로의 일부분에 기초한 저항 값을 갖는 경로 세그먼트를 포함하며,
    상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
  5. 제 1 항에 있어서,
    상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 저항 층을 포함하고,
    상기 제 1 전류 경로는 상기 저항 층에 기초한 저항 값을 갖는 저항성 디바이스를 포함하며,
    상기 전압 차는 상기 저항 값에 기초하는 것인, 메모리 회로.
  6. 제 5 항에 있어서,
    상기 저항 층은 고 저항 상태(high resistance state; HRS) 및 저 저항 상태(low resistance state; LRS)를 가질 수 있고,
    상기 저항 값은 상기 LRS에 기초하는 것인, 메모리 회로.
  7. 제 1 항에 있어서,
    상기 RRAM 디바이스는 상기 제 2 전류를 전도하도록 구성되는 선택 트랜지스터를 포함하고,
    상기 제 1 전류 경로는 상기 제 1 전류를 전도함으로써 상기 전압 차를 발생시키도록 구성되는 트랜지스터를 포함하며,
    상기 메모리 회로는 상기 전압 차의 값에 대응하는 값을 갖는 선택 트랜지스터 전압 차를 발생시키도록 구성되는 것인, 메모리 회로.
  8. 제 7 항에 있어서,
    상기 선택 트랜지스터는 활성화 전압에 응답하여 상기 제 2 전류를 전도하도록 구성되고,
    상기 트랜지스터는 상기 활성화 전압에 응답하여 상기 제 1 전류를 전도하도록 구성되는 것인, 메모리 회로.
  9. 메모리 회로에 있어서,
    저항성 디바이스의 저항 값에 기초하여 활성화 전압을 발생시키도록 구성되는 활성화 전압 발생기;
    상기 활성화 전압에 응답하여 전류원으로부터의 제 1 전류를 전도하여, 전압 차를 발생시키도록 구성되는 제 1 트랜지스터; 및
    상기 활성화 전압에 응답하여, 선택 트랜지스터 전압 차 - 상기 선택 트랜지스터 전압 차는 상기 전압 차의 값에 대응하는 값을 가짐 - 를 발생시키도록 구성되는 선택 트랜지스터를 포함하는 저항성 랜덤 액세스 메모리(RRAM) 디바이스
    를 포함하는, 메모리 회로.
  10. 저항성 랜덤 액세스 메모리(RRAM) 디바이스 상에서 기록 동작을 수행하는 방법에 있어서,
    전압 차를 생성하기 위해 제 1 전류 경로에서 제 1 전류를 전도하는 단계;
    상기 전압 차를 바이어스 전압에 포함시키는 단계;
    상기 바이어스 전압으로부터 구동 전압을 발생시키는 단계; 및
    상기 구동 전압을 상기 RRAM 디바이스에 인가하는 단계
    를 포함하는, 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019113401A1 (de) 2018-06-01 2019-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Rram-schaltung und verfahren
US10950303B2 (en) * 2018-06-01 2021-03-16 Taiwan Semiconductor Manufacturing Company Ltd. RRAM current limiting circuit
US12353726B2 (en) * 2020-05-19 2025-07-08 Yangtze Memory Technologies Co., Ltd. Memory device and program operation thereof
US11636896B2 (en) * 2020-06-30 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit and method of forming the same
CN113948142B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11651819B2 (en) 2020-07-24 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same
US11953927B2 (en) * 2021-04-22 2024-04-09 Taiwan Semiconductor Manufacturing Company Ltd. Bias generating devices and methods for generating bias

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100049926A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 메모리 시스템
US20130070534A1 (en) * 2010-04-30 2013-03-21 Richard J. Carter Programmable current-limited voltage buffer, integrated-circuit device and method for current-limiting a memory element

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
US8355015B2 (en) 2004-05-21 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device including a diode electrically connected to a signal line
US7548467B2 (en) 2006-12-28 2009-06-16 Samsung Electronics Co., Ltd. Bias voltage generator and method generating bias voltage for semiconductor memory device
US8184476B2 (en) * 2008-12-26 2012-05-22 Everspin Technologies, Inc. Random access memory architecture including midpoint reference
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
KR20140002184A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치
US9312001B1 (en) * 2015-02-17 2016-04-12 Winbond Electronics Corp. Writing and verifying circuit for a resistive memory and method for writing and verifying a resistive memory
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
KR102374228B1 (ko) 2015-08-27 2022-03-15 삼성전자주식회사 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치
WO2017062002A1 (en) * 2015-10-07 2017-04-13 Hewlett-Packard Development Company, L.P. Circuits to perform low-headroom rram operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100049926A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 메모리 시스템
US20130070534A1 (en) * 2010-04-30 2013-03-21 Richard J. Carter Programmable current-limited voltage buffer, integrated-circuit device and method for current-limiting a memory element

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