CN105679361B - 存储器件 - Google Patents

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Abstract

一种存储器件，可以包括：第一单元块到第N单元块；第一位线感测放大器到第(N‑1)位线感测放大器，其中的第K位线感测放大器将第K单元块的位线和第(K+1)单元块的位线之间的电势差放大；一个或更多个第一最外位线感测放大器，适用于将第一节点和第一单元块的位线之间的电势差放大，其中，用于驱动第一节点的驱动能力与用于驱动第一单元块的位线的驱动能力不同；以及一个或更多个第二最外位线感测放大器，适用于将第二节点和第N单元块的位线之间的电势差放大，其中，用于驱动第二节点的驱动能力与用于驱动第N单元块的位线的驱动能力不同。

Description

存储器件
相关申请的交叉引用
本申请要求于2014年12月8日提交的第10-2014-0174704号韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。
技术领域
本专利文件涉及一种存储器件。
背景技术
诸如双数据率同步动态随机存取存储器(DDR SDRAM)包括大量的存储单元。随着存储器件的集成度的快速提高，在存储器件中包括的存储单元的数量也已增加。安置这样的存储单元以形成阵列，该阵列称作单元块。
存储器件的结构可以划分成折叠式位线结构和开放式位线结构。
基于安置在存储器件的核心区中的位线感测放大器，折叠式位线结构包括安置在同一单元块中的驱动位线和参考位线。驱动位线指在其中驱动数据的位线，参考位线指在放大操作期间作为参考的位线。因此，由于在驱动位线和参考位线中反射相同的噪声，所以从驱动位线产生的噪声与从参考位线产生的噪声可以抵消。通过这种噪声的抵消，折叠式位线结构有助于支持稳定的器件操作。基于位线感测放大器，开放式位线结构包括安置在不同的单元块中的驱动位线和参考位线。因此，由于在驱动位线中产生的噪声与在参考位线中产生的噪声不同，所以开放式位线结构更容易受这样的噪声影响。
在折叠式位线结构中，单位存储单元被设计为具有8F2结构，在开放式位线结构中，单位存储单元被设计为具有6F2结构。这种单位存储单元结构是确定存储器件的尺寸的因素。基于相同的数据储存容量，具有开放式位线结构的存储器件可以被设计得比具有折叠式位线结构的存储器件小。
图1是描述具有折叠式位线结构的存储器件的示图。
参见图1，具有折叠式位线结构的存储器件可以包括第一单元块110和第二单元块120以及感测放大器130。
第一单元块110和第二单元块120中的每个可以包括用于储存数据的多个存储单元阵列。第一单元块110可以包括第一位线BL1和第一位线条BLB1，第二单元块120可以包括第二位线BL2和第二位线条BLB2。
感测放大器130响应于第一位线分离信号BISH和第二位线分离信号BISL来感测并放大第一位线BL1和第一位线条BLB1的电压电平，或者感测并放大第二位线BL2和第二位线条BLB2的电压电平。感测放大器130包括晶体管和锁存型感测放大电路，晶体管响应于第一位线分离信号BISH和第二位线分离信号BISL而导通，锁存型感测放大电路执行感测放大操作。
如上所述，折叠式位线结构包括安置在一个单元块中的驱动位线和参考位线。例如，当将第一位线分离信号BISH激活到逻辑高电平而将第二位线分离信号BISL去激活到逻辑低电平时，数据沿着激活的字线WL传送至第一位线BL1或第一位线条BLB1。此时，数据所传送至的位线变成驱动位线，与数据所传送至的位线成对的位线变成参考位线。然后，感测放大器130的感测放大电路感测经由第一位线BL1和第一位线条BLB1而传送的数据，并将感测的数据放大到与上拉电源电压RTO和下拉电源电压SB相对应的电压电平，其中，上拉电源电压RTO和下拉电源电压SB作为电源被提供给感测放大电路。
图2是描述具有开放式位线结构的存储器件的示图。
参见图2，具有开放式位线结构的存储器件包括第一单元块210和第二单元块220以及感测放大器230。
第一单元块210和第二单元块220中的每个包括用于储存数据的多个存储单元阵列。第一单元块210包括安置于其中的第一位线BL1，第二单元块220包括安置于其中的第一位线条BLB1。感测放大器230用来感测并放大第一位线BL1和第一位线条BLB1的电压电平。感测放大器230与图1的感测放大电路具有相同的结构。
如上所述，开放式位线结构包括安置在一个单元块中的驱动位线以及安置在另一个单元块中的参考位线。例如，当将数据驱动到第一位线BL1时，安置在第二单元块220中的第一位线条BLB1变成参考位线，当将数据驱动到第一位线条BLB1时，安置在第一单元块210中的第一位线BL1变成参考位线。
因此，开放式位线结构不需要额外的晶体管以分别操作用于第一单元块210和第二单元块220的感测放大器230，感测放大器230仅需要根据激活的字线WL来感测并放大第一位线BL1和第一位线条BLB1的电压电平。
然而，具有开放式位线结构的存储器件需要将安置在最外部分的位线感测放大器的负载差异最小化。
发明内容
各种实施例针对一种存储器件，其中，安置在单元块结构的最外部分的位线感测放大器的驱动能力被设置为比安置在单元块之间的位线感测放大器的驱动能力大，由此将在放大最外单元块的数据时由于负载差异而导致的噪声最小化。
此外，各种实施例针对一种存储器件，该存储器件能够通过从单元块结构去除虚设单元块而减小具有开放式位线结构的单元块结构的面积。
在实施例中，存储器件可以包括：第一单元块到第N单元块，其中，N是大于2的自然数；第一位线感测放大器到第(N-1)位线感测放大器，其中的第K位线感测放大器将第K单元块的位线和第(K+1)单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；一个或更多个第一最外位线感测放大器，适用于将第一节点和第一单元块的位线之间的电势差放大，其中，用于驱动第一节点的驱动能力与用于驱动第一单元块的位线的驱动能力不同；以及一个或更多个第二最外位线感测放大器，适用于将第二节点和第N单元块的位线之间的电势差放大，其中，用于驱动第二节点的驱动能力与用于驱动第N单元块的位线的驱动能力不同。
在实施例中，存储器件可以包括：第一单元块到第N单元块，其中，N是大于2的自然数；第一位线感测放大器到第(N-1)位线感测放大器，其中的第K位线感测放大器将第K单元块的位线和第(K+1)单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；一个或更多个第一最外位线感测放大器，适用于将第一节点和第一单元块的位线之间的电势差放大，并包括耦接在第一节点和第一单元块的位线之间的三个或更多个反相器；以及一个或更多个第二最外位线感测放大器，适用于将第二节点和第N单元块的位线之间的电势差放大，并包括耦接在第二节点和第N块的位线之间的三个或更多个反相器。
在实施例中，存储器件可以包括：多个单元块；多个放大单元，安置在多个单元块之中的两个相邻单元块之间，并包括一个或更多个位线感测放大器，每个位线感测放大器适用于将两个相邻单元块的位线之间的电势差放大；以及第一最外放大单元和第二最外放大单元，分别安置在单元块的最上部分和最下部分，第一最外放大单元和第二最外放大单元中的每个包括一个或更多个最外位线感测放大器，每个最外位线感测放大器适用于将参考节点和多个单元块之中的最外单元块的位线之间的电势差放大，其中，用于驱动参考节点的驱动能力与用于驱动最外单元块的位线的驱动能力不同。
附图说明
图1是描述具有折叠式位线结构的存储器件的示图。
图2是描述具有开放式位线结构的存储器件的示图。
图3A是图示具有开放式位线结构的存储器件的配置图。
图3B是描述图3A中图示的存储器件的感测放大器的示图。
图4是图示其中设置有虚设单元块的存储器件的配置图。
图5是图示根据本发明的实施例的半导体器件的配置图。
图6A和图6B是图示图5中示出的位线感测放大器和平衡单元的示图。
图7A和图7B是图示根据本发明实施例的图5的最外位线感测放大器和平衡单元的示图。
图8A和图8B是图示根据本发明实施例的图5的最外位线感测放大器和平衡单元的示图。
图9A和图9B是图示根据本发明实施例的图5的最外位线感测放大器和平衡单元的示图。
具体实施方式
下面将参照附图对各种实施例进行更详细的描述。然而，本发明可以以不同的形式来实施，而不应被解释为局限于这里阐述的实施例。确切地说，提供这些实施例使得本公开将是彻底的和完整的，这些实施例将把本发明的范围充分地传达给本领域的技术人员。贯穿本公开，相同的附图标记在本发明的各个附图和实施例中始终指代相同的部件。
图3A是图示具有开放式位线结构的存储器件的配置图。
参见图3A，存储器件可以包括：多个单元块MT；一个或更多个感测放大器SA1，安置在各单元块之间；以及一个或更多个感测放大器SA2和SA2'，安置在最外部分。每个单元块MT可以包括字线WL、位线BL、位线条BLB和存储单元MC。
感测放大器SA1、SA2和SA2'中的每个可以感测并放大耦接到其的位线BL和位线条BLB的数据。安置在各单元块之间的感测放大器SA1可以耦接到安置在感测放大器SA1之上的单元块的位线BL以及安置在感测放大器SA1之下的单元块的位线条BLB。安置在最上部分的感测放大器SA2可以耦接到安置在感测放大器SA2之下的单元块的位线条BLB，安置在最下部分的感测放大器SA2'可以耦接到安置在感测放大器SA2'之上的单元块的位线BL。
图3B是描述在图3A中图示的存储器件的感测放大器SA1、SA2和SA2'的示图。
参见图3B，位线BL可以耦接到感测放大器SA1的节点NO1，位线条BLB可以耦接到感测放大器SA1的节点NO2。此外，可以没有位线耦接到感测放大器SA2的节点NO1，位线条BLB可以耦接到感测放大器SA2的节点NO2。此外，位线BL可以耦接到感测放大器SA2'的节点NO1，可以没有位线耦接到感测放大器SA2'的节点NO2。
存储单元分别耦接到位线BL和位线条BLB。当字线WL被激活时，存储单元的单元电容可以分别电耦接到位线BL和位线条BLB。因此，基于寄生电容以及位线是否被耦接，节点NO1和NO2的负载电容的大小可以不同。
因此，在感测放大器SA1中，节点NO1和NO2的负载电容彼此相等，即，CNO1＝CNO2。然而，在感测放大器SA2中，节点NO1的负载电容小于节点NO2的负载电容，CNO1＜CNO2。此外，在感测放大器SA2'中，节点NO1的负载电容大于节点NO2的负载电容，CNO1＞CNO2。节点NO1和NO2之间的负载电容的这种差异可以使得感测放大器SA2和SA2'容易受噪声的影响。
图4是图示其中设置有虚设单元块的存储器件的配置图。
参见图4，存储器件可以包括多个单元块MT、MT_D和MT_D'以及安置在各单元块之间的一个或更多个感测放大器SA。单元块MT、MT_D和MT_D'中的每个可以包括字线WL(未图示)、位线BL、位线条BLB和存储单元(未图示)。
每个感测放大器SA可以感测并放大耦接到其的位线BL和位线条BLB的数据。存储器件可以包括安置在最外部分的虚设单元块MT_D和MT_D'以替代感测放大器，由此补偿图3B中的感测放大器的第一节点NO1和第二节点NO2之间的负载电容的差异。虚设单元块MT_D和MT_D'中的每个可以表示其中仅位线BL和位线条BLB中的一种位线耦接到感测放大器SA的单元块。
仅单元块MT、MT_D和MT_D'之中的安置于最上部分的虚设单元块MT_D的位线BL可以耦接到感测放大器SA，仅安置在最下部分的虚设单元块MT_D'的位线条BLB可以耦接到感测放大器SA。在虚设单元块MT_D和MT_D'的位线之中，可以不使用未耦接到感测放大器的位线BL_D和BLB_D。
在图4的存储器件中，所有感测放大器SA都可以耦接到位线BL和位线条BLB。然而，由于虚设单元块MT_D和MT_D'的一半位线和存储单元未被使用，所以该结构未有效地利用其电路区域。
图5是图示根据本发明的实施例的半导体器件的配置图。
参见图5，半导体器件可以包括多个单元块510_1到510_N、安置在两个相邻单元块之间的放大单元520_1到520_N-1以及安置在最外部分的最外放大单元530_1和530_2，其中，N是大于2的自然数。单元块510_1到510_N中的每个可以包括字线WL、位线BL、位线条BLB以及存储单元MC。多个单元块510_1到510_N可以具有开放式位线结构。
多个单元块510_1到510_N可以顺序地安置，放大单元520_1到520_N-1可以安置在相应的单元块之间，最外放大单元530_1和530_2可以分别安置在单元块510_1到510_N的最上部分和最下部分，即，最外放大单元530_1和530_2可以分别安置在最外单元块510_1和510_N的外部。放大单元520_1到520_N-1中的每个可以包括一个或更多个位线感测放大器SA_1到SA_N-1，最外放大单元530_1和530_2中的每个可以包括一个或更多个最外位线感测放大器ESA和ESA'。图5图示了每个放大单元包括4个位线感测放大器。然而，放大单元中包括的位线感测放大器的数量可以根据设计而不同。
第K位线感测放大器SA_K可以安置在第K单元块510_K和第(K+1)单元块510_K+1之间，其中，K是从1到N-1的自然数，即，1≤K≤N-1。第一最外位线感测放大器ESA可以安置在第一位线感测放大器SA_1的基于第一单元块510_1的对侧，第二最外位线感测放大器ESA'可以安置在第(N-1)位线感测放大器SA_N-1的基于第N单元块510_N的对侧。
第K位线感测放大器SA_K可以耦接到第K单元块510_K的位线BL和第(K+1)单元块510_K+1的位线条BLB，并将耦接至其的位线BL和位线条BLB之间的电势差放大。
第一最外位线感测放大器ESA可以耦接到第一单元块510_1的位线条BLB，并将第一节点NO1和第一单元块510_1的位线条BLB之间的电势差放大，用于驱动第一节点NO1的驱动能力可以与用于驱动第一单元块510_1的位线条BLB的驱动能力不同。
第二最外位线感测放大器ESA'可以耦接到第N单元块510_N的位线BL，并将第三节点NO3和第N单元块510_N的位线BL之间的电势差放大，用于驱动第三节点NO3的驱动能力可以与用于驱动第N单元块510_N的位线BL的驱动能力不同。
放大单元520_1到520_N-1、530_1和530_2中的每个还可以包括平衡单元EQ，以在预充电时段期间恒定地维持位线BL和位线条BLB的电压，其中，位线的数据在预充电时段期间未被感测和放大。在预充电时段期间，平衡单元EQ可以将位线BL和位线条BLB的电压平衡到预充电电压VBLP。
下面将参照图6到图8来详细地描述位线感测放大器。
存储器件可以将最外位线感测放大器ESA和ESA'的驱动能力设置为与位线感测放大器SA_K不对称，由此将来自最外位线感测放大器ESA和ESA'的由于负载电容的差异导致的噪声最小化。此外，由于可以在不使用虚设单元块的情况下实施存储器件，所以能够减小存储器件的面积。
图6A和图6B是图示图5的位线感测放大器SA_K和平衡单元EQ的示图。图6B示出图6A的位线感测放大器SA_K和平衡单元EQ的电路图。
参见图6A，位线感测放大器SA_K可以包括反相器610和620。反相器610可以具有耦接到位线BL的输入端子和耦接到位线条BLB的输出端子。反相器620可以具有耦接到位线条BLB的输入端子和耦接到位线BL的输出端子。反相器610和620可以在提供上拉电源电压RTO和下拉电源电压SB时被激活，并且感测并放大位线BL和位线条BLB的数据。
在位线感测放大器SA_K中，反相器610和620的驱动能力可以彼此相等。在位线感测放大器SA_K中，分别耦接到位线BL和位线条BLB的输入端子和输出端子的负载电容可以彼此相等，因为位线BL和位线条BLB都耦接到位线感测放大器SA_K。
参见图6B，反相器610和620可以分别包括NMOS晶体管N2和PMOS晶体管P2以及NMOS晶体管N1和PMOS晶体管P1。此外，平衡单元EQ可以包括响应于平衡信号BLEQ而导通的NMOS晶体管。平衡信号BLEQ可以在其中位线的数据未被感测和放大的预充电时段被激活，并且在其中位线的数据被感测和放大的时段被去激活。
图7A和图7B是图示根据本发明实施例的图5中的最外位线感测放大器ESA和ESA'以及平衡单元EQ的示图。图7B示出图7A的除平衡单元EQ之外的最外位线感测放大器ESA和ESA'的电路图。
参见图7A，最外位线感测放大器ESA可以包括反相器710和720。最外位线感测放大器ESA'可以包括反相器710'和720'。
最外位线感测放大器ESA的反相器710可以具有耦接到第一节点NO1的输入端子以及通过第二节点NO2而耦接到单元块510_1的位线条BLB的输出端子。此外，反相器720可以具有通过第二节点NO2而耦接到单元块510_1的位线条BLB的输入端子以及耦接到第一节点NO1的输出端子。反相器710和720可以在提供上拉电源电压RTO和下拉电源电压SB时被激活，并且感测并放大位线BL和位线条BLB的数据。
在第一实施例中，可以将反相器710的驱动能力设置得比反相器720的驱动能力大。随着反相器的驱动能力变得更大，反相器的充电或放电变得更快。即，反相器710的充电或放电可以比反相器720快。
在最外位线感测放大器ESA中，耦接到位线条BLB的第二节点NO2的负载电容可以比第一节点NO1的负载电容大。当将反相器710的驱动能力设置得比反相器720的驱动能力大时，第二节点NO2充电或放电的速度可以变得比第一节点NO1充电或放电的速度快。因此，可以消除第一节点NO1和第二节点NO2之间的负载电容的差异。
在第二实施例中，可以将反相器720的驱动能力设置得比反相器710的驱动能力大。在这种情况下，由于具有大的驱动能力的反相器720被用来驱动具有小的负载电容的第一节点NO1，所以可以快速地改变第一节点NO1的电压。
参见图7B，反相器710和720可以分别包括NMOS晶体管N1和PMOS晶体管P1以及NMOS晶体管N2和PMOS晶体管P2。在第一实施例中，由于包括在反相器710中的晶体管N1和P1的尺寸设计得比包括在反相器720中的晶体管N2和P2的尺寸大，所以可以将反相器710的驱动能力设置得比反相器720的驱动能力大。在第二实施例中，由于包括在反相器720中的晶体管N2和P2的尺寸设计得比包括在反相器710中的晶体管N1和P1的尺寸大，所以可以将反相器720的驱动能力设置得比反相器710的驱动能力大。
参见图7A，最外位线感测放大器ESA'的反相器720'可以具有耦接到第三节点NO3的输入端子以及通过第四节点NO4而耦接到单元块510_N的位线BL的输出端子。此外，反相器710'可以具有通过第四节点NO4而耦接到单元块510_N的位线BL的输入端子以及耦接到第三节点NO3的输出端子。反相器710'和720'可以在提供上拉电源电压RTO和下拉电源电压SB时被激活，并且感测并放大位线BL和位线条BLB的数据。
参见图7B，反相器710'可以包括晶体管P1'和N1'，反相器720'可以包括晶体管P2'和N2'。在第一实施例中，晶体管P2'和N2'的尺寸可以比晶体管P1'和N1'的尺寸大。在第二实施例中，晶体管P1'和N1'的尺寸可以比晶体管P2'和N2'的尺寸大。
图8A和图8B是图示根据本发明实施例的图5的最外位线感测放大器ESA和ESA'以及平衡单元EQ的示图。图8B示出图8A的除平衡单元EQ之外的最外位线感测放大器ESA和ESA'的电路图。
参见图8A，最外位线感测放大器ESA可以包括反相器810、820和830。最外位线感测放大器ESA'可以包括反相器810'、820'和830'。
最外位线感测放大器ESA的反相器810和820可以具有耦接到第一节点NO1的输入端子以及通过第二节点NO2而耦接到单元块510_1的位线条BLB的输出端子。反相器830可以具有通过第二节点NO2而耦接到单元块510_1的位线条BLB的输入端子以及耦接到第一节点NO1的输出端子。反相器810、820和830可以在提供上拉电源电压RTO和下拉电源电压SB时被激活，并且感测并放大位线BL和位线条BLB的数据。
由于两个反相器810和820驱动单元块510_1的位线条BLB，一个反相器830驱动第一节点NO1，所以当假定每个反相器具有相同的驱动能力时，用于驱动位线条BLB的驱动能力可以比用于驱动第一节点NO1的驱动能力大。因此，如在图7A的第一实施例中所描述的，可以消除第一节点NO1与耦接到位线条BLB的第二节点NO2之间的负载电容的差异。
参见图8B，反相器810可以包括NMOS晶体管N1和PMOS晶体管P1，反相器820可以包括NMOS晶体管N2和PMOS晶体管P2，反相器830可以包括NMOS晶体管N3和PMOS晶体管P3。包括在反相器820中的晶体管N2和P2的栅极中所存在的电容可以产生增加第一节点NO1的负载电容的效果。包括在反相器820中的晶体管N2和P2的栅极电容可以添加到第一节点NO1和第二节点NO2之间的具有更小的负载电容的第一节点NO1，由此补偿第一节点NO1和第二节点NO2之间的负载电容的差异。
参见图8A，最外位线感测放大器ESA'的反相器810'和820'可以具有耦接到第三节点NO3的输入端子以及通过第四节点NO4而耦接到单元块510_N的位线BL的输出端子。反相器830'可以具有通过第四节点NO4而耦接到单元块510_N的位线BL的输入端子以及耦接到第三节点NO3的输出端子。
参见图8B，反相器810'可以包括NMOS晶体管N1'和PMOS晶体管P1'，反相器820'可以包括NMOS晶体管N2'和PMOS晶体管P2'，反相器830'可以包括NMOS晶体管N3'和PMOS晶体管P3'。包括在反相器820'中的晶体管N2'和P2'的栅极中所存在的电容可以产生增加第三节点NO3的负载电容的效果。
图9A和图9B是图示根据本发明实施例的图5的最外位线感测放大器ESA和ESA'以及平衡单元EQ的示图。图9B示出图9A的除平衡单元EQ之外的最外位线感测放大器ESA和ESA'的电路图。
参见图9A，最外位线感测放大器ESA可以包括反相器910、920和930。最外位线感测放大器ESA'可以包括反相器910'、920'和930'。
最外位线感测放大器ESA的反相器910可以具有耦接到第一节点NO1的输入端子以及通过第二节点NO2而耦接到单元块510_1的位线条BLB的输出端子。反相器920和930可以具有通过第二节点NO2而耦接到单元块510_1的位线条BLB的输入端子以及耦接到第一节点NO1的输出端子。反相器910、920和930可以在提供上拉电源电压RTO和下拉电源电压SB时被激活，并且感测并放大位线BL和位线条BLB的数据。
由于一个反相器910驱动单元块510_1的位线条BLB，两个反相器920和930驱动第一参考节点NO1，所以当假定每个反相器具有相同的驱动能力时，用于驱动第一参考节点NO1的驱动能力可以比用于驱动位线条BLB的驱动能力大。因此，如图7A的第二实施例中所描述的，由于强力驱动具有小的负载电容的第一节点NO1，所以可以快速地改变第一参考节点NO1的电压。
参见图9B，反相器910可以包括NMOS晶体管N1和PMOS晶体管P1，反相器920可以包括NMOS晶体管N2和PMOS晶体管P2，反相器930可以包括NMOS晶体管N3和PMOS晶体管P3。
参见图9A，最外位线感测放大器ESA'的反相器910'可以具有耦接到第三节点NO3的输入端子以及耦接到单元块510_N的位线BL的输出端子。反相器920'和930'可以具有耦接到单元块510_N的位线BL的输入端子以及耦接到第三节点NO3的输出端子。
参见图9B，反相器910'可以包括NMOS晶体管N1'和PMOS晶体管P1'，反相器920'可以包括NMOS晶体管N2'和PMOS晶体管P2'，反相器930'可以包括NMOS晶体管N3'和PMOS晶体管P3'。
存储器件可以将用于驱动耦接到位线的节点(因而具有大的负载电容)的驱动能力设置为与用于驱动未耦接到位线的节点(因而具有小的负载电容)的驱动能力不同，由此补偿两个节点之间的负载电容的差异。
为了不同地设置驱动能力，用于驱动耦接到位线的节点的晶体管的尺寸可以与用于驱动未耦接到位线的节点的晶体管的尺寸不同。可选择地，用于驱动耦接到位线的节点的反相器的数量可以与用于驱动未耦接到位线的节点的反相器的数量不同。
通过增加用于驱动耦接到位线的节点的反相器的数量，包括在反相器中的晶体管可以增加未耦接到位线的节点的负载电容，由此补偿两个节点之间的负载电容的差异。
由于存储器件未包括虚设单元阵列，所述能够补偿位线感测放大器中的两个节点之间的负载电容的差异，同时减小了存储器件的面积。
尽管已经出于说明性的目的而描述了各种实施例，但对于本领域的技术人员明显的是，在不脱离如权利要求中所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种存储器件，包括：
第一单元块到第N单元块，其中，N是大于2的自然数；
第一位线感测放大器到第N-1位线感测放大器，其中的第K位线感测放大器将第K单元块的位线与第K+1单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；
一个或更多个第一最外位线感测放大器，适用于将第一节点与第一单元块的位线之间的电势差放大，其中，用于驱动第一节点的驱动能力与用于驱动第一单元块的位线的驱动能力不同；以及
一个或更多个第二最外位线感测放大器，适用于将第二节点与第N单元块的位线之间的电势差放大，其中，用于驱动第二节点的驱动能力与用于驱动第N单元块的位线的驱动能力不同。
技术方案2.根据技术方案1所述的存储器件，其中，第一单元块到第N单元块具有开放式位线结构。
技术方案3.根据技术方案1所述的存储器件，其中，第一单元块到第N单元块顺序地安置，
第K位线感测放大器安置在第K单元块与第K+1单元块之间，
第一最外位线感测放大器安置在第一位线感测放大器的基于第一单元块的对侧，以及
第二最外位线感测放大器安置在第N-1位线感测放大器的基于第N单元块的对侧。
技术方案4.根据技术方案1所述的存储器件，其中，第一最外位线感测放大器响应于第一节点与第一单元块的位线之间的电势差而驱动第一节点和第一单元块的位线，其中，用于驱动第一单元块的位线的驱动能力比用于驱动第一节点的驱动能力大，以及
第二最外位线感测放大器响应于第二节点与第N单元块的位线之间的电势差而驱动第二节点和第N单元块的位线，其中，用于驱动第N单元块的位线的驱动能力比用于驱动第二节点的驱动能力大。
技术方案5.根据技术方案4所述的存储器件，其中，第一最外位线感测放大器包括：
两个或更多个第一反相器，具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
一个或更多个第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第一反相器的数量大于第二反相器的数量，以及
第二最外位线感测放大器包括：
两个或更多个第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
一个或更多个第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第三反相器的数量大于第四反相器的数量。
技术方案6.根据技术方案4所述的存储器件，其中，第一最外位线感测放大器包括：
第一反相器，具有偶接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第一反相器的驱动能力大于第二反相器的驱动能力，以及
第二最外位线感测放大器包括：
第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第三反相器的驱动能力大于第四反相器的驱动能力。
技术方案7.根据技术方案1所述的存储器件，其中，第一最外位线感测放大器响应于第一节点与第一单元块的位线之间的电势差而驱动第一节点和第一单元块的位线，其中，用于驱动第一节点的驱动能力比用于驱动第一单元块的位线的驱动能力大，以及
第二最外位线感测放大器响应于第二节点和第N单元块的位线之间的电势差而驱动第二节点和第N单元块的位线，其中，用于驱动第二节点的驱动能力比用于驱动第N单元块的位线的驱动能力大。
技术方案8.根据技术方案7所述的存储器件，其中，第一最外位线感测放大器包括：
一个或更多个第一反相器，具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
两个或更多个第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第二反相器的数量大于第一反相器的数量，以及
第二最外位线感测放大器包括：
一个或更多个第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
两个或更多个第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第四反相器的数量大于第三反相器的数量。
技术方案9.根据技术方案7所述的存储器件，其中，第一最外位线感测放大器包括：
第一反相器，具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第二反相器的驱动能力大于第一反相器的驱动能力，以及
第二最外位线感测放大器包括：
第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第四反相器的驱动能力大于第三反相器的驱动能力。
技术方案10.一种存储器件，包括：
第一单元块到第N单元块，其中，N是大于2的自然数；
第一位线感测放大器到第N-1位线感测放大器，其中的第K位线感测放大器将第K单元块的位线与第K+1单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；
一个或更多个第一最外位线感测放大器，适用于将第一节点与第一单元块的位线之间的电势差放大，并包括耦接在第一节点与第一单元块的位线之间的三个或更多个反相器；以及
一个或更多个第二最外位线感测放大器，适用于将第二节点与第N单元块的位线之间的电势差放大，并包括耦接在第二节点与第N单元块的位线之间的三个或更多个反相器。
技术方案11.根据技术方案10所述的存储器件，其中，第一单元块到第N单元块具有开放式位线结构。
技术方案12.根据技术方案10所述的存储器件，其中，第一单元块到第N单元块顺序地安置，
第K位线感测放大器安置在第K单元块与第K+1单元块之间，
第一最外位线感测放大器安置在第一位线感测放大器的基于第一单元块的对侧，以及
第二最外位线感测放大器安置在第N位线感测放大器的基于第N单元块的对侧。
技术方案13.根据技术方案10所述的存储器件，其中，第一最外位线感测放大器包括：
两个或更多个第一反相器，具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
一个或更多个第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第一反相器的数量大于第二反相器的数量，以及
第二最外位线感测放大器包括：
两个或更多个第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
一个或更多个第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第三反相器的数量大于第四反相器的数量。
技术方案14.根据技术方案10所述的存储器件，其中，第一最外位线感测放大器包括：
一个或更多个第一反相器，具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
两个或更多个第二反相器，具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第二反相器的数量大于第一反相器的数量，以及
第二最外位线感测放大器包括：
一个或更多个第三反相器，具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
两个或更多个第四反相器，具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第四反相器的数量大于第三反相器的数量。
技术方案15.一种存储器件，包括：
多个单元块；
多个放大单元，安置在所述多个单元块之中的两个相邻单元块之间并包括一个或更多个位线感测放大器，每个位线感测放大器适用于将所述两个相邻单元块的位线之间的电势差放大；以及
第一最外放大单元和第二最外放大单元，分别安置在所述多个单元块的最上部分和最下部分，第一最外放大单元和第二最外放大单元中的每个包括一个或更多个最外位线感测放大器，第一最外放大单元和第二最外放大单元中的每个适用于将参考节点与所述多个单元块之中的最外单元块的位线之间的电势差放大，其中，用于驱动参考节点的驱动能力与用于驱动最外单元块的位线的驱动能力不同。
技术方案16.根据技术方案15所述的存储器件，其中，所述多个单元块具有开放式位线结构。
技术方案17.根据技术方案15所述的存储器件，其中，最外位线感测放大器响应于参考节点与最外单元块的位线之间的电势差而驱动参考节点和最外单元块的位线，其中，用于驱动最外单元块的驱动能力比用于驱动参考节点的驱动能力大。
技术方案18.根据技术方案15所述的存储器件，其中，最外位线感测放大器响应于参考节点与最外单元块的位线之间的电势差而驱动参考节点和最外单元块的位线，其中，用于驱动参考节点的驱动能力比用于驱动最外单元块的位线的驱动能力大。
技术方案19.根据技术方案15所述的存储器件，其中，最外位线感测放大器包括：
两个或更多个第一反相器，具有耦接到参考节点的输入端子以及耦接到最外单元块的位线的输出端子；以及
一个或更多个第二反相器，具有耦接到最外单元块的位线的输入端子以及耦接到参考节点的输出端子，其中，第一反相器的数量大于第二反相器的数量。
技术方案20.根据技术方案15所述的存储器件，其中，最外位线感测放大器包括：
一个或更多个第一反相器，具有耦接到参考节点的输入端子以及耦接到最外单元块的位线的输出端子；以及
两个或更多个第二反相器，具有耦接到最外单元块的位线的输入端子以及耦接到参考节点的输出端子，其中，第二反相器的数量大于第一反相器的数量。

Claims (13)

1.一种存储器件，包括：
第一单元块到第N单元块，其中，N是大于2的自然数；
第一位线感测放大器到第N-1位线感测放大器，其中的第K位线感测放大器将第K单元块的位线与第K+1单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；
一个或更多个第一最外位线感测放大器，适用于将第一节点与第一单元块的位线之间的电势差放大，其中，一个或更多个第一最外位线感测放大器以第一驱动能力驱动第一节点以及以不同于第一驱动能力的第二驱动能力驱动第一单元块的位线；以及
一个或更多个第二最外位线感测放大器，适用于将第二节点与第N单元块的位线之间的电势差放大，其中，一个或更多个第二最外位线感测放大器以第一驱动能力驱动第二节点以及以第二驱动能力驱动第N单元块的位线，
其中，第一最外位线感测放大器包括：
两个或更多个第一反相器，所述第一反相器具有耦接到第一节点的输入端子以及耦接到第一单元块的位线的输出端子；以及
一个或更多个第二反相器，所述第二反相器具有耦接到第一单元块的位线的输入端子以及耦接到第一节点的输出端子，其中，第一反相器的数量大于第二反相器的数量，以及
第二最外位线感测放大器包括：
两个或更多个第三反相器，所述第三反相器具有耦接到第二节点的输入端子以及耦接到第N单元块的位线的输出端子；以及
一个或更多个第四反相器，所述第四反相器具有耦接到第N单元块的位线的输入端子以及耦接到第二节点的输出端子，其中，第三反相器的数量大于第四反相器的数量。
2.根据权利要求1所述的存储器件，其中，第一单元块到第N单元块具有开放式位线结构。
3.根据权利要求1所述的存储器件，其中，第一单元块到第N单元块顺序地安置，
第K位线感测放大器安置在第K单元块与第K+1单元块之间，
第一最外位线感测放大器安置在第一位线感测放大器的基于第一单元块的对侧，以及
第二最外位线感测放大器安置在第N-1位线感测放大器的基于第N单元块的对侧。
4.根据权利要求1所述的存储器件，其中，第一最外位线感测放大器响应于第一节点与第一单元块的位线之间的电势差而驱动第一节点和第一单元块的位线，以及
第二最外位线感测放大器响应于第二节点与第N单元块的位线之间的电势差而驱动第二节点和第N单元块的位线，其中，第二驱动能力大于第一驱动能力。
5.一种存储器件，包括：
第一单元块到第N单元块，其中，N是大于2的自然数；
第一位线感测放大器到第N-1位线感测放大器，其中的第K位线感测放大器将第K单元块的位线与第K+1单元块的位线之间的电势差放大，其中，K是从1到N-1的自然数；
一个或更多个第一最外位线感测放大器，适用于将第一节点与第一单元块的位线之间的电势差放大，并包括用于驱动第一节点的一个或更多个第一反相器以及用于第一单元块的位线的一个或更多个第二反相器，其中，第一反相器的数量不同于第二反相器的数量；以及
一个或更多个第二最外位线感测放大器，适用于将第二节点与第N单元块的位线之间的电势差放大，并包括用于驱动第二节点的一个或更多个第三反相器以及用于第N单元块的位线的一个或更多个第四反相器，其中，第三反相器的数量不同于第四反相器的数量。
6.根据权利要求5所述的存储器件，其中，第一单元块到第N单元块具有开放式位线结构。
7.根据权利要求5所述的存储器件，其中，第一单元块到第N单元块顺序地安置，
第K位线感测放大器安置在第K单元块与第K+1单元块之间，
第一最外位线感测放大器安置在第一位线感测放大器的基于第一单元块的对侧，以及
第二最外位线感测放大器安置在第N位线感测放大器的基于第N单元块的对侧。
8.根据权利要求5所述的存储器件，其中，第一反相器的数量大于第二反相器的数量，以及第三反相器的数量大于第四反相器的数量。
9.根据权利要求5所述的存储器件，其中，第二反相器的数量大于第一反相器的数量，以及第四反相器的数量大于第三反相器的数量。
10.一种存储器件，包括：
多个单元块；
多个放大单元，安置在所述多个单元块之中的两个相邻单元块之间并包括一个或更多个位线感测放大器，每个位线感测放大器适用于将所述两个相邻单元块的位线之间的电势差放大；以及
第一最外放大单元和第二最外放大单元，分别安置在所述多个单元块的最上部分和最下部分，第一最外放大单元和第二最外放大单元中的每个包括一个或更多个最外位线感测放大器，第一最外放大单元和第二最外放大单元中的每个适用于将参考节点与所述多个单元块之中的最外单元块的位线之间的电势差放大，其中，第一最外位线感测放大器和第二最外位线感测放大器以第一驱动能力驱动参考节点以及以不同于第一驱动能力的第二驱动能力驱动最外单元块的位线，
其中，最外位线感测放大器包括：
两个或更多个第一反相器，所述第一反相器具有耦接到参考节点的输入端子以及耦接到最外单元块的位线的输出端子；以及
一个或更多个第二反相器，所述第二反相器具有耦接到最外单元块的位线的输入端子以及耦接到参考节点的输出端子，其中，第一反相器的数量大于第二反相器的数量。
11.根据权利要求10所述的存储器件，其中，所述多个单元块具有开放式位线结构。
12.根据权利要求10所述的存储器件，其中，最外位线感测放大器响应于参考节点与最外单元块的位线之间的电势差而驱动参考节点和最外单元块的位线，其中，第二驱动能力大于第一驱动能力。
13.根据权利要求10所述的存储器件，其中，最外位线感测放大器响应于参考节点与最外单元块的位线之间的电势差而驱动参考节点和最外单元块的位线，其中，第一驱动能力大于第二驱动能力。
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