JP4167127B2

JP4167127B2 - Semiconductor integrated device

Info

Publication number: JP4167127B2
Application number: JP2003151886A
Authority: JP
Inventors: 賢一郎杉尾
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2008-10-15
Anticipated expiration: 2023-05-29
Also published as: US7072206B2; JP2004355712A; US20050162968A1; US20040240289A1; US6888768B2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置に関し、特にＳＲＡＭ（Static Random Access Memory）と称される記憶装置に関する。
【０００２】
【従来の技術】
半導体集積装置としてのＳＲＡＭは、複数のメモリセルを備えており、該各メモリセルにはビット線対が接続されている。該ビット線対を介して電位の有無を示すビット情報が前記メモリセルへ書き込まれたり、該メモリセルで保持するビット情報が読み出されたりする。メモリセルに対するこのような書込みや読出しなどのアクセスは、予め前記ビット線対に対しプリチャージと称される電位を印加した後、行われる。プリチャージが行われることにより、メモリセルに対して高速にアクセスすることができる。前記したようにプリチャージが行われた後、前記メモリセルから読み出されたビット情報が出力部を介して出力される。このような半導体集積装置が、特許文献１および特許文献２に示されている。
【０００３】
【特許文献１】
特開平１１−８６５６１号公報
【特許文献２】
特開平１１−３５３８８０号公報
【０００４】
【発明が解決しようとする課題】
ところが、従来の半導体集積装置は、例えばメモリセルからビット情報を読み出すとき、一方のビット線がＨｉを示すビット情報を伝送すると、他方のビット線はＬｏを示すビット情報を伝送する。つまり、予めプリチャージしたビット線対のうち、何れか一方のビット線に印加されている電荷を放電すべく電位が開放される。従って、メモリセルに対する次のアクセスを行うとき、予め行うプリチャージにより電荷を再度印加する必要があった。
前記したように、ビット線対に対する充電および放電が繰り返されることから、半導体集積装置が消費する電力の低減が望まれていた。また前記メモリセルに対するビット情報の書込みにも係らず、前記出力部が作動して消費電流が増加することも問題である。
前記した課題に鑑み、本発明の目的は消費電流を低減し得る半導体集積装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
ビット情報を保持するためのメモリセルと、該メモリセルに対し前記ビット情報を書込み及び読み出すための一対のビット線と、前記書込み及び読み出しの直前に前記一対のビット線にプリチャージを行うために該各ビット線に一定電圧を供給する電源とを備える半導体集積装置において、前記プリチャージ時に前記メモリセルを前記一対のビット線から遮断し、前記書込み時に前記メモリセルと前記一対のビット線の遮断を解除して前記ビット情報を前記メモリセルに書き込ませ、読み出し時に前記メモリセルと一方のビット線のみの遮断を解除する遮断回路と、前記一対のビット線に接続され、前記読み出し時に前記一方のビット線から取り込んだ前記ビット情報を選択して出力する出力部とを含むことを特徴とする。
【０００６】
前記遮断回路はスイッチであり、該スイッチは前記メモリセルへの書込みにおいて、プリチャージの終了と同期してオフし、前記メモリセルに対する次の書込みを行うときプリチャージの開始と同期してＯＮするためのスイッチ制御信号に基づいて動作することができる。
【０００７】
前記遮断回路は、新たなビット情報を前記メモリセルに書き込むべくプリチャージした一対のビット線と前記出力部との接続を次の書込みまで遮断することを特徴とする。
【０００８】
前記メモリセルで保持するビット情報を２周期連続の読み出しにおいて、始めの読み出しでプリチャージが行われた一対のビット線を前記電源から遮断し、次の読出しで遮断により一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【０００９】
前記メモリセルへの２周期連続の書込みにおいて、始めのアクセスでプリチャージが行われた一対のビット線を前記電源から遮断し、次のアクセスで遮断により前記一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図を用いて詳細に説明する。
〈具体例１〉
本発明の半導体集積装置１０は、メモリセル２０を備えており、該メモリセル２０を構成する回路が図１に示されている。本発明の半導体集積装置１０は、例えばデジタルフィルタで処理するデータを一時的に保持するためのＳＲＡＭなどの記憶装置であり、その構成が回路機能ブロックとして図２に示されている。
図２に示す本発明の半導体集積装置１０は、上位装置からアドレス信号の供給される複数のアドレス線（以降、単にＡｉｎと称す）をデコードして第１のワード信号（以降、単にＷＬと称す）および第２のワード信号（以降、単にＷＷＬと称す）を出力するワード信号デコード部３０と、該ワード線デコード部３０から出力されるワード信号に基づいて、複数のメモリセルから所望のメモリセルを選択し、選択したメモリセルに対し、電位の有無を示すビット情報の書込みや読出しなどのアクセスを行うメモリアレイ部４０と、該メモリアレイ部４０のメモリセルにビット情報を入出力すべく、プリチャージ信号（以降、単にＰＲＣＢ＿ＩＮと称す）を受け入れて、後述するプリチャージの制御を行う第１のプリチャージ制御信号（以降、単にＰＲＣＢ１と称す）および第２のプリチャージ制御信号（以降、単にＰＲＣＢ２と称す）を生成し、該各信号をメモリアレイ部４０へ出力するプリチャージ制御信号生成部５０と、ビット情報をメモリセル２０に書き込む期間を示す信号（以降、単にＷＲ＿ＩＮと称す）およびＷＲ＿ＩＮがイネーブル（ｅｎａｂｌｅ）期間中に書込み許可を示す信号（以降、単にＷＲＥＮと称す）を受け入れて、メモリセル２０にビット情報を書き込むための制御を行う第１の書込み制御信号（以降、単にＷと称す）および第２の書込み制御信号（以降、単にＷＢと称す）を生成し、該各信号をメモリアレイ部４０へ出力する書込み制御信号生成部６０と、メモリセルが配列する２列のカラムから、何れか一方のカラムを選択するための第１の選択信号（以降、単にＹ０と称す）および第２の選択信号（以降、単にＹ１と称す）を生成し、該各信号をメモリアレイ部４０へ出力する選択信号生成部７０と、メモリセルへ書き込むビット情報のためのバッファアンプであるアンプ８０とを備える。
【００１１】
前記ワード線デコード部３０は、図３に示すように複数のＡｉｎ（一番目の信号を０とし、０からｎまで）と、プリチャージのスタートを示す信号（以降、ＰＲＣＢ＿ＳＴと称す）と、ＷＲ＿ＩＮとを受け入れて、ＷＬ（一番目の信号を０とし、０からｍまで）およびＷＷＬ（一番目の信号を０とし、０からｍまで）を出力すべく、複数のインバータと複数のＮＡＮＤ回路とで構成されている。
インバータは、Ａｉｎ０を受け入れて反転信号（以降、単にＡ０ｂと称す）をＮＡＮＤ回路に出力する。該ＮＡＮＤ回路には、前記したＡ０ｂの他に、複数のアドレス線に基づく信号と、プリチャージ信号と同期したＰＲＣＢ＿ＳＴとを受け入れて論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転することにより、プリチャージ信号に同期して複数のメモリセルから所望のメモリセルにアクセスするための信号、つまりＷＬ０を生成する。
【００１２】
このＷＬ０を生成するために用いたアドレス線は、他のＮＡＮＤ回路にも供給されている。該ＮＡＮＤ回路は、これらのアドレス線の他にプリチャージ信号と同期したＰＲＣＢ＿ＳＴと、書込み期間を示すＷＲ＿ＩＮとを受け入れて、論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転する。これにより、ＷＬ０と同じメモリセルにアクセスし、かつ該メモリセルに対する書込み期間中のプリチャージ期間を示す信号、つまりＷＷＬ０が生成される。
【００１３】
プリチャージ制御信号生成部５０は、上位装置からのＰＲＣＢ＿ＩＮを受け入れる４段のインバータと、ＷＢを分岐した信号をインバータを介して受け入れ、かつ前記４段のインバータからの出力を受け入れるＮＯＲ回路と、該ＮＯＲ回路からの出力を２分岐し、各分岐信号を反転出力する２つのインバータとを備える。
ここで、ＰＲＣＢ＿ＩＮを詳細に説明する。該ＰＲＣＢ＿ＩＮは、メモリセルに対する書込みおよび読出しなどのアクセスに先立ち行われるプリチャージの期間を示す信号であり、ＰＲＣＢ＿ＩＮの１周期はメモリセルに対する１アクセスの期間を示す。つまり、ＰＲＣＢ＿ＩＮがアンネーブル（ｕｎｎａｂｌｅ）でプリチャージを行うための期間を示し、イネーブルでメモリセルに対するアクセスを行うための期間を示す。これらの二つの期間を組み合わせて１周期とする。従ってメモリセルに対するアクセスとプリチャージとが同時に起きることはない。
【００１４】
前記したＰＲＣＢ＿ＩＮを受け入れる４段インバータは、前段の２段インバータの出力を分岐して、一方をＰＲＣＢ＿ＳＴとしてワード線デコード部３０へ出力し、他方を後段の２段インバータへ供給する。ＰＲＣＢ＿ＳＴは、ＰＲＣＢ＿ＩＮを１番目のインバータで反転し、その反転した信号を更に２番目のインバータで反転した信号であるから、位相が元に戻っておりＰＲＣＢ＿ＩＮと同じである。しかし、ＰＲＣＢ＿ＳＴは複数のインバータを介すことで、若干の遅延が生じている。
ＰＲＣＢ＿ＩＮを受け入れた４段のインバータが出力する信号と、書込みの制御を示すＷＢを分岐した信号とを受け入れたＮＯＲ回路は論理演算を行う。その演算結果が２分岐され、分岐された信号がそれぞれインバータを介してＰＲＣＢ１およびＰＲＣＢ２として生成される。ＰＲＣＢ１およびＰＲＣＢ２は、２分岐した信号を共にインバータを介して反転出力した信号であることから、実質的に同一である。このＰＲＣＢ１およびＰＲＣＢ２は、ＰＲＣＢ＿ＩＮが複数のインバータなどを経て遅延した信号である。従って、この遅延した信号に基づいてプリチャージの制御を行うことにより、プリチャージの開始が少し遅れる。これによりメモリセルへのアクセスでビット線対の電位がプリチャージの電位で変化することを防ぐことができる。
【００１５】
書込み制御信号生成部６０は、イネーブル状態でメモリセルに対する書込み期間を示すＷＲ＿ＩＮと、前記期間内における書込み許可をイネーブル状態で示すＷＲＥＮとを受け入れるＮＡＮＤ回路と、該ＮＡＮＤ回路からの出力を反転するインバータと、該インバータから出力される信号が２分岐され、その一方を受け入れて反転信号をＷＢとして生成するインバータとで構成されている。２分岐される他方の信号は、Ｗとして出力される。
ＷＢはインバータを経て生成された信号であり、Ｗは前記インバータを介することなく出力された信号であることから、イネーブル状態とアンネーブル状態とが逆の関係にあり、ＷおよびＷＢはメモリセルに対する書込み期間内における書込み許可期間を示す。この許可期間は、複数のインバータなどを介することによりＷＲＥＮより若干の遅延が生じた信号である。
【００１６】
選択信号生成部７０は、上位装置からアンネーブルのＹ＿ＩＮを受け入れるインバータと、該インバータの出力を２分岐した一方を受け入れて反転信号をＹ１として出力するインバータとを備えている。
選択信号生成部７０に入力するＹ＿ＩＮは、２列単位で複数のメモリセルが配列するメモリアレイ部において、２列の何れか一方の列を選択するための信号であり、この信号で選択された列（カラム）にアクセス対象のメモリセルが存在する。つまり選択信号生成部７０は、Ｙ＿ＩＮに基づいて、メモリセルが配列している２カラムから、何れか一方のカラムを選択するためのＹ０およびＹ１を生成する。
【００１７】
アンプ８０は、ビット情報を並列的に供給する上位装置の出力端子の数に応じて設けられており、例えば上位装置の出力端子の第１番目の出力端子を０としてｘまで設けられているとき、アンプ８０の数は、前記出力端子と同様に第１番目のアンプを０とし、０からｘまで設けられている。
前記した各アンプ８０は、上位装置の第１番目の出力端子からのビット情報（以降、Ｄ０＿ＩＮと称す）を増幅し、増幅したビット情報（以降、Ｄ０と称す）をメモリアレイ部４０へ供給し、第ｘ番目の出力端子からのビット情報（以降、Ｄｘ＿ＩＮと称す）を増幅し、増幅したビット情報（以降、Ｄｘと称す）をメモリアレイ部４０へ供給する。
前記した各部３０、５０、６０、７０で生成された信号と、アンプ８０を介して増幅されたビット情報とがメモリアレイ部４０に供給される。
【００１８】
次に、各メモリセルが配列するメモリアレイ部４０の回路図を図４に示し、詳細に説明する。
図４には、第１番目のメモリセル群としてのメモリセル群Ａと、第ｘ番目のメモリセル群としてのメモリセル群Ｘとが示されている（メモリセル群Ａとメモリセル群Ｘとの間のメモリセル群は、図中に略されている）。
各メモリセル群は２列単位で配列しており、一方が第１のカラム、他方が第２のカラムである。前記第１のカラムは、前記したＷＬ０からＷＬｍまでのそれぞれを受け入れるメモリセルが配列している（ＷＬ０とＷＬｍとの間のメモリセルは、図中に略されている）。該各メモリセルは、０からｍまで対応したＷＷＬをそれぞれ受け入れている。
例えばメモリセル群Ａの第１カラムにおいて、ＷＬ０を受け入れるメモリセル４１とＷＬｍを受け入れるメモリセル４２とが示されており、それらのメモリセルが第１のビット線（ＢＬＭ０で表記）および第２のビット線（ＢＬＭ０ｂで表記）で接続されている。
【００１９】
メモリセル４１に入力されるＷＬ０およびＷＷＬ０は、前記したメモリセル４１を経てメモリセル群Ａの第２カラムの同じ行のメモリセル４３にも接続されており、前記したＷＬｍおよびＷＷＬｍは、前記したメモリセル４２をメモリセル群Ａの第２カラムの同じ行のメモリセル４４に接続されている。この行方向の接続は、メモリセル群Ｘにもおよび、例えばメモリセル群Ｘの第１カラムには、ＷＬ０およびＷＷＬ０が接続されるメモリセル４５とＷＬｍおよびＷＷＬｍが接続されるメモリセル４６とが示されており、メモリセル群Ｘの第２カラムには、ＷＬ０およびＷＷＬ０が接続されるメモリセル４７とＷＬｍおよびＷＷＬｍが接続されるメモリセル４８とが示されている。
【００２０】
前記した各メモリセルには、ビット情報を読み書きするためのビット線対が接続されており、例えばメモリセル群Ａの第１カラムに配列しているメモリセル４１
と、メモリセル４２とがビット線対で接続されている。
第２のカラムも、前記したように同じ列に配列しているメモリセルがビット線対で接続されており、メモリセル群Ｘも同様にビット線対で各メモリセルが接続されている。
【００２１】
メモリセル４１、４３、４５および４７に接続するビット線対の一端は、プリチャージを行うための電源（以降、ＶＤＤと称す）に接続されており、各ビット線には、ＰＲＣＢ１に基づいて制御されるスイッチが設けられている。このスイッチは、ＰＭＯＳであり、例えばメモリセル４１に接続する第１のビット線（以降、ＢＬと称す）には前記スイッチとしてのＰＭＯＳ（以降、Ｐ１と称す）が設けられており、第２のビット線（以降、ＢＬｂと称す）にはスイッチとしてのＰＭＯＳ（以降、Ｐ２と称す）が設けられている。同様にメモリセル４３のＢＬにＰ３が設けられており、ＢＬｂにＰ４が設けられている。以降、同様にメモリセル４５およびメモリセル４７にも同様なスイッチが設けられている。このようにメモリセル群Ｘの構成は、メモリセル群Ａと同じであることから、以降、メモリセル群Ｘの説明は省略する。
【００２２】
メモリセル４２およびメモリセル４４にＢＬを介してＶＤＤが印加されており、同様にメモリセル４２およびメモリセル４４にＢＬｂ（ＢＬ０ｂと表記）を介してＶＤＤが印加されている。前記した各ＶＤＤは、ＰＲＣＢ２に基づいて動作するスイッチにより制御される。このスイッチは、ＰＭＯＳであり、例えばメモリセル４２および４４にＶＤＤを供給するためのＢＬ（ＢＬ０と表記）にはＰＭＯＳ（以降、Ｐ５と称す）が設けられており、他のＶＤＤを供給するＢＬｂにもＰＭＯＳ（以降、Ｐ６と称す）が設けられている。
【００２３】
メモリセル４２のＢＬおよびＢＬｂには、Ｙ０に基づいて第１カラムを選択するためのスイッチが設けられている。例えばメモリセル４２のＢＬにはスイッチとしてのＮＭＯＳ（以降、Ｎ１と称す）が設けられており、ＢＬｂにはスイッチとしてのＮＭＯＳ（以降、Ｎ２と称す）が設けられている。
メモリセル４４のＢＬおよびＢＬｂには、Ｙ０のイネーブルとアンネーブルとが逆の関係にあるＹ１に基づいて第２カラムに配列するメモリセルを選択するためのスイッチが設けられている。例えばメモリセル４４のＢＬにはＮＭＯＳ（以降、Ｎ３と称す）が設けられており、ＢＬｂにはＮＭＯＳ（以降、Ｎ４と称す）が設けられている。
前記したようにイネーブルとアンネーブルの関係にあるＹ０およびＹ１に基づいて動作するスイッチを設けることにより、第１のカラムまたは第２のカラムの何れか一方を確実に選択することができる。
【００２４】
メモリセル４２および４４のＢＬおよびＢＬｂには、アンプからのＤ０をＷおよびＷＢの制御に基づいてメモリセルに伝送するための伝送部９０が接続されている。
該伝送部９０は、Ｄ０を反転するインバータと、反転したＤ０をＢＬｂに伝送するための制御スイッチをＮＭＯＳおよびＰＭＯＳで構成した第１のトランスファーゲートと、前記反転したＤ０を更に反転し元に戻したＤ０を取得するためのインバータと、該インバータから出力するＤ０をＢＬに伝送するための制御スイッチをＮＭＯＳおよびＰＭＯＳで構成した第２のトランスファーゲートとを備えている。
前記各トランスファーゲートのＮＭＯＳはＷに基づいて制御され、Ｗとイネーブルとアンネーブルが逆の関係にあるＷＢに基づいてＰＭＯＳが制御される。ＰＭＯＳおよびＮＭＯＳで構成されるトランスファーゲートにより、従来から知られたＮＭＯＳの閾値電圧による電圧低下を防ぐことができる。
【００２５】
メモリセル４２および４４のＢＬおよびＢＬｂには、メモリセルで保持するビット情報をラッチして出力するための出力部１００が接続されている。
出力部１００は、メモリセル４２および４４からのＢＬを受け入れる第１のＮＯＲ回路と、該ＮＯＲ回路からの演算結果を２分岐し、その一方を受け入れ、かつメモリセル４２および４４からのＢＬｂを受け入れて、その演算結果を前記第１のＮＯＲ回路へ出力する第２のＮＯＲ回路と、前記２分岐した他方を受け入れ、反転した結果を読み出したビット情報（以降、ＤＯ０と称する）として出力するインバータとを備えており、ＢＬおよびＢＬｂの何れか一方からの信号をラッチし次第、ＢＬに基づくビット情報を読出し結果として出力する。
【００２６】
前記した出力部１００は、例えばＢＬからＨｉが、ＢＬｂからＬｏが供給されるとＨｉをＤＯ０として出力し、ＢＬからＬｏが、ＢＬｂからＨｉが供給されるとＬｏをＤＯ０として出力する。更に、前記した出力部１００は、ＢＬからＨｉが、ＢＬｂからもＨｉが供給されても、ＨｉをＤＯ０として正しく出力する。
【００２７】
ここで、メモリアレイ部４０に配列するメモリセルを図１を用いて説明する。メモリアレイ部４０の各メモリセル４１、４２、４３、４４、４５、４６、４７の内部構成は、図１に示すメモリセル２０と同じである。
メモリセル２０は、２個のインバータ２７および２８と、遮断回路としてのスイッチ、つまり２個のＮＭＯＳ（以降、単位Ｎ２３およびＮ２４と称す）とを備える。
インバータ２７の入力はＮ２３が設けられたＢＬに接続しており、該ＢＬにはインバータ２８からの出力が接続している。インバータ２７からの出力は、Ｎ２４が設けられたＢＬｂに接続しており、該ＢＬｂはインバータ２８の入力に接続している。ＢＬに設けられたＮ２３のゲートは、ＷＬに接続されており、ＢＬｂに設けられたＮ２４のゲートは、ＷＷＬに接続されている。
【００２８】
前記ビット線対（ＢＬおよびＢＬｂ）は、メモリセル２０にアクセスするとき、つまり該メモリセルで保持するビット情報の読出しや、該メモリセルへのビット情報の書込みを行うとき、何れか一方のビット線がイネーブルのとき、他方のビット線がアンネーブルとなる。例えば、Ｈｉを伝送するＢＬに対し、ＢＬｂはＬｏを伝送する。
ＷＬは、イネーブルおよびアンネーブルで構成される１周期の信号であって、メモリセルに対するアクセスに応じて、その都度生成される。
ＷＬがイネーブル状態にあるとき、つまりメモリセルにアクセスするとき、該ＷＬがゲートに接続しているＮ２３がＯＮすることにより、ＢＬとインバータ２８の出力との遮断が解除される。一方、ＷＬがアンネーブル状態にあるとき、Ｎ２３がＯＦＦすることにより、ＢＬとインバータ２８の出力とが遮断される。
【００２９】
ＷＷＬは、メモリセルに書込みを行うときのみイネーブルとなる。ＷＷＬがイネーブル状態にあるとき、該ＷＷＬがゲートに接続しているＮ２４がＯＮし、ＢＬｂと、インバータ２８の入力およびインバータ２７の出力との遮断が解除され、ＷＷＬがアンネーブル状態にあるとき、Ｎ２３がＯＦＦし、ＢＬｂと、インバータ２８の入力およびインバータ２７の出力とが遮断される。
一方のインバータ２７に接続するＢＬを遮断し、他方のインバータ２８に接続するＢＬｂも遮断することにより、一方のインバータ２７と他方のインバータ２８とで構成されるセルにビット情報が保持される。
【００３０】
このように動作するメモリセル２０において、予めＬｏをビット情報として保持しているメモリセル２０に対し、Ｈｉをビット情報として書込みした後、書込みしたビット情報を読み出す動作を図５に示すタイミングチャートを用いて説明する。
メモリセルの書込みに先立ち、各ビット線（ＢＬおよびＢＬｂ）にプリチャージが行われる。このとき、ＰＲＣＢ＿ＩＮがアンネーブル状態となり、プリチャージ制御信号生成部５０でアンネーブル状態のＰＲＣＢ１およびＰＲＣＢ２が生成され、該ＰＲＣＢ１の制御を受けた図４に示されているＰ１およびＰ２がＯＮし、ＰＲＣＢ２の制御を受けるＰ５およびＰ６もＯＮしプリチャージのためのＶＤＤがビット線対（ＢＬＭ０およびＢＬＭ０ｂ、ＢＬ０およびＢＬ０ｂ）に供給される。
【００３１】
このとき、ワード線デコード部３０で生成されるＷＬおよびＷＷＬはアンネーブル状態であり、これらの信号に基づいて制御されるＮ２３およびＮ２４はＯＦＦしている。従って、ビット線対に印加されるプリチャージの電位をセルから遮断することができ、セルで保持するビット情報がプリチャージで書き換えられることはない。
プリチャージ後、ＷＬおよびＷＷＬがイネーブル状態となり、書込みに先立ちメモリセル２０に保持しているビット情報が前記ビット線対に伝送され、これにより図５に示す半導体集積装置で消費される電流（以降、ＩＤＤと称す）が上昇する。その後、ＷＲ＿ＩＮおよびＷＲＥＮがイネーブル状態になると、書込み制御信号生成部６０は、イネーブル状態のＷと、アンネーブル状態のＷＢとを伝送部９０へ出力する。該信号を受け入れた伝送部９０は、Ｄ０＿ＩＮがアンプ８０で増幅されたＤ０に基づいて、Ｈｉを示すビット情報をＢＬ０に供給しＢＬ０ｂにＬｏを示すビット情報を供給する。この供給によりＩＤＤが再び増加する。
【００３２】
このとき、図１に示すメモリセル２０において、Ｈｉを示すビット情報がＢＬを介してメモリセル２０に供給される。また、メモリセル２０のＮ２３がＷＬに基づいてＯＮし遮断が解除され、ＢＬを介してセルの一方へＨｉが供給される。該Ｈｉを示すビット情報は、第１のカラムおよび第２のカラムから何れか一方を選択するための制御を行うＹ０およびＹ１に基づいてＮ１およびＮ２とＮ３およびＮ４とが動作することにより、ＮＭＯＳの閾値（以降、Ｖｔと称す）だけ電圧降下している。
【００３３】
一方、Ｌｏを示すビット情報がＢＬｂを介してメモリセル２０に供給されるとき、ＷＷＬに基づいてＮ２４がＯＮし遮断が解除され、ＢＬｂを介してセルの他方へＬｏが供給される。Ｌｏがセルの他方から供給されることにより、該信号を受け入れたインバータ２８からＨｉが出力され、セルの一方へ供給されるＨｉを示すビット情報と同じとなり、このＨｉを示すビット情報をセルの一方に接続されたＢＬを介して出力することで、セルに保持しているビット情報を読み出すことができる。
【００３４】
ビット情報がセルに保持されると、読出しに先立つプリチャージを行うためにＷＬ、ＷＷＬがアンネーブル状態となり、Ｎ２３およびＮ２４が遮断される。その後、ビット線対にプリチャージが行われ、これに伴いＩＤＤが上昇する。
遮断期間中に、ＢＬおよびＢＬｂにプリチャージが行われた後、イネーブル状態のＷＬがＮ２３に供給される。これにより、Ｎ２３がＯＮしてセルに保持するＨｉを示すビット情報がＢＬを介して出力される。このとき、ＷＷＬは、アンネーブル状態のままであり、つまりＮ２４はＢＬｂを遮断した状態であり、読出しに先立ちプリチャージされた電位がＢＬｂにそのまま保持されている。
つまり、メモリセル２０へＨｉを示すビット情報を書込みした後、このビット情報を読み出すとき、一方のＢＬからＨｉを示す電位が出力され、他方のＢＬｂもＨｉを示す電位が図４の出力部１００へ出力されている。
【００３５】
ＢＬおよびＢＬｂを介して、共にＨｉを示す信号を受け入れる出力部１００は、前記したようにＢＬがＨｉおよびＢＬｂがＨｉの信号を受け入れても、正しくＨｉを示すビット情報を読出し結果として出力する。従って、メモリセル２０にＨｉを示すビット情報を書込みした後、該ビット情報を読み出すとき、Ｎ２４がＢＬｂの遮断を解除しなくとも、つまりＢＬｂを開放しなくとも、メモリセルに保持しているＨｉを示すビット情報を正しく読み出すことができる。またＢＬｂを開放しないことから、ビット情報を読み出すときにＢＬｂの電位が降下することで生じる電流の消費を低減することができる。
【００３６】
前記したように、読出しに先立ちＢＬｂにプリチャージされた電位はＢＬｂが開放されないことから保持されたままである。従って、メモリセルに対し次のアクセス（図５のタイミングチャートでは、１つまりＬｏを示すビット情報の書込み）に先立つプリチャージで、ＢＬｂに電圧を印加することができない。これにより、ＢＬｂには、電位を印加するための電流が消費されず、消費電流量を低減することができる。
【００３７】
前記したように、具体例１の半導体集積装置１０によれば、Ｈｉを示すビット情報を読み出すとき、ＢＬｂが接続されるメモリセルで電位の開放がＷＬに基づいて遮断されることにより、充放電の回数を抑えることができ電流消費を低減することができる。
【００３８】
〈具体例２〉
次に、出力部１００への不必要な動作を招く信号を遮断する遮断部１１２を設けたメモリアレイ部１１０を備えた半導体集積装置を説明する。
具体例２の半導体集積装置は、図２に示した具体例１の構成に、遮断制御信号生成部６１を新たに設けた構成である。具体例１では、書込み制御信号生成部６０で生成されるＷＢを用いてメモリアレイ部を制御したが、該ＷＢに代えて具体例２では、遮断制御信号生成部６１で生成される遮断制御信号（以降、ＷＳと称す）を用いてメモリアレイ部１１０の制御を行う。
【００３９】
遮断制御信号生成部６１は、図９に示すようにＮＡＮＤ回路であり、プリチャージの制御を行うＰＲＣＢ２と、書込み期間を示すＷＲ＿ＩＮとを受け入れ、演算を行いその結果をＷＳとして出力する。従って、ＷＳは、図７のタイミングチャートに示すように、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけアンネーブルとなる。このアンネーブル状態の信号に基づいて遮断部１１２がビット線対を遮断する。
【００４０】
該遮断部１１２が設けられたメモリアレイ部１１０を図を用いて説明する。メモリアレイ部１１０は、図６に示されているように、複数のメモリセル群で構成されているが、その他のメモリセル群も構成が同じであることから、メモリセル群Ａのみを説明する。
メモリセル群Ａは、具体例１と同様にビット線対（ＢＬＭ０およびＢＬＭ０ｂとＢＬ０およびＢＬ０ｂ）を介して配列するメモリセルと、ビット線対を介して読み出されたビット情報をラッチして出力する出力部１００と、該出力部に接続するビット線対をＷＳに基づいて遮断する遮断部１１２と、前記した具体例１の伝送部９０に代わる新たな入力部１１１とで構成されている。具体例２のメモリセル２１は、図８に示すように２個のインバータで構成されるセルの一方に接続するＢＬを遮断するためのＮＭＯＳ（以降、Ｎ１０と称す）と、セルの他方に接続するＢＬｂを遮断するためのＮＭＯＳ（以降、Ｎ１１と称す）とが共にＷＬ信号のみで制御されており、従来からよく知られたメモリセルである。
【００４１】
遮断部１１２は、ＷＳに基づいてＢＬｂを遮断するＮＭＯＳ（以降、Ｎ５と称す）と、ＷＳに基づいてＢＬを遮断するＮＭＯＳ（以降、Ｎ６と称す）とで構成されている。
図７には、遮断部１１２により遮断される出力部１００側のＢＬをＢＬＯ０とし、同様にＢＬｂをＢＬＯ０ｂとする該各ビット線が図示されている。
遮断部１１２は、ＷＳに基づく制御が行われることにより、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけ出力部１００へ接続するＢＬおよびＢＬｂを遮断する。これにより、書込み期間中にＢＬおよびＢＬｂに基づいて出力部がラッチ動作することを防ぐことができる。
【００４２】
入力部１１１は、Ｄ０を受け入れて反転信号を生成する第１のインバータと、該インバータからの出力が二分され、一方がＮＭＯＳ（以降、Ｎ８と称す）を介してＢＬｂ（図６にＢＬｂ０と表記）に接続され、他方を受け入れて反転し、つまり反転信号からＤ０を出力する第２のインバータと、該インバータからの信号を２分岐して、その一方がＮＭＯＳ（以降、Ｎ７と称す）を介してＢＬ（図６にＢＬ０と表記）に接続され、他方がＮＭＯＳ（以降、Ｎ９と称す）を介してＢＬ（図６にＢＬＯ０と表記）に接続されている。
前記したＮ７、Ｎ８およびＮ９は、Ｗに基づいて制御される。つまり、Ｗがイネーブル状態のとき、Ｎ７、Ｎ８およびＮ９の遮断が解除され、メモリセルへ書き込むためのビット情報が各ビット線対に供給される。
【００４３】
このような構成を有するメモリアレイ部１１０を備えた半導体集積装置において、予めＬｏをビット情報として保持しているメモリセル２０に対し、Ｈｉをビット情報として書き込みした後、書き込みしたビット情報を読み出す動作を図６を参照しながら説明する。
Ｈｉを示すビット情報の書込みに先立ち、前記した具体例１と同様にプリチャージ後、ＷＬがイネーブル状態となり、書込みに先立ちメモリセル２１に保持しているビット情報が前記ビット線対に伝送される。
しかし、このとき遮断部１１２が、アンネーブル状態のＷＳ信号に基づいてビット線対を遮断することにより、出力部１００に信号が入力されず、信号をラッチするための出力部１００は作動しない。従って、遮断部１１２の制御により、出力部１００が不必要に作動しないことから、ＩＤＤが低減される。
【００４４】
その後、Ｗがイネーブル状態になり、ビット線対にビット情報が供給され、メモリセル２１にＨｉを示すビット情報が保持される。このときも、ＷＳ信号がアンネーブル状態にあり、該ＷＳ信号に基づいて遮断部１１２がビット線対を遮断する。これにより、出力部１００は不必要な作動を行わないことから、ＩＤＤが低減される。
【００４５】
メモリセル２１にＨｉを示すビット情報が保持された後、該ビット情報の読出しに先立ち、ＰＲＣＢ１およびＰＲＣＢ２がアンネーブル状態となりプリチャージが行われる。このとき、入力部１１１のＮ７、Ｎ８およびＮ９はアンネーブル状態のＷ信号の制御を受けてＯＦＦとなる。従って、入力部１１１内にプリチャージのための電圧の印加を防ぐことができ、電圧印加で生じるＩＤＤの増加を抑えることができる。
プリチャージが終了すると、ＷＬがイネーブルとなり、メモリセル２１に保持するビット情報が前記した具体例１と同様に出力部１００を介して読み出される。
【００４６】
具体例２の半導体集積装置によれば、出力部１００が無駄に作動することを防止する遮断部１１２を設けることにより、メモリセルに対する書込み実行期間だけ、信号が出力部１００へ供給されることから、出力部１００が不必要に動作することがなく、消費電流を低減することができる。
【００４７】
〈具体例３〉
プリチャージの電位供給端からビット線対を遮断し、この遮断でビット線対に保持される電位を均等化するイコライズ部１１３を新たに設けた半導体集積装置を説明する。
具体例３のメモリアレイ部１２０は、図１０に示すように、具体例１のメモリアレイ部１１０の構成にプリチャージの制御を行う第３のプリチャージ制御信号（以降、単にＰＲＣＢ３と称す）に基づいて動作するイコライズ部１１３が設けられている。
【００４８】
イコライズ部１１３は、ＰＲＣＢ３に基づいて、ＢＬを介して供給されるプリチャージのためのＶＤＤを遮断制御する第１のＰＭＯＳ（以降、Ｐ１と称す）と、ＢＬｂを介して供給されるプリチャージのためのＶＤＤを遮断制御する第２のＰＭＯＳ（以降、Ｐ２と称す）と、ＰＲＣＢ１に基づいて、前記ＢＬと前記ＢＬｂとの電気的接続を遮断制御するＰＭＯＳ（以降、Ｐ７と称す）とを備える。
前記イコライズ部１１３は、ＰＲＣＢ３がアンネーブル状態にあるとき、遮断を解除してＶＤＤをＢＬおよびＢＬｂに供給し、その後ＰＲＣＢ３がイネーブル状態になるとＶＤＤの供給を停止する。このとき、プリチャージされたビット線対（ＢＬおよびＢＬｂ）と、メモリセル２１との間でプリチャージの電位が保持される。このビット線対に保持される電位は、アンネーブル状態のＰＲＣＢ１に基づいて動作するＰ７によりＢＬおよびＢＬｂ間の遮断が解除され、均等化される。
【００４９】
ＰＲＣＢ３を生成するＰＲＣＢ３生成部６２は、図１１に示すように、ＰＲＣＢ＿ＩＮをクロックとして受け入れ、反転リセット入力端子（以降、ＲＢと称す）を備えたＤフリップフロップと、ＲＢに信号を供給するＮＯＲ回路と、前記Ｄフリップフロップで生成した信号を受け入れるＮＡＮＤ回路とを備える。
前記ＮＯＲ回路は、イネーブル状態で半導体集積装置の電源ダウンを示す信号（以降、ＰＤと称す）とＷＲＥＮとを受け入れた演算結果を出力する。
前記ＮＡＮＤ回路は、ＰＲＣＢ＿ＩＮの逆相を示す信号（以降、ＰＲＣと称す）と前記Ｄフリップフロップの反転出力端子（以降、ＱＢと称す）からの出力とを受け入れた演算結果を、図１２に示すＰＲＣＢ３として出力する。これにより、ＰＲＣＢ３は、連続する読出し周期において、第１回目の読出しに先立つプリチャージ期間でアンネーブル状態となり、第１回目の読出し期間にイネーブル状態となる。その後、第２回目の読出しに先立つプリチャージ期間もイネーブル状態を保持し続け、第２回目の読出し期間の終了でアンネーブルとなる。
【００５０】
図１２（ａ）は、Ｌｏを示すビット情報を保持するメモリセルにＨｉを示すビット情報を書き込み、該情報を読み出した後、Ｌｏを示すビット情報を書き込み、該情報を読み出すタイミングチャートである。このとき、ＰＲＣＢ３は、ＰＲＣＢ１およびＰＲＣＢ２と同様な周期で出力される。
一方、図１２（ｂ）は、例えば図１０のメモリセル２１からＨｉを示すビット情報を読み出し、次にメモリセル２３からＬｏを示すビット情報を読み出し、その後メモリセル２１からＨｉを示すビット情報を読み出すタイミング、つまり連続読出しのタイミングチャートを示している。アンネーブル状態をプリチャージ期間としイネーブル状態を読出し期間とするＰＲＣＢ１およびＰＲＣＢ２の周期構成と異なり、ＰＲＣＢ３は３連続読出しのとき２回目のプリチャージ期間がイネーブル状態の信号である。このイネーブル期間をイコライズ期間と称し、該イコライズ期間における半導体集積装置の動作を中心に説明する。
【００５１】
メモリアレイ部１２０を備えた半導体集積装置において、図１２（ａ）に示されているように、ビット情報を書き込みした後、該情報を読み出す動作は、具体例２と同じであることから説明を割愛し、図１２（ｂ）に示されているように、３連続の読出し動作を説明する。
メモリセルからビット情報を読み出す動作は、前記した具体例と同様にＰＲＣＢ１、ＰＲＣＢ２およびＰＲＣＢ３がアンネーブル状態のとき、プリチャージが行われ、その後メモリセルに保持するビット情報がビット線対を介して出力部１００へ出力され、該情報をラッチした出力部１００は、読み出したビット情報を出力する。
【００５２】
ＰＲＣＢ３がイネーブル状態を保持したまま次のビット情報の読出しが行われ、ＰＲＣＢ３に基づいて動作するイコライズ部１１３のＰ１およびＰ２は、ＶＤＤの供給を遮断し続ける。これによりビット情報の読出しで、ＢＬ（図１２（ｂ）ではＢＬＭ０と表記）にメモリセルから供給された電位（ビット情報）が保持される。このとき、ＰＲＣＢ１がアンネーブル状態になり、該信号に基づいて動作するイコライズ部１１３のＰ７がＢＬおよびＢＬｂ（図１２（ｂ）ではＢＬＭ０ｂと表記）間の遮断を解除する。これにより、ＢＬに保持している電位がＢＬへ分配され、ＢＬおよびＢＬｂの電位が均等化される。
【００５３】
この均等化された電位は、プリチャージのためのＶＤＤの約１／２である。この１／２ＶＤＤの電位をプリチャージ電圧として、メモリセルからビット情報を読み出す。これにより、イコライズ部１１３で均等化された１／２ＶＤＤレベルをプリチャージとしてビット情報を読み出すことにより、ＶＤＤレベルまでプリチャージの電位を上げる必要がなく、消費電流の量を低減することができる。
【００５４】
具体例３の半導体集積装置によれば、イコライズ部１１３を設けることにより、連続読出しの２回に１回はプリチャージのための電位をＢＬおよびＢＬｂ間で均等化した電位により、該電位をプリチャージとしてビット情報を読み出すことから、消費電流を低減することができる。
【００５５】
〈具体例４〉
次に、具体例３のイコライズ部１１３において、プリチャージの電位供給端に接続するビット線対を遮断するＰＭＯＳに代えて、ＮＭＯＳを用いてビット線対を遮断するイコライズ部１１４を設けたメモリアレイ部１３０を備えた半導体集積装置を説明する。
具体例４のメモリアレイ部１３０は、図１３に示すように、プリチャージの制御を行う制御信号（以降、単にＰＲＣ１と称す）に基づいて、プリチャージの電位供給端に接続するＢＬを遮断するＮＭＯＳ（以降、Ｎ１０と称す）および電位供給端に接続するＢＬｂを遮断するＮＭＯＳ（以降、Ｎ１１と称す）と、ＰＲＣＢ１に基づく制御によりＢＬおよびＢＬｂ間を遮断するＰ７とで構成されたイコライズ部１１４を備えている。
【００５６】
Ｎ１０およびＮ１１の制御を行うＰＲＣ１は、図１４に示されているＰＲＣ１生成部６３で生成される。
ＰＲＣ１生成部６３は、図１４に示すように、ＰＲＣＢ＿ＩＮをクロックとして受け入れ、ＲＢを備えたＤフリップフロップと、ＲＢへＰＤの反転信号を出力するためのインバータと、前記Ｄフリップフロップで生成した信号およびＰＲＣを受け入れるＮＡＮＤ回路と、該ＮＡＮＤ回路から出力された信号を反転出力するインバータとを備える。ＰＲＣ１生成部６３は、図１５に示すように、メモリセルに対するアクセス２周期において、前段のアクセス周期内のプリチャージ期間だけイネーブル状態となり、その後アンネーブル状態が続くＰＲＣ１を生成する。
【００５７】
次に、イコライズ部１１４を設けたメモリアレイ部１３０の動作を説明する。Ｌｏを示すビット情報を保持するメモリセルにＨｉを示すビット情報を書き込み、該情報を読み出した後、Ｌｏを示すビット情報を書き込み、該情報を読み出すタイミングチャートが図１５に示されている。
書込みに先立つプリチャージが行われるべく、イネーブル状態のＰＲＣ１に基づいてイコライズ部１１４のＮ１０はプリチャージ電位の供給端に接続するＢＬの遮断を解除し、該ＰＲＣ１に基づいてイコライズ部１１４のＮ１１はプリチャージ電位の供給端に接続するＢＬｂの遮断を解除する。
【００５８】
このとき、ＰＲＣＢ１はアンネーブル状態であり、該信号に基づいてイコライズ部１１４のＰ７は、ＢＬおよびＢＬｂ間の遮断を解除する。その後、ＰＲＣＢ１がイネーブル状態となり、ＢＬおよびＢＬｂ間が遮断され、ＰＲＣ１がアンネーブル状態になりプリチャージの供給端からＢＬおよびＢＬｂが遮断された後、メモリセル２１にＨｉを示すビット情報が書き込まれる。このとき、ＷＳに基づき動作する遮断部１１２により、出力部１００に接続するビット線対からの供給を遮断することから、出力部１００の動作を停止することができ、消費する電流量を低減することができる。
【００５９】
その後、ビット情報を読み出すためのプリチャージを行うべく、ＰＲＣＢ１がアンネーブル状態となり、ＢＬおよびＢＬｂ間の遮断が解除される。このとき、ＰＲＣ１は、アンネーブル状態を保持しており、プリチャージの供給端からＢＬおよびＢＬｂが遮断された状態が保持されている。これにより、ＢＬ（図１５にＢＬＭ０で表記）に印加されているＶＤＤ−ｖｔ（ｖｔは、ＮＭＯＳの閾値）で示される電位がＢＬおよびＢＬｂ（図１５にＢＬＭ０ｂで表記）に分配される。これにより、ＢＬおよびＢＬｂには、１／２（ＶＤＤ−ｖｔ）レベルの電位で均等化が行われ、該電位をプリチャージとしてビット情報を読み出す。これにより、プリチャージの電位をＶＤＤレベルまで上げることなく、低消費電流でもってビット情報を読み出すことができる。
【００６０】
Ｈｉを示すビット情報の読出し後、Ｌｏを示すビット情報を書き込み、該情報を読み出すときも前記したと同様にイコライズが行われ、低消費電流での書込み読出しが行われる。
従って、具体例４の半導体集積装置によれば、ＰＲＣ１およびＰＲＣＢ１に基づいて動作するイコライズ部１１４により、プリチャージとイコライズとを交互に繰り返すことから、消費する電流量を低減することができる。
更に、具体例４の半導体集積装置によれば、イコライズ部１１４の構成にＮＭＯＳを用いることにより、ＰＭＯＳと比較して集積に要する面積を低減することができ、半導体集積装置のパッケージサイズを小型化することができる。
【００６１】
【発明の効果】
前記したように、本発明の半導体集積装置によれば、ビット情報を読み出すとき、ビット線への出力を遮断する遮断回路を設けることにより、ビット線の充放電の回数を低減することができ、消費電流を低減することができる。
前記したように、本発明の半導体集積装置によれば、ビット情報を出力する出力部に接続されたビット線対に遮断部を設けることにより、読出し時以外に前記出力部への信号供給が遮断されることから、不必要に出力部が作動することを防ぐことができ、消費電流を低減することができる。
更に、本発明の半導体集積装置によれば、プリチャージしたビット線を遮断し、遮断で保持される電位を対均等化するイコライズ部により、均等化した電位でもってメモリセルに対しアクセスを行うことから、プリチャージを高電位に行うことを回避することができ、消費電流を低減することができる。
【図面の簡単な説明】
【図１】具体例１のメモリセルを示す回路図である。
【図２】本発明の半導体集積装置を示す回路および機能ブロック図である。
【図３】ワード線デコード部の回路図である。
【図４】具体例１のメモリアレイ部を示す回路図である。
【図５】具体例１のタイミングチャートである。
【図６】具体例２のメモリアレイ部を示す回路図である。
【図７】具体例２のタイミングチャートである。
【図８】メモリセルの回路図である。
【図９】遮断制御信号生成部を示す回路図である。
【図１０】具体例３のメモリアレイ部を示す回路図である。
【図１１】ＰＲＣＢ３生成部を示す回路図である。
【図１２】具体例３のタイミングチャートである。
【図１３】具体例４のメモリアレイ部を示す回路図である。
【図１４】ＰＲＣ１生成部を示す回路図である。
【図１５】具体例４のタイミングチャートである。
【符号の説明】
２０メモリセル
２７インバータ
２８インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated device, and more particularly to a storage device called SRAM (Static Random Access Memory).
[0002]
[Prior art]
An SRAM as a semiconductor integrated device includes a plurality of memory cells, and a bit line pair is connected to each memory cell. Bit information indicating the presence or absence of a potential is written into the memory cell via the bit line pair, or bit information held in the memory cell is read out. Such access such as writing and reading to the memory cell is performed after applying a potential called precharge to the bit line pair in advance. By performing the precharge, the memory cell can be accessed at high speed. After the precharge is performed as described above, the bit information read from the memory cell is output through the output unit. Such semiconductor integrated devices are disclosed in Patent Document 1 and Patent Document 2.
[0003]
[Patent Document 1]
JP-A-11-86561
[Patent Document 2]
Japanese Patent Laid-Open No. 11-353880
[0004]
[Problems to be solved by the invention]
However, in the conventional semiconductor integrated device, for example, when reading bit information from a memory cell, if one bit line transmits bit information indicating Hi, the other bit line transmits bit information indicating Lo. That is, the potential is released so as to discharge the charge applied to any one of the pre-charged bit line pairs. Therefore, when the next access to the memory cell is performed, it is necessary to reapply the charge by precharging performed in advance.
As described above, since the charging and discharging of the bit line pair are repeated, it has been desired to reduce the power consumed by the semiconductor integrated device. In addition, although the bit information is written in the memory cell, the output unit operates and current consumption increases.
In view of the above problems, an object of the present invention is to provide a semiconductor integrated device capable of reducing current consumption.
[0005]
[Means for Solving the Problems]
  The present invention adopts the following configuration in order to solve the above points.
  A memory cell for holding bit information, a pair of bit lines for writing and reading the bit information to and from the memory cell, and for precharging the pair of bit lines immediately before the writing and reading In a semiconductor integrated device including a power supply for supplying a constant voltage to each bit line, the memory cell is disconnected from the pair of bit lines at the time of precharging, and the memory cell and the pair of bit lines are disconnected at the time of writing. And the bit information is written to the memory cell, and is connected to the pair of bit lines, and the one of the bit lines is read at the time of reading. And an output unit for selecting and outputting the bit information fetched from the bit line.
[0006]
The cutoff circuit is a switch, and the switch is turned off in synchronization with the end of precharge in writing to the memory cell, and is turned on in synchronization with the start of precharge when the next writing to the memory cell is performed. Can operate based on the switch control signal.
[0007]
  in frontRecordBreaking circuitPrecharged to write new bit information to the memory cellA pair ofbitLines andCut off the connection with the output unit until the next writingRukoAnd features.
[0008]
  AboveReads bit information held in memory cell continuously for 2 cyclesOnlyFirst readOnlyA precharge was madeA pair ofbitWire the power supplyAnd then shut off at the next readoutA pair ofbitOn the lineAn equalizing unit that equalizes the held potential to each of the bit lines is provided.
[0009]
  Above2 consecutive cycles to memory cellwriting, Precharge was done on the first accessA pair ofbitWire the power supplyIs blocked by the next access.A pair ofbitOn the lineAn equalizing unit that equalizes the held potential to each of the bit lines is provided.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
  <Specific example 1>
  The semiconductor integrated device 10 of the present invention includes a memory cell 20, and a circuit constituting the memory cell 20 is shown in FIG. The semiconductor integrated device 10 of the present invention is a storage device such as an SRAM for temporarily holding data processed by a digital filter, for example, and its configuration is shown in FIG. 2 as a circuit function block.
  A semiconductor integrated device 10 of the present invention shown in FIG. 2 decodes a plurality of address lines (hereinafter simply referred to as Ain) to which an address signal is supplied from a host device, and first word signal (hereinafter simply referred to as WL). ) And a second word signal (hereinafter simply referred to as WWL).signalDecoding unit 30 and word output from word line decoding unit 30signalA memory array unit 40 that selects a desired memory cell from a plurality of memory cells and accesses the selected memory cell for writing or reading bit information indicating the presence or absence of a potential, and the memory array unit In order to input / output bit information to / from 40 memory cells, a precharge signal (hereinafter simply referred to as PRCB_IN) is received and a first precharge control signal (hereinafter simply referred to as PRCB1) for controlling precharge described later. ) And a second precharge control signal (hereinafter simply referred to as PRCB2), and outputs the signals to the memory array unit 40, and a period in which bit information is written in the memory cell 20. A signal indicating WR (hereinafter simply referred to as WR_IN) and write permission during WR_IN is enabled A first write control signal (hereinafter simply referred to as W) and a second write control signal (hereinafter simply referred to as W) that receive a signal (hereinafter simply referred to as WREN) and perform control for writing bit information into the memory cell 20. , Simply referred to as WB), and outputs one of the signals to the memory array unit 40 and a column for selecting one of the two columns of memory cells. A selection signal generation unit 70 for generating a first selection signal (hereinafter simply referred to as Y0) and a second selection signal (hereinafter simply referred to as Y1), and outputting the signals to the memory array unit 40; And an amplifier 80 which is a buffer amplifier for bit information to be written into the cell.
[0011]
As shown in FIG. 3, the word line decoding unit 30 includes a plurality of Ain (first signal is 0, from 0 to n), a signal indicating the start of precharge (hereinafter referred to as PRCB_ST), WR_IN And a plurality of inverters and a plurality of NAND circuits to output WL (first signal is 0, 0 to m) and WWL (first signal is 0, 0 to m) It consists of
The inverter receives Ain0 and outputs an inverted signal (hereinafter simply referred to as A0b) to the NAND circuit. The NAND circuit accepts a signal based on a plurality of address lines and PRCB_ST synchronized with the precharge signal in addition to the above-described A0b, performs a logical operation, and outputs the result to the inverter. The inverter that accepts the operation result inverts the result to generate a signal for accessing a desired memory cell from a plurality of memory cells, that is, WL0 in synchronization with the precharge signal.
[0012]
The address line used to generate WL0 is also supplied to other NAND circuits. In addition to these address lines, the NAND circuit receives PRCB_ST synchronized with the precharge signal and WR_IN indicating the write period, performs a logical operation, and outputs the result to the inverter. The inverter that receives the operation result inverts the result. As a result, the same memory cell as WL0 is accessed, and a signal indicating a precharge period during the writing period for the memory cell, that is, WWL0 is generated.
[0013]
The precharge control signal generation unit 50 includes a four-stage inverter that accepts PRCB_IN from a host device, a NOR circuit that accepts a signal branched from WB through the inverter, and an output from the four-stage inverter, And two inverters for bifurcating the output from the NOR circuit and inverting and outputting each branch signal.
Here, PRCB_IN will be described in detail. The PRCB_IN is a signal indicating a period of precharge prior to access such as writing and reading to the memory cell, and one period of PRCB_IN indicates a period of one access to the memory cell. That is, it indicates a period for performing precharge when PRCB_IN is disabled, and indicates a period for performing access to the memory cell when enabled. These two periods are combined to form one cycle. Therefore, access to the memory cell and precharging do not occur simultaneously.
[0014]
The four-stage inverter that accepts the PRCB_IN branches the output of the preceding two-stage inverter, outputs one to the word line decoding unit 30 as PRCB_ST, and supplies the other to the subsequent two-stage inverter. Since PRCB_ST is a signal obtained by inverting PRCB_IN with the first inverter and inverting the inverted signal with the second inverter, the phase is restored to the original and is the same as PRCB_IN. However, PRCB_ST has a slight delay caused by passing through a plurality of inverters.
The NOR circuit that receives the signal output from the four-stage inverter that has received PRCB_IN and the signal branched from WB indicating the write control performs a logical operation. The calculation result is branched into two, and the branched signals are generated as PRCB1 and PRCB2 via the inverters, respectively. PRCB1 and PRCB2 are substantially the same because they are signals obtained by inverting and outputting two branched signals through an inverter. PRCB1 and PRCB2 are signals obtained by delaying PRCB_IN through a plurality of inverters. Accordingly, by performing precharge control based on this delayed signal, the start of precharge is delayed a little. As a result, it is possible to prevent the potential of the bit line pair from changing due to the precharge potential when accessing the memory cell.
[0015]
The write control signal generation unit 60 receives a WR_IN indicating a write period for the memory cell in the enabled state and a WREN indicating the write permission in the enabled state within the period, and an inverter for inverting an output from the NAND circuit And an inverter that splits a signal output from the inverter into two and accepts one of them to generate an inverted signal as WB. The other signal branched in two is output as W.
Since WB is a signal generated through an inverter, and W is a signal output without passing through the inverter, the enable state and the enable state are opposite to each other, and W and WB are for the memory cell. The write permission period within the write period is shown. This permission period is a signal that is slightly delayed from WREN by passing through a plurality of inverters.
[0016]
The selection signal generation unit 70 includes an inverter that receives the disable Y_IN from the host device, and an inverter that receives one of the two outputs of the inverter and outputs an inverted signal as Y1.
Y_IN input to the selection signal generation unit 70 is a signal for selecting one of the two columns in the memory array unit in which a plurality of memory cells are arranged in units of two columns. There is a memory cell to be accessed in a column. That is, the selection signal generation unit 70 generates Y0 and Y1 for selecting any one column from the two columns in which the memory cells are arranged based on Y_IN.
[0017]
The amplifier 80 is provided according to the number of output terminals of the host device that supplies bit information in parallel. For example, when the first output terminal of the host device is set to 0, the amplifier 80 is provided up to x. The number of amplifiers 80 is set from 0 to x, with the first amplifier being 0 as in the case of the output terminal.
Each amplifier 80 described above amplifies bit information (hereinafter referred to as D0_IN) from the first output terminal of the host device, and supplies the amplified bit information (hereinafter referred to as D0) to the memory array unit 40. The bit information (hereinafter referred to as Dx_IN) from the x-th output terminal is amplified, and the amplified bit information (hereinafter referred to as Dx) is supplied to the memory array unit 40.
The signals generated by the above-described units 30, 50, 60 and 70 and the bit information amplified through the amplifier 80 are supplied to the memory array unit 40.
[0018]
Next, a circuit diagram of the memory array section 40 in which each memory cell is arranged is shown in FIG. 4 and will be described in detail.
FIG. 4 shows a memory cell group A as the first memory cell group and a memory cell group X as the xth memory cell group (the memory cell group A and the memory cell group X). The memory cell groups between are omitted in the figure).
Each memory cell group is arranged in units of two columns, one being a first column and the other being a second column. In the first column, memory cells receiving each of WL0 to WLm are arranged (the memory cells between WL0 and WLm are omitted in the figure). Each memory cell accepts WWL corresponding to 0 to m.
For example, in the first column of the memory cell group A, a memory cell 41 that accepts WL0 and a memory cell 42 that accepts WLm are shown, and these memory cells are represented by a first bit line (indicated by BLM0) and a second bit. They are connected by a bit line (indicated by BLM0b).
[0019]
WL0 and WWL0 input to the memory cell 41 are also connected to the memory cell 43 in the same row of the second column of the memory cell group A via the memory cell 41, and the above WLm and WWLm are described above. The memory cell 42 is connected to the memory cell 44 in the same row in the second column of the memory cell group A. This connection in the row direction extends to the memory cell group X. For example, in the first column of the memory cell group X, a memory cell 45 to which WL0 and WWL0 are connected and a memory cell 46 to which WLm and WWLm are connected are provided. In the second column of the memory cell group X, a memory cell 47 to which WL0 and WWL0 are connected and a memory cell 48 to which WLm and WWLm are connected are shown.
[0020]
Each memory cell is connected to a bit line pair for reading and writing bit information. For example, the memory cells 41 arranged in the first column of the memory cell group A
And the memory cell 42 are connected by a bit line pair.
Also in the second column, memory cells arranged in the same column as described above are connected by bit line pairs, and in the memory cell group X, each memory cell is similarly connected by a bit line pair.
[0021]
One end of the bit line pair connected to the memory cells 41, 43, 45 and 47 is connected to a power source (hereinafter referred to as VDD) for precharging, and each bit line is controlled based on PRCB1. A switch is provided. This switch is a PMOS. For example, a first bit line (hereinafter referred to as BL) connected to the memory cell 41 is provided with a PMOS (hereinafter referred to as P1) as the switch. A bit line (hereinafter referred to as BLb) is provided with a PMOS (hereinafter referred to as P2) as a switch. Similarly, P3 is provided in BL of the memory cell 43, and P4 is provided in BLb. Thereafter, similar switches are provided in the memory cell 45 and the memory cell 47 in the same manner. Since the configuration of the memory cell group X is the same as that of the memory cell group A, the description of the memory cell group X will be omitted hereinafter.
[0022]
VDD is applied to the memory cell 42 and the memory cell 44 via BL, and similarly, VDD is applied to the memory cell 42 and the memory cell 44 via BLb (denoted BL0b). Each VDD described above is controlled by a switch that operates based on PRCB2. This switch is a PMOS. For example, a BL (hereinafter referred to as P5) for supplying VDD to the memory cells 42 and 44 is provided with a PMOS (hereinafter referred to as P5), and BLb for supplying another VDD. Also, a PMOS (hereinafter referred to as P6) is provided.
[0023]
The BL and BLb of the memory cell 42 are provided with a switch for selecting the first column based on Y0. For example, the BL of the memory cell 42 is provided with an NMOS (hereinafter referred to as N1) as a switch, and the BLb is provided with an NMOS (hereinafter referred to as N2) as a switch.
The BL and BLb of the memory cell 44 are provided with a switch for selecting a memory cell arranged in the second column based on Y1 in which the enable and disable of Y0 are inversely related. For example, the BL of the memory cell 44 is provided with an NMOS (hereinafter referred to as N3), and the BLb is provided with an NMOS (hereinafter referred to as N4).
As described above, by providing a switch that operates based on Y0 and Y1 that are in an enable / disable relationship, either the first column or the second column can be reliably selected.
[0024]
A transmission unit 90 for transmitting D0 from the amplifier to the memory cell based on the control of W and WB is connected to BL and BLb of the memory cells 42 and 44.
The transmission unit 90 inverts D0, a first transfer gate composed of NMOS and PMOS as a control switch for transmitting the inverted D0 to BLb, and further inverts the inverted D0 to restore the original. And an inverter for obtaining D0, and a second transfer gate configured by NMOS and PMOS as a control switch for transmitting D0 output from the inverter to BL.
The NMOS of each of the transfer gates is controlled based on W, and the PMOS is controlled based on WB in which W and enable / disable are inversely related. With the transfer gate composed of PMOS and NMOS, it is possible to prevent a voltage drop caused by a conventionally known NMOS threshold voltage.
[0025]
An output unit 100 for latching and outputting bit information held in the memory cells is connected to BL and BLb of the memory cells 42 and 44.
Output unit 100 has a first NOR circuit that accepts BL from memory cells 42 and 44, and branches the operation result from the NOR circuit into two, accepts one of them, and accepts BLb from memory cells 42 and 44 A second NOR circuit that outputs the calculation result to the first NOR circuit, and an inverter that receives the other of the two branches and outputs the inverted result as read bit information (hereinafter referred to as DO0). As soon as a signal from one of BL and BLb is latched, bit information based on BL is output as a read result.
[0026]
For example, the output unit 100 outputs Hi as DO0 when BL to Hi and BLb and Lo are supplied, and outputs BL as Lo and BL as Hi when BL and Hi are supplied. Further, the output unit 100 described above correctly outputs Hi as DO0 even when Hi is supplied from BL and Hi from BLb.
[0027]
Here, the memory cells arranged in the memory array section 40 will be described with reference to FIG. The internal configuration of each memory cell 41, 42, 43, 44, 45, 46, 47 of the memory array section 40 is the same as the memory cell 20 shown in FIG.
The memory cell 20 includes two inverters 27 and 28 and a switch as a cutoff circuit, that is, two NMOSs (hereinafter referred to as units N23 and N24).
The input of the inverter 27 is connected to the BL provided with N23, and the output from the inverter 28 is connected to the BL. The output from the inverter 27 is connected to BLb provided with N24, and the BLb is connected to the input of the inverter 28. The gate of N23 provided in BL is connected to WL, and the gate of N24 provided in BLb is connected to WWL.
[0028]
When the bit line pair (BL and BLb) accesses the memory cell 20, that is, when reading bit information held in the memory cell or writing bit information to the memory cell, the bit line pair (BL and BLb) When the line is enabled, the other bit line is disabled. For example, BLb transmits Lo to BL transmitting Hi.
WL is a one-cycle signal composed of enable and disable, and is generated each time a memory cell is accessed.
When WL is in an enabled state, that is, when a memory cell is accessed, N23 connected to the gate of WL is turned ON, so that the block between BL and the output of inverter 28 is released. On the other hand, when WL is in an unenable state, N23 is turned OFF, so that BL and the output of inverter 28 are cut off.
[0029]
WWL is enabled only when writing to a memory cell. When WWL is in the enabled state, N24 connected to the gate of WWL is turned ON, and the disconnection of BLb from the input of inverter 28 and the output of inverter 27 is released, and when WWL is in the disabled state, N23 is turned OFF, and BLb and the input of the inverter 28 and the output of the inverter 27 are cut off.
By blocking BL connected to one inverter 27 and also blocking BLb connected to the other inverter 28, bit information is held in a cell constituted by one inverter 27 and the other inverter 28.
[0030]
The timing chart shown in FIG. 5 shows the operation of reading the written bit information after writing Hi as bit information to the memory cell 20 that previously stores Lo as bit information. It explains using.
Prior to the writing of the memory cell, each bit line (BL and BLb) is precharged. At this time, PRCB_IN becomes in an enable state, the precharge control signal generator 50 generates PRCB1 and PRCB2 in the disable state, and P1 and P2 shown in FIG. 4 under the control of PRCB1 are turned ON. P5 and P6 under the control of PRCB2 are also turned on, and VDD for precharging is supplied to the bit line pairs (BLM0 and BLM0b, BL0 and BL0b).
[0031]
At this time, WL and WWL generated by the word line decoding unit 30 are in an unenable state, and N23 and N24 controlled based on these signals are OFF. Therefore, the precharge potential applied to the bit line pair can be cut off from the cell, and the bit information held in the cell is not rewritten by the precharge.
After precharging, WL and WWL are enabled, and the bit information held in the memory cell 20 is transmitted to the bit line pair prior to writing, whereby the current consumed by the semiconductor integrated device shown in FIG. , Referred to as IDD). Thereafter, when WR_IN and WREN are enabled, the write control signal generation unit 60 outputs W in the enabled state and WB in the disabled state to the transmission unit 90. The transmission unit 90 that has received the signal supplies bit information indicating Hi to BL0 and bit information indicating Lo to BL0b based on D0 in which D0_IN is amplified by the amplifier 80. This supply increases the IDD again.
[0032]
At this time, in the memory cell 20 shown in FIG. 1, bit information indicating Hi is supplied to the memory cell 20 via BL. Further, N23 of the memory cell 20 is turned on based on WL to release the cutoff, and Hi is supplied to one of the cells via BL. The bit information indicating Hi is obtained by operating N1 and N2 and N3 and N4 based on Y0 and Y1 for performing control for selecting one of the first column and the second column. The voltage drops by the threshold value (hereinafter referred to as Vt).
[0033]
On the other hand, when bit information indicating Lo is supplied to the memory cell 20 via BLb, N24 is turned on based on WWL to release the cutoff, and Lo is supplied to the other of the cells via BLb. When Lo is supplied from the other side of the cell, Hi is output from the inverter 28 that has received the signal, and becomes the same as the bit information indicating Hi supplied to one of the cells. By outputting via the BL connected to one side, the bit information held in the cell can be read.
[0034]
When bit information is held in the cell, WL and WWL are disabled in order to perform precharge prior to reading, and N23 and N24 are cut off. Thereafter, the bit line pair is precharged, and IDD increases accordingly.
During the shut-off period, after BL and BLb are precharged, the enabled WL is supplied to N23. Thereby, N23 is turned ON and bit information indicating Hi held in the cell is output via BL. At this time, WWL remains in the disabled state, that is, N24 is in a state where BLb is cut off, and the potential precharged prior to reading is held in BLb as it is.
That is, after writing bit information indicating Hi to the memory cell 20 and then reading this bit information, the potential indicating Hi is output from one BL, and the potential indicating Hi is also output from the other BLb to the output unit 100 of FIG. Is output.
[0035]
The output unit 100 that accepts a signal indicating Hi through BL and BLb outputs bit information that correctly indicates Hi as a read result even if the signal that BL is Hi and BLb is Hi as described above. Therefore, when the bit information indicating Hi is written to the memory cell 20 and then the bit information is read, even if N24 does not release the blocking of BLb, that is, without releasing BLb, the Hi held in the memory cell. Can be read correctly. Further, since BLb is not opened, current consumption caused by a decrease in the potential of BLb when reading bit information can be reduced.
[0036]
As described above, the potential precharged to BLb prior to reading remains held because BLb is not released. Therefore, a voltage cannot be applied to BLb by precharging prior to the next access to the memory cell (writing of bit information indicating 1 or Lo in the timing chart of FIG. 5). Thereby, the current for applying the potential is not consumed in BLb, and the amount of current consumption can be reduced.
[0037]
As described above, according to the semiconductor integrated device 10 of the specific example 1, when reading bit information indicating Hi, the potential release is blocked based on WL in the memory cell to which the BLb is connected, thereby charging / discharging. And the current consumption can be reduced.
[0038]
<Specific example 2>
Next, a semiconductor integrated device including a memory array unit 110 provided with a blocking unit 112 that blocks a signal that causes an unnecessary operation to the output unit 100 will be described.
The semiconductor integrated device of specific example 2 has a configuration in which a cutoff control signal generation unit 61 is newly provided in the configuration of specific example 1 shown in FIG. In the first specific example, the memory array unit is controlled by using the WB generated by the write control signal generating unit 60. However, in the second specific example, the blocking control signal generated by the blocking control signal generating unit 61 is used instead of the WB. (Hereinafter referred to as WS) is used to control the memory array unit 110.
[0039]
As shown in FIG. 9, the cutoff control signal generation unit 61 is a NAND circuit, receives PRCB2 that controls precharge and WR_IN that indicates a write period, performs an operation, and outputs the result as WS. Therefore, as shown in the timing chart of FIG. 7, WS is synchronized with the period indicating the precharge control, and the period is disabled only during the writing period to the memory cell. Based on the signal in the unenable state, the blocking unit 112 blocks the bit line pair.
[0040]
The memory array unit 110 provided with the blocking unit 112 will be described with reference to the drawings. As shown in FIG. 6, the memory array unit 110 includes a plurality of memory cell groups. However, since the other memory cell groups have the same configuration, only the memory cell group A will be described. .
The memory cell group A latches and outputs the memory cells arranged via the bit line pairs (BLM0 and BLM0b and BL0 and BL0b) and the bit information read via the bit line pair as in the first specific example. The output unit 100, the blocking unit 112 that blocks the bit line pair connected to the output unit based on WS, and the new input unit 111 that replaces the transmission unit 90 of the first specific example described above. As shown in FIG. 8, the memory cell 21 of the specific example 2 is connected to an NMOS (hereinafter referred to as N10) for blocking a BL connected to one of the cells formed of two inverters, and to the other of the cells. Both the NMOS (hereinafter referred to as N11) for blocking BLb to be controlled are controlled only by the WL signal, and are well-known memory cells.
[0041]
The blocking unit 112 includes an NMOS (hereinafter referred to as N5) that blocks BLb based on WS and an NMOS (hereinafter referred to as N6) that blocks BL based on WS.
FIG. 7 illustrates the bit lines in which BL on the output unit 100 side blocked by the blocking unit 112 is BLO0, and similarly, BLb is BLO0b.
By performing control based on WS, the blocking unit 112 is synchronized with a period indicating precharge control, and during that period, the blocking unit 112 blocks BL and BLb connected to the output unit 100 only during a writing period for the memory cell. This can prevent the output unit from performing a latch operation based on BL and BLb during the write period.
[0042]
The input unit 111 receives a D0 and generates an inverted signal, and an output from the inverter is divided into two, one of which is expressed as BLb (shown as BLb0 in FIG. 6) via an NMOS (hereinafter referred to as N8). ), Accepts the other and inverts it, that is, outputs a second inverter D0 from the inverted signal, and branches the signal from the inverter into two, one of which is through NMOS (hereinafter referred to as N7) Are connected to BL (shown as BL0 in FIG. 6), and the other is connected to BL (shown as BLO0 in FIG. 6) via NMOS (hereinafter referred to as N9).
N7, N8 and N9 described above are controlled based on W. That is, when W is in an enabled state, N7, N8, and N9 are unblocked, and bit information for writing to the memory cell is supplied to each bit line pair.
[0043]
In the semiconductor integrated device including the memory array section 110 having such a configuration, after writing Hi as bit information to the memory cell 20 that previously stores Lo as bit information, an operation of reading the written bit information Will be described with reference to FIG.
Prior to the writing of bit information indicating Hi, after precharging as in the first specific example, WL is enabled, and the bit information held in the memory cell 21 prior to writing is transmitted to the bit line pair. .
However, at this time, the blocking unit 112 blocks the bit line pair based on the WS signal in the disabled state, so that no signal is input to the output unit 100 and the output unit 100 for latching the signal does not operate. Accordingly, the output unit 100 does not operate unnecessarily under the control of the blocking unit 112, and thus IDD is reduced.
[0044]
Thereafter, W is enabled, bit information is supplied to the bit line pair, and bit information indicating Hi is held in the memory cell 21. Also at this time, the WS signal is in an unenable state, and the blocking unit 112 blocks the bit line pair based on the WS signal. Thereby, since the output part 100 does not perform an unnecessary operation | movement, IDD is reduced.
[0045]
After the bit information indicating Hi is held in the memory cell 21, the PRCB1 and PRCB2 are disabled and precharged prior to reading the bit information. At this time, N7, N8, and N9 of the input unit 111 are turned off under the control of the W signal in the disabled state. Therefore, application of a voltage for precharging in the input unit 111 can be prevented, and an increase in IDD caused by voltage application can be suppressed.
When the precharge is completed, WL is enabled, and the bit information held in the memory cell 21 is read via the output unit 100 as in the first specific example.
[0046]
According to the semiconductor integrated device of the specific example 2, by providing the blocking unit 112 that prevents the output unit 100 from operating wastefully, the signal is supplied to the output unit 100 only during the write execution period for the memory cell. The output unit 100 does not operate unnecessarily, and current consumption can be reduced.
[0047]
<Specific example 3>
A semiconductor integrated device will be described in which a bit line pair is cut off from the precharge potential supply end and an equalizing unit 113 is newly provided to equalize the potential held in the bit line pair by this interruption.
As shown in FIG. 10, the memory array unit 120 of the third specific example uses a third precharge control signal (hereinafter simply referred to as PRCB3) that controls the precharge in the configuration of the memory array unit 110 of the first specific example. An equalizing unit 113 that operates based on the above is provided.
[0048]
Based on PRCB3, the equalizing unit 113 performs first PMOS (hereinafter referred to as P1) for blocking the VDD for precharge supplied via BL, and precharge supplied via BLb. And a second PMOS (hereinafter referred to as P2) for controlling the shutoff of VDD, and a PMOS (hereinafter referred to as P7) for controlling the electrical connection between BL and BLb based on PRCB1. .
When the PRCB 3 is in the disabled state, the equalizing unit 113 releases the cutoff and supplies VDD to BL and BLb, and then stops supplying VDD when the PRCB 3 is enabled. At this time, the precharge potential is held between the precharged bit line pair (BL and BLb) and the memory cell 21. The potential held in the bit line pair is equalized by releasing the block between BL and BLb by P7 operating based on the PRCB1 in the unenabled state.
[0049]
As shown in FIG. 11, the PRCB3 generation unit 62 that generates the PRCB3 receives the PRCB_IN as a clock, and includes a D flip-flop having an inverting reset input terminal (hereinafter referred to as RB), and a NOR circuit that supplies a signal to the RB And a NAND circuit for receiving a signal generated by the D flip-flop.
The NOR circuit outputs a calculation result that accepts a signal indicating power-down of the semiconductor integrated device (hereinafter referred to as PD) and WREN in an enabled state.
FIG. 12 shows an operation result in which the NAND circuit receives a signal indicating the reverse phase of PRCB_IN (hereinafter referred to as PRC) and an output from the inverting output terminal (hereinafter referred to as QB) of the D flip-flop. Output as PRCB3. As a result, PRCB3 is disabled in the precharge period prior to the first reading and is enabled in the first reading period in successive reading cycles. Thereafter, the precharge period prior to the second reading continues to hold the enable state, and becomes disabled at the end of the second reading period.
[0050]
FIG. 12A is a timing chart in which bit information indicating Hi is written in a memory cell holding bit information indicating Lo, the bit information indicating Lo is written, and the information is read after reading the information. At this time, PRCB3 is output in the same cycle as PRCB1 and PRCB2.
On the other hand, FIG. 12B reads, for example, bit information indicating Hi from the memory cell 21 in FIG. 10, then reads bit information indicating Lo from the memory cell 23, and then reads bit information indicating Hi from the memory cell 21. The timing for reading, that is, the timing chart for continuous reading is shown. Unlike the periodic configuration of PRCB1 and PRCB2 where the enable state is the precharge period and the enable state is the read period, PRCB3 is a signal in the enable state during the second precharge period when three consecutive reads are performed. This enable period is referred to as an equalization period, and the operation of the semiconductor integrated device during the equalization period will be mainly described.
[0051]
In the semiconductor integrated device including the memory array unit 120, as shown in FIG. 12A, the operation of reading the bit information after writing the bit information is the same as that of the second specific example. Omitted, as shown in FIG. 12B, a description will be given of three consecutive read operations.
In the operation of reading bit information from the memory cell, precharge is performed when PRCB1, PRCB2 and PRCB3 are in the disabled state, and the bit information held in the memory cell is then transmitted via the bit line pair as in the specific example described above. The output unit 100 that is output to the output unit 100 and latches the information outputs the read bit information.
[0052]
The next bit information is read while the PRCB 3 maintains the enabled state, and the P1 and P2 of the equalizing unit 113 operating based on the PRCB 3 continue to cut off the supply of VDD. As a result, the bit information is read, and the potential (bit information) supplied from the memory cell is held in BL (indicated as BLM0 in FIG. 12B). At this time, PRCB1 becomes in an enable state, and P7 of the equalizing unit 113 that operates based on the signal releases the block between BL and BLb (indicated as BLM0b in FIG. 12B). As a result, the potential held in BL is distributed to BL, and the potentials of BL and BLb are equalized.
[0053]
This equalized potential is about ½ of VDD for precharging. Bit information is read from the memory cell using the 1 / 2VDD potential as a precharge voltage. Thus, by reading the bit information with the 1/2 VDD level equalized by the equalizing unit 113 as the precharge, it is not necessary to raise the precharge potential to the VDD level, and the amount of current consumption can be reduced.
[0054]
According to the semiconductor integrated device of the third specific example, by providing the equalizing unit 113, the potential for precharging is preliminarily set by the potential equalized between BL and BLb once every two consecutive readings. Since bit information is read as a charge, current consumption can be reduced.
[0055]
<Specific Example 4>
Next, in the equalizing unit 113 of the specific example 3, a memory array provided with an equalizing unit 114 that cuts off the bit line pair using NMOS instead of the PMOS that cuts off the bit line pair connected to the potential supply terminal of the precharge. A semiconductor integrated device including the unit 130 will be described.
As shown in FIG. 13, the memory array unit 130 of the fourth specific example shuts off the BL connected to the precharge potential supply terminal based on a control signal (hereinafter simply referred to as PRC1) for controlling the precharge. An equalizing unit 114 configured by an NMOS (hereinafter referred to as N10), an NMOS (hereinafter referred to as N11) that blocks BLb connected to the potential supply terminal, and a P7 that blocks between BL and BLb by control based on PRCB1. It has.
[0056]
The PRC1 that controls N10 and N11 is generated by the PRC1 generation unit 63 shown in FIG.
As shown in FIG. 14, the PRC1 generation unit 63 accepts PRCB_IN as a clock, a D flip-flop having an RB, an inverter for outputting an inverted signal of PD to the RB, and a signal generated by the D flip-flop And a PRC that receives the PRC, and an inverter that inverts and outputs a signal output from the NAND circuit. As shown in FIG. 15, the PRC1 generation unit 63 generates PRC1 that is enabled only during the precharge period in the previous access cycle in the two access cycles to the memory cell and then continues in the disable state.
[0057]
Next, the operation of the memory array unit 130 provided with the equalizing unit 114 will be described. FIG. 15 shows a timing chart in which bit information indicating Hi is written in a memory cell holding bit information indicating Lo, the bit information indicating Lo is written after the information is read, and the information is read.
In order to perform precharge prior to writing, N10 of the equalizing unit 114 releases the blocking of BL connected to the supply terminal of the precharge potential based on the PRC1 in the enabled state, and N11 of the equalizing unit 114 based on the PRC1 The block of BLb connected to the supply terminal of the precharge potential is released.
[0058]
At this time, PRCB1 is in an enable state, and P7 of the equalizing unit 114 releases the block between BL and BLb based on the signal. After that, PRCB1 is enabled, BL and BLb are disconnected, PRC1 is disabled, and BL and BLb are disconnected from the precharge supply end, and then bit information indicating Hi is written to the memory cell 21. . At this time, since the supply from the bit line pair connected to the output unit 100 is cut off by the cutoff unit 112 operating based on WS, the operation of the output unit 100 can be stopped and the amount of current consumed is reduced. be able to.
[0059]
Thereafter, in order to perform precharge for reading the bit information, PRCB 1 is disabled and the block between BL and BLb is released. At this time, the PRC 1 holds the disabled state, and holds the state where the BL and BLb are cut off from the precharge supply end. As a result, the potential indicated by VDD-vt (vt is an NMOS threshold) applied to BL (indicated by BLM0 in FIG. 15) is distributed to BL and BLb (indicated by BLM0b in FIG. 15). As a result, equalization is performed on BL and BLb at a potential of 1/2 (VDD-vt) level, and bit information is read with the potential as a precharge. Thus, bit information can be read with low current consumption without raising the precharge potential to the VDD level.
[0060]
After reading the bit information indicating Hi, the bit information indicating Lo is written, and when the information is read, equalization is performed in the same manner as described above, and writing / reading with low current consumption is performed.
Therefore, according to the semiconductor integrated device of the fourth specific example, the precharge and the equalization are alternately repeated by the equalizing unit 114 that operates based on the PRC1 and the PRCB1, so that the amount of current consumed can be reduced.
Furthermore, according to the semiconductor integrated device of the fourth specific example, by using NMOS for the configuration of the equalizing unit 114, the area required for integration can be reduced compared with the PMOS, and the package size of the semiconductor integrated device can be reduced. can do.
[0061]
【The invention's effect】
As described above, according to the semiconductor integrated device of the present invention, when the bit information is read, the number of times of charging / discharging of the bit line can be reduced by providing a cutoff circuit that cuts off the output to the bit line. Current consumption can be reduced.
As described above, according to the semiconductor integrated device of the present invention, the signal supply to the output unit is cut off at the time other than reading by providing the cut-off unit in the bit line pair connected to the output unit that outputs the bit information. Thus, the output unit can be prevented from operating unnecessarily, and current consumption can be reduced.
Furthermore, according to the semiconductor integrated device of the present invention, the precharged bit line is cut off and the memory cell is accessed with the equalized potential by the equalizing unit that equalizes the potential held by the cutoff. Therefore, it is possible to avoid precharging at a high potential and to reduce current consumption.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a memory cell of a specific example 1;
FIG. 2 is a circuit and functional block diagram showing a semiconductor integrated device of the present invention.
FIG. 3 is a circuit diagram of a word line decoding unit.
FIG. 4 is a circuit diagram showing a memory array unit of a specific example 1;
FIG. 5 is a timing chart of the first specific example.
6 is a circuit diagram showing a memory array unit of a specific example 2; FIG.
7 is a timing chart of Example 2. FIG.
FIG. 8 is a circuit diagram of a memory cell.
FIG. 9 is a circuit diagram showing a cutoff control signal generation unit.
FIG. 10 is a circuit diagram showing a memory array unit of a specific example 3;
FIG. 11 is a circuit diagram showing a PRCB3 generation unit.
12 is a timing chart of Example 3. FIG.
FIG. 13 is a circuit diagram showing a memory array unit of a specific example 4;
FIG. 14 is a circuit diagram showing a PRC1 generation unit.
15 is a timing chart of Example 4. FIG.
[Explanation of symbols]
20 memory cells
27 Inverter
28 Inverter

Claims

A memory cell for holding bit information, a pair of bit lines for writing and reading the bit information to and from the memory cell, and for precharging the pair of bit lines immediately before the writing and reading In a semiconductor integrated device comprising a power supply for supplying a constant voltage to each bit line,
The memory cell is disconnected from the pair of bit lines at the time of precharging, the memory cell and the pair of bit lines are released from being disconnected at the time of writing, and the bit information is written to the memory cell. A cutoff circuit for releasing the cutoff of only the cell and one bit line;
An output unit connected to the pair of bit lines and selecting and outputting the bit information taken from the one bit line at the time of reading;
A semiconductor integrated device comprising:

The cutoff circuit is a switch, and the switch is turned off in synchronization with the end of precharge in writing to the memory cell, and is turned on in synchronization with the start of precharge when the next writing to the memory cell is performed. 2. The semiconductor integrated device according to claim 1, wherein the semiconductor integrated device operates based on a switch control signal for the operation.

Before SL shutoff circuit of claim 1, wherein the benzalkonium to cut off the connection between the output portion and a pair of bit lines precharged to write a new bit information in the memory cell until the next write Semiconductor integrated device.

In the bit information held in the memory cell 2 periods consecutive readings out, a pair of bit lines precharged is performed by heading the beginning of read shielded from the power supply, a pair of bit by blocking the next read 2. The semiconductor integrated device according to claim 1 , further comprising an equalizing unit that equalizes the potential held in the line to each bit line.

In the continuous writing to the memory cell for two cycles, the pair of bit lines precharged in the first access is cut off from the power supply, and the potential held in the pair of bit lines in the next access is cut off 2. The semiconductor integrated device according to claim 1 , further comprising: an equalizing unit that equalizes each bit line.