KR101563096B1 - 시그널링 시스템들, 전치 증폭기들, 메모리 디바이스들 및 방법들 - Google Patents

시그널링 시스템들, 전치 증폭기들, 메모리 디바이스들 및 방법들 Download PDF

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Abstract

제1 디지털 신호를 수신하도록 구성되는 송신기를 포함하는 시그널링 시스템과 같은, 시그널링 시스템들, 전치 증폭기들, 메모리 디바이스들 및 방법들이 개시된다. 송신기는 디지털 신호에 대응하는 송신 신호를 신호 경로에 제공한다. 신호 라인에 결합되는 수신기 시스템은 신호 경로로부터 송신 신호를 수신하도록 결합되는 전치 증폭기를 포함한다. 전치 증폭기는 증폭 신호를 제공하도록 구성되는 공통 게이트 증폭 트랜지스터를 포함한다. 수신기 시스템은 또한 전치 증폭기로부터 증폭 신호를 수신하도록 결합되는 수신기를 포함한다. 수신기는 수신기에 의해 수신되는 증폭 신호에 대응하는 제2 디지털 신호를 제공하도록 구성된다. 이러한 시그널링 시스템은 메모리 디바이스에서 또는 임의의 다른 전자 회로에서 이용될 수 있다.

Description

시그널링 시스템들, 전치 증폭기들, 메모리 디바이스들 및 방법들{SIGNALING SYSTEMS, PREAMPLIFIERS, MEMORY DEVICES AND METHODS}
본 발명의 실시예들은 신호들을 송신 및/또는 수신하기 위한 회로에 관한 것이고, 더욱 구체적으로는, 비교적 작은 전력을 소비하면서 신호들을 송신 및 수신하기 위한 회로에 관한 것이다.
많은 오늘날의 전자 시스템들은 휴대형이고 사용자들에게 수송의 용이성 및 이동성을 제공한다. 랩톱들, 셀룰러 전화기들, 디지털 카메라들, 휴대용 게이밍 시스템들, 핸드헬드 GPS 수신기들은 휴대용 전자 시스템들의 극히 소수의 예들이다. 이들 시스템들은 일반적으로 점점 더 가볍고 더 작은 폼팩터로 되었지만, 동시에, 이들 시스템들은 그 이전의 것보다 훨씬 더 큰 성능을 가질 수 있다. 증가된 성능은 통상적으로 더 큰 전력 소비를 희망하게 되었다. 이들 시스템들은 배터리 전력에 의존하기 때문에, 시스템 설계자들은 배터리를 교체하거나 재충전하기 전에 더 큰 시간 길이 동안 시스템들이 동작될 수 있도록 저전력 소비를 위한 시스템들을 설계하기 위해 노력하고 있다.
저전력 전자 시스템들을 설계하기 위한 노력의 부분으로서, 시스템 설계자들은 종종 저전력 소비로 동작하는 컴포넌트들 및 회로를 활용하도록 전자 시스템들을 설계한다. 예를 들어, 많은 오늘날의 시스템들은 동작 중에 이용되는 데이터를 저장하기 위한 메모리 디바이스들을 포함하기 때문에, 저전력 메모리 디바이스들을 이용함으로써 그러한 시스템들에 의해 소비되는 전체 전력의 상당한 감소를 가져올 수 있다. 그러나, 더 큰 메모리 용량 또는 성능이 부가적인 전력 소비를 희생할 수 있기 때문에, 성능을 유지 또는 향상시키면서 저전력에서 동작하는 것 사이에 트레이드오프가 존재할 수 있다.
신호들이 결합되는(coupled) 신호 라인들에서 상당한 전력이 소비될 수 있기 때문에 개별 컴포넌트들 내에서 그리고 상이한 컴포넌트들 사이에 신호들을 결합함에 있어서 상당한 전력이 또한 전자 시스템들에 의해 소비될 수 있다. 상당한 전력은 또한 신호들을 위한 송신 및 수신 회로들에서 소비될 수 있다. 일반적으로, 소비되는 전력의 양은 송신되고 수신되는 신호들의 크기에 어느 정도 비례한다. 그러므로, 결합되는 신호들의 크기를 감소시키는 것은 소비되는 전력의 양을 감소시킬 수 있다. 그러나, 컴포넌트 내 및 컴포넌트들 사이에 송신되고 수신되는 신호들의 크기를 감소시키는 것은 다양한 다른 문제를 일으킬 수 있다. 그러므로, 향상들이 계속해서 이 실제적인 한계의 값을 줄이고 있더라도, 전자 시스템들에서의 전력이 감소될 수 있는 정도에서 실제적인 한계가 존재할 수 있다.
도 1은 일 실시예에 따른 시그널링 시스템의 개략도이다.
도 2는 도 1의 시그널링 시스템에서 또는 일부 다른 시그널링 시스템 실시예에서 이용될 수 있는 일 실시예에 따른 신호 드라이버 회로의 개략도이다.
도 3은 도 1의 시그널링 시스템에서 또는 일부 다른 시그널링 시스템 실시예에서 이용될 수 있는 다른 실시예에 따른 전치 증폭기의 개략도이다.
도 4는 도 1의 시그널링 시스템에서 또는 일부 다른 시그널링 시스템 실시예에서 이용될 수 있는 다른 실시예에 따른 전치 증폭기의 개략도이다.
도 5는 도 1, 3 및 4에 도시된 전치 증폭기 실시예들 또는 일부 다른 실시예에 따른 전치 증폭기에 바이어스 전압을 공급하는 데 이용될 수 있는 바이어스 전압 회로의 개략도이다.
도 6은 도 1에 도시된 시그널링 회로 실시예 내의 수신기 또는 일부 다른 실시예에 따른 시그널링 회로 내의 수신기에 기준 전압을 공급하는 데 이용될 수 있는 기준 전압 회로의 개략도이다.
도 7은 도 1에 도시된 시그널링 시스템을 이용하는 또는 일부 다른 실시예들에 따른 메모리 시스템의 실시예의 블록도이다.
일 실시예에 따른 시그널링 시스템(10)이 도 1에 도시된다. 시그널링 시스템(10)은 임의의 임피던스 매칭 디바이스(impedance matching device)에 의해 종료되지 않을 수 있는 라인(16)과 같은 신호 경로에 결합되는 송신기(12)를 포함할 수 있다. 임피던스 매칭이 요구되지 않을 수 있는 종료되지 않은 라인들(unterminated lines)은 스루 실리콘 비아들(through silicon vias)과 같은 온-칩 인터커넥트들(on-chip interconnects) 및 칩-대-칩 인터커넥트들(chip-to-chip interconnects)과 같이 비교적 짧을 수 있다. 송신기(12)는 병렬 데이터를 대응하는 직렬 데이터 스트림으로 변환하는 기능을 수행할 수 있는, 직렬 변환기(serializer)(도시되지 않음)와 같은, 임의의 디지털 회로로부터 디지털 신호를 수신할 수 있다. 송신기(12)는 그 다음에 디지털 신호에 대응하는 송신 신호를 출력 노드에서 신호 라인(16)에 적용할 수 있다. 위에서 언급한 바와 같이, 한 장소에서 다른 장소로 신호들을 결합함으로써 소비되는 전력의 양은 결합되는 신호들의 크기의 함수일 수 있다. 송신기(12)는 비교적 작은 크기를 갖는 신호를 발생함으로써 전력 소비를 최소화하도록 설계될 수 있다. 일 실시예에서, 송신기(12)에 의해 송신되는 신호의 피크-대-피크 진폭은 약 50 밀리볼트일 수 있지만, 신호의 진폭은 다른 실시예들에서 50mv보다 크거나 작을 수 있다.
송신기(12)에 의해 송신되는 신호의 비교적 작은 크기는 신호가 송신되는 장소에서 송신 신호를 적절하게 수신하는 것을 어렵게 할 수 있다. 따라서, 신호 라인(16)에 결합되는 수신기 시스템(20)은 그것이 수신기(28)에 적용되기 전에 송신 신호를 증폭하기 위한 전치 증폭기(24)를 포함할 수 있다. 전치 증폭기(24)는 전력을 소비할 수 있지만, 전치 증폭기(24)에 의해 소비되는 추가 전력의 양은 송신기(12)로부터 수신기 시스템(20)으로 비교적 작은 진폭을 갖는 신호를 결합함으로써 소비되는 전력의 감소에 의해 보상되는 것보다 많을 수 있다. 전치 증폭기(24)는 신호 라인(16)으로부터 송신 신호를 수신하도록 결합되는 제1 입력 노드 및 바이어스 전압 Vn을 수신하도록 결합되는 제2 입력 노드를 갖는 증폭기일 수 있다. 동작에서, 전치 증폭기(24)는 신호 라인(16)으로부터 전치 증폭기(24)에 의해 수신되는 송신 신호에 대응하는 증폭 신호를 출력 노드에서 출력할 수 있다. 전치 증폭기(24)에 의해 증폭되는 신호의 크기는 바이어스 전압 Vn의 진폭에 의해 크게 영향을 받을 수 있다. 바이어스 전압의 최적의 크기는 전치 증폭기(24) 내의 회로의 특성에 의존할 수 있다. 전치 증폭기(24)는 증폭 신호의 신호 스윙(signal swing)이 전치 증폭기(24)에 의해 수신되는 송신 신호와 실질적으로 같도록 구성될 수 있다. 그러나, 전치 증폭기의 이득은 전치 증폭기(24)에 의해 증폭된 신호의 신호 스윙이 전치 증폭기(24)에 의해 수신되는 송신 신호의 신호 스윙보다 각각 크거나 작도록 1보다 크거나 1보다 작을 수 있다.
도 1에 도시된 시그널링 시스템(10)의 실시예에서, 전치 증폭기(24)는 바이어스 전압 Vn이 적용되는 게이트를 갖는, NMOS 트랜지스터(30)와 같은, 공통 게이트 증폭 트랜지스터로 구현될 수 있다. 트랜지스터(30)의 드레인은 저항(32)과 같은 부하 임피던스를 통해, Vcc와 같은 공급 전압에 결합될 수 있다. 출력 노드(34)는 저항(32)과 트랜지스터(30)의 드레인 사이의 접합에서 제공될 수 있고, 그것은 수신기(28)의 입력에 결합될 수 있다. 트랜지스터(30)의 소스는 NMOS 트랜지스터(40)와 같은 제2 트랜지스터의 드레인과 같은, 블리더 임피던스(bleeder impedance)(38)에 그리고 입력 노드(36)에 결합될 수 있다. 입력 노드(36)는 라인(16)으로부터 송신 신호를 수신하도록 결합될 수 있다. 트랜지스터(40)는 공급 전압 Vcc과 같은 바이어스 전압을 수신하도록 결합되는 게이트, 및 접지와 같은 제2 공급 전압에 결합되는 소스를 가질 수 있다. 트랜지스터(40)의 전기적 특성과 결합하여, 트랜지스터(40)의 게이트에 결합되는 공급 전압 Vcc은 적절한 값에서 블리더 임피던스의 크기를 설정한다. 그러나, 다른 실시예들에서, Vcc 이외의 바이어스 전압이 트랜지스터(40)의 게이트에 적용될 수 있다. 블리더 임피던스로서 기능하는 트랜지스터(40)는 출력 노드(34)에 적용되는 출력 신호를 저하시킬 수 있는 내부 신호 간섭을 줄일 수 있다. 블리더 임피던스는 또한 입력 노드(36) 내로 주입되는 전류의 크기를 줄일 수 있다.
수신기(28)는 전치 증폭기(24)의 출력 노드(34)로부터 증폭 신호를 수신하도록 결합되는 제1 입력 노드, 및 기준 전압 Vref을 수신하도록 결합되는 제2 입력 노드를 가질 수 있다. 수신기(28)는 전치 증폭기(24)로부터 수신되는 증폭 신호에 대응하는 디지털 신호를 출력 노드에서 제공(예를 들어, 적용, 공급, 출력, 등)하도록 구성될 수 있다.
도 2는 도 1 또는 일부 다른 시그널링 시스템 실시예에 도시된 송신기(12)로서 이용될 수 있는 송신기(50)의 실시예를 도시한다. 송신기(50)는 출력 노드(58)에 결합되는 드레인 및 접지와 같은 기준 노드에 결합되는 소스를 갖는 제1 트랜지스터(54)를 포함한다. 송신기(50)는 출력 노드(58)에 결합되는 소스를 갖는 제2 트랜지스터(62)를 더 포함한다. 입력 신호 "in"는 제1 트랜지스터(54)의 게이트에 적용될 수 있고, 상보적 입력 신호 "inB"는 제2 트랜지스터(62)의 게이트에 적용될 수 있다. 이 기술분야의 통상의 기술자들에게 알려진 종래의 회로 및 기법들이 상보적 입력 신호 inB를 발생하는 데 이용될 수 있다. 트랜지스터(54)는 활성화될 때 기준 노드(예를 들어, 접지)로 출력 노드(58)를 풀 다운(pull down)하는 풀 다운 트랜지스터로서 작용하고, 트랜지스터(62)는 활성화될 때 VHigh 전압으로 출력 노드(58)를 풀 업(pull up)하는 풀 업 트랜지스터로서 작용한다. 트랜지스터들(54 및 62)은 in 및 inB 신호들에 따라 출력 노드(58)를 결합 및 분리하기 위한 스위치들로서 기능한다. in(및 inB) 신호의 논리 레벨에 따른 논리 레벨을 갖는 출력 신호 Vout가 출력 노드(58)에서 제공될 수 있다. 제3 트랜지스터(70)가 Vcc와 같은 공급 전압, 및 제2 트랜지스터(62)의 드레인에 결합될 수 있다. 트랜지스터(70)의 게이트가 출력 노드(58)에 결합되는 제1 입력 및 전압 기준 신호 Vref를 수신하도록 결합되는 제2 입력을 갖는 전압 비교기 회로(60)의 출력에 결합될 수 있다. 트랜지스터(70)는 Vout 전압과 기준 전압 Vref의 비교에 응답하여 전압 비교기 회로(60)에 의해 발생되는 제어 전압 AVn에 의해 제어될 수 있다. 도 2에 도시된 발명의 실시예에서, 트랜지스터들(54, 62, 70)은 n-채널 트랜지스터들, 예를 들어, n-채널 금속 산화물 반도체("NMOS") 트랜지스터들이다. 다른 실시예들에서, 트랜지스터들(54, 62, 70)은 또한 다른 유형의 트랜지스터들일 수 있다.
도 1에 도시된 전치 증폭기(24) 대신에 이용될 수 있는 전치 증폭기(80)의 다른 실시예가 도 3에 도시된다. 전치 증폭기(80)는 전치 증폭기(24)에 이용되는 동일한 컴포넌트들의 대부분을 이용한다. 따라서, 간결성 및 명확성을 위해, 이들 공통 컴포넌트들의 특성 및 동작의 설명은 반복하지 않을 것이다. 전치 증폭기(80)는 블리더 임피던스(38)로서 트랜지스터(40) 대신에 저항기(84)를 이용함으로써 도 1에 도시된 전치 증폭기(24)와 상이하다. 모든 다른 양태들에서, 전치 증폭기(80)는 도 1에 도시된 전치 증폭기(24)와 동일할 수 있다.
도 1에 도시된 전치 증폭기(24) 대신에 이용될 수 있는 전치 증폭기(90)의 다른 실시예가 도 4에 도시된다. 다시, 전치 증폭기(90)는 전치 증폭기(24)에 이용되는 동일한 컴포넌트들의 대부분을 이용하므로, 이들 공통 컴포넌트들의 특성 및 동작은 반복하지 않을 것이다. 전치 증폭기(90)는 도 1의 전치 증폭기(24)에서 부하 임피던스로서 이용되는 저항기(32) 대신에 부하 임피던스로서 트랜지스터(94)를 이용함으로써 도 1에 도시된 전치 증폭기(24)와 상이하다. 트랜지스터(94)는 부하 임피던스의 크기를 적절한 값으로 설정하기 위해 공급 전압 Vcc과 같은 바이어스 전압에 결합되는 게이트를 갖는다. 그러나, 다른 실시예들에서, Vcc 이외의 전압이 트랜지스터(94)의 게이트에 적용될 수 있다.
도 5는 도 1, 3 및 4에 도시된 전치 증폭기 실시예들 또는 일부 다른 실시예에 따른 전치 증폭기에 바이어스 전압 Vn을 공급하는 데 이용될 수 있는 바이어스 전압 회로(100)의 개략도이다. 바이어스 전압 회로(100)는 트랜지스터(30)의 소스가 입력 노드(36)(도 1)보다는 접지와 같은 기준 전압에 결합되는 것을 제외하고 도 1에 도시된 전치 증폭기(24)와 본질적으로 동일할 수 있는 회로를 포함한다. 따라서, 바이어스 전압 회로(100)의 특성은 전치 증폭기(24)의 특성이 변화하는 동일한 방식으로 프로세스, 공급 전압 및/또는 온도에 의해 변화할 수 있다.
출력 노드(34)는 도 1의 시그널링 시스템(10)에 이용되는 수신기(28)와 본질적으로 동일한 회로일 수 있는 차동 증폭기(110)의 제1 입력에 결합될 수 있다. 차동 수신기(110)에 대한 제2 입력이 특정 크기를 갖는 기준 전압을 공급할 수 있는 기준 전압원(114)에 결합될 수 있다. 일 실시예에서, 기준 전압은 공급 전압 Vcc의 크기의 약 20%와 같은 크기를 가질 수 있다. 마지막으로, 차동 증폭기(110)의 출력은 트랜지스터(30)의 게이트에, 그리고 도 5의 실시예에서, 1의 이득(unity gain)과 같은 특정 이득을 갖는 버퍼(120)에 결합될 수 있는 전압 Vn'을 발생한다. 그러나, 다른 실시예들에서, 버퍼(120)는 이용되지 않을 수 있고, 바이어스 전압 Vn이 차동 증폭기(110)의 출력에서 제공될 수 있다.
동작에서, 전압 Vn'은 노드(34)를 통해 차동 증폭기(110)의 제1 입력에 적용되는 전압의 크기를 설정하는 트랜지스터(30)의 게이트에 전압을 적용할 수 있다. 이 전압이 기준 전압원(114)으로부터의 전압보다 큰 경우, 전압 Vn'이 증가함으로써, 트랜지스터(30)를 통해 흐르는 전류를 증가시킨다. 결과로서, 노드(34)에 적용되는 전압은 기준 전압원(114)으로부터의 전압을 향해 감소한다. 노드(34)에 적용되는 전압이 기준 전압원(114)으로부터의 전압보다 작은 경우, 회로(100)는 기준 전압원(114)으로부터의 전압을 향해 노드(34)에 적용되는 전압을 증가시키도록 반대 방식으로 동작한다. 트랜지스터(30) 및 차동 증폭기(110)를 통한 루프 이득은 노드(34)에 적용되는 전압이 기준 전압원(114)에 의해 제공되는 전압과 실질적으로 같도록 충분히 높을 수 있다. 도 1, 3 및 4의 전치 증폭기 실시예들에 제공되는 바이어스 전압 Vn은 따라서 기준 전압원(114)에 의해 제공되는 전압에서 설정될 수 있다.
수신기(28)(도 1)에 기준 전압 Vref을 공급하는 데 이용될 수 있는 기준 전압 발생기(140)가 도 6에 도시된다. 기준 전압 발생기(140)는 또한 도 1에 도시된 전치 증폭기(24)와 유사할 수 있고, 따라서 또한 프로세스, 공급 전압 및/또는 온도 변화들로부터 생기는 전치 증폭기(24)의 특성의 변동들을 긴밀하게 추적하는 특성을 가질 수 있다. 그러나, 도 1에 도시된 전치 증폭기(24)에서와 같은 Vcc에 트랜지스터(40)의 게이트를 결합하기보다는, 트랜지스터(40)의 게이트는 트랜지스터(30)의 게이트에 결합될 수 있고, 따라서 또한 바이어스 전압 Vn을 수신한다. 또한, 바이어스 전압 Vn은 바이어스 전압 Vn에서의 잡음이 감쇠되는 주파수를 선택하기 위해 적절한 값들의 저항(146) 및 캐패시턴스(148)를 포함하는 저역 통과 필터(144)를 통해 트랜지스터(30)의 게이트에 적용될 수 있다. 부가적으로, 트랜지스터(40)는 트랜지스터(40)의 임피던스 특성 및 따라서 기준 전압 Vref의 크기를 변화하도록 조정가능할 수 있다.
도 7은 도 1에 도시된 바와 같은 또는 일부 다른 실시예들에 따른 시그널링 시스템 실시예를 이용하는 메모리 시스템(200)의 실시예의 블록도이다. 메모리 시스템(200)은 예를 들어, DRAM 메모리 셀들, SRAM 메모리 셀들, 플래시 메모리 셀들, 또는 일부 다른 유형의 메모리 셀들일 수 있는 메모리 셀들의 어레이(202)를 포함할 수 있다. 메모리 시스템(200)은 커맨드 버스(208)를 통해 메모리 커맨드들을 수신하고 메모리 시스템(200) 내에 대응하는 제어 신호들을 발생하여 다양한 메모리 동작들을 수행하는 커맨드 디코더(206)를 포함할 수 있다. 로우(row) 및 컬럼(column) 어드레스 신호들이 어드레스 버스(220)를 통해 메모리 시스템(200)에 적용되고 어드레스 래치(210)에 제공될 수 있다. 어드레스 래치(210)는 그 다음에 별개의 컬럼 어드레스 및 별개의 로우 어드레스를 출력할 수 있다.
로우 및 컬럼 어드레스들은 로우 어드레스 디코더(222) 및 컬럼 어드레스 디코더(228)에 각각 어드레스 래치(210)에 의해 제공될 수 있다. 컬럼 어드레스 디코더(228)는 각각의 컬럼 어드레스들에 대응하는 어레이(202)를 통해 확장하는 비트 라인들을 선택할 수 있다. 로우 어드레스 디코더(222)는 수신된 로우 어드레스들에 대응하는 어레이(202)의 메모리 셀들의 각각의 로우들을 활성화하는 워드 라인 드라이버(224)에 접속될 수 있다. 수신된 컬럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입출력 데이터 버스(240)를 통해 데이터 출력 버퍼(234)에 판독 데이터를 제공하기 위해 판독/기입 회로(230)에 결합될 수 있다. 기입 데이터는 데이터 입력 버퍼(244) 및 메모리 어레이 판독/기입 회로(230)를 통해 메모리 어레이(202)에 적용될 수 있다. 커맨드 디코더(206)는 메모리 어레이(202)에서 다양한 동작들을 수행하기 위해 커맨드 버스(208)에 적용되는 메모리 커맨드들에 응답할 수 있다. 특히, 커맨드 디코더(206)는 메모리 어레이(202)로부터 데이터를 판독하고 메모리 어레이(202)로 데이터를 기입하기 위해 내부 제어 신호들을 발생하는 데 이용될 수 있다.
다양한 실시예들에 따른 시그널링 시스템들이 메모리 시스템(200)에 포함될 수 있다. 메모리 시스템(200)의 일부 실시예들에서, 시그널링 시스템은 하나의 내부 컴포넌트로부터 다른 것으로 내부 또는 온-칩 신호들을 구동, 예를 들어, 커맨드 디코더(206)로부터 메모리 시스템(200)의 다른 내부 컴포넌트들로 내부 제어 신호들을 구동하도록 구성될 수 있다. 다른 예들에서, 시그널링 시스템의 실시예가 어드레스 디코더들(222, 228)로부터 내부 어드레스 신호들을 결합하고, 입출력 버스(240)를 통해 내부 데이터 신호들을 결합할 수 있다. 메모리 시스템(200)의 다른 실시예들에서, 시그널링 시스템 실시예들은 메모리 시스템(200)에 적용되는 데이터 신호들을 결합하도록 구성된다. 예를 들어, 입력 버퍼(234)는 판독/기입 회로(230)에 데이터 신호들을 결합하기 전에 외부에서 적용된 데이터 신호들을 수신하기 위해 다양한 실시예들에 따른 전치 증폭기 및 수신기를 포함할 수 있다. 다양한 실시예들에 따른 시그널링 시스템은 또한 메모리 시스템들 이외의 애플리케이션들에서 활용될 수 있다.
본 발명은 개시된 실시예들을 참조하여 설명되었지만, 이 기술분야의 통상의 기술자들은 본 발명으로부터 벗어나지 않고 형태 및 상세에 있어 변경들이 만들어질 수 있다는 것을 인식할 것이다. 그러한 수정들은 이 기술분야의 통상의 기술자의 기량 내에 있다. 따라서, 본 발명은 첨부된 청구항들에 의한 것을 제외하고 제한되지 않는다.

Claims (8)

  1. 전치 증폭기로서,
    바이어스 전압을 수신하도록 구성되는 게이트, 소스 및 드레인을 갖는 트랜지스터 - 상기 소스는 입력 노드에 결합되고, 상기 드레인은 출력 노드에 결합되고, 상기 바이어스 전압은 제1 기준 전압과 제2 기준 전압 사이의 차이에 기초하고, 상기 트랜지스터는 상기 입력 노드에서 제1 신호 스윙을 갖는 디지털 신호를 수신하고 상기 디지털 신호를 증폭하여 제2 신호 스윙을 갖는 증폭 디지털 신호를 제공하도록 구성되고, 상기 제2 신호 스윙은 상기 바이어스 전압에 기초함 - ;
    상기 트랜지스터의 상기 드레인과 제1 공급 전압 노드 사이에 결합되는 부하 임피던스; 및
    상기 트랜지스터의 상기 소스와 제2 공급 전압 노드 사이에 결합되는 블리더 임피던스
    를 포함하는 전치 증폭기.
  2. 제1항에 있어서, 상기 부하 임피던스는 저항을 포함하는 전치 증폭기.
  3. 제1항에 있어서, 상기 부하 임피던스는 제2 트랜지스터를 포함하는 전치 증폭기.
  4. 제1항에 있어서, 상기 블리더 임피던스는 저항을 포함하는 전치 증폭기.
  5. 제1항에 있어서, 상기 블리더 임피던스는 제2 트랜지스터를 포함하는 전치 증폭기.
  6. 제1항에 있어서, 상기 바이어스 전압을 제공하도록 구성되는 바이어스 전압원을 더 포함하고, 상기 바이어스 전압원은,
    게이트, 소스 및 드레인을 갖는 제2 트랜지스터 - 상기 소스는 상기 제2 공급 전압 노드에 결합되고, 상기 드레인은 출력 전압 노드에 결합되고, 상기 제1 기준 전압은 상기 출력 전압 노드에서 출력으로서 제공됨 - ;
    상기 제2 트랜지스터의 상기 드레인과 상기 제1 공급 전압 노드 사이에 결합되는 제2 부하 임피던스;
    상기 제2 트랜지스터의 상기 소스와 상기 제2 공급 전압 노드 사이에 결합되는 제2 블리더 임피던스; 및
    상기 출력 전압 노드에 결합되는 제1 입력 노드, 상기 제2 기준 전압을 수신하도록 결합되는 제2 입력 노드, 및 상기 제2 트랜지스터의 상기 게이트에 결합되는 출력 노드를 갖는 차동 증폭기
    를 포함하고,
    상기 차동 증폭기는 상기 제1 및 제2 입력 노드들에서의 전압들 사이의 차이에 대응하는 크기를 갖는 상기 바이어스 전압을 발생하도록 구성되는 전치 증폭기.
  7. 제1 신호 스윙을 갖는 디지털 신호를 발생하도록 병렬 데이터를 직렬 변환하는 단계;
    입력 노드에서 상기 디지털 신호를 수신하는 단계;
    상기 디지털 신호를 증폭하여 제2 신호 스윙을 갖는 증폭 신호를 발생하는 단계 - 상기 제2 신호 스윙은 바이어스 전압에 따라 조절되고, 상기 바이어스 전압은 제1 기준 전압과 제2 기준 전압 사이의 차이에 기초함 - ; 및
    상기 입력 노드로부터 공급 전압 노드로 전류를 블리딩(bleeding)하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 디지털 신호를 증폭하여 증폭 신호를 발생하는 단계는 공통 게이트 증폭 트랜지스터를 이용해서 상기 디지털 신호를 증폭하여 상기 증폭 신호를 발생하는 단계를 포함하는 방법.
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